JPH11297848A

JPH11297848A - 半導体装置およびその製造方法

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Publication number: JPH11297848A
Application number: JP10105019A
Authority: JP
Inventors: Yuji Komatsu; 裕司小松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-04-15
Filing date: 1998-04-15
Publication date: 1999-10-29
Anticipated expiration: 2018-04-15
Also published as: JP4032494B2

Abstract

(57)【要約】【課題】従来の１回のゲート酸化で実効的な出来上がり
のゲート酸化膜厚を複数種類とする製法では、ゲート電
極の仕事関数やシート抵抗が大きく変動する。【解決手段】ゲート絶縁膜厚に依存するような特性上の
相違がある複数種類のトランジスタを有する。この複数
種類のトランジスタ間でゲート絶縁膜６の膜厚が一定の
値に設定され、かつゲート絶縁膜６上の（例えば、高融
点金属シリサイドからなる）多結晶ゲート電極２２ａ，
２２ｂのグレンサイズをトランジスタの種類に応じて変
える。具体的には、例えば結晶化熱処理の前に、ゲート
電極２２ａ，２２ｂとなる膜への不純物の種類、導入量
の少なくとも何れかを変えるか、当該ゲート電極２２
ａ，２２ｂとなる膜の膜厚を例えば選択的なエッチング
により局所的に変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に１回のゲート酸化（１種類の
ゲート酸化膜厚）にて、出来上がりの実効的なゲート酸
化膜厚を２種類以上とした半導体装置およびその製造方
法に関する。

【０００２】

【従来の技術】ＬＳＩの集積規模の増大にともなって、
従来のプロセッサとメモリとの組み合わせのみでは、Ｌ
ＳＩ開発期間の短縮にとって、ソフトウェアの開発がボ
トルネックとなり始めている。このため、特定用途向け
ＬＳＩ（ＡＳＩＣ）を予めＬＳＩチップに組み入れる要
求が高まってきている。また、このＡＳＩＣも、集積規
模の増大にともないＡＳＩＣを用いるシステムと切り離
せなくなり、近年はいわゆるシステムＬＳＩと呼ばれる
ものに発展してきている。かかるシステムＬＳＩに集積
されるデバイスは、プロセッサやＤＲＡＭのみならず不
揮発性メモリや各種インターフェース回路までもが、現
在、１チップ化されようとしている。

【０００３】しかしながら、このように各種デバイスを
１チップ化するためのウェハプロセスは、その複雑さを
急速に増大しつつある。たとえば、ゲート酸化膜につい
て、従来のＬＳＩでは１種類の膜厚が用いられる場合が
多かったのに対して、システムＬＳＩにおいては、デバ
イスの種類の増大につれて、１種類のゲート酸化膜厚が
用いられることはまずなく、マルチオキサイド(Multi-O
xide) プロセスが用いられるのが通常となってきてい
る。これは、デザインルールが同じでもデバイスによっ
て要求される特性が異なるためである。たとえば、ロジ
ック回路ではトランジスタの駆動能力（動作スピード
等）が要求されるのでゲート酸化膜は比較的薄くしなけ
ればならない。これに対し、ＤＲＡＭ等のメモリでは、
例えば動作速度向上の観点から内部昇圧により外部電源
電圧より高い電圧が使用されることがあり、これに伴う
耐圧確保の観点から、或いはリテンション特性を改善す
るために、比較的厚いゲート酸化膜が用いられる。ま
た、他のメモリを含め多くのＬＳＩでは、内部で電源電
圧を降下または昇圧する多電源のＬＳＩの場合、絶縁耐
圧の問題等からインターフェス回路や高電圧部のゲート
酸化膜厚を相対的に厚くする場合がある。

【０００４】このようなマルチオキサイドプロセスが用
いられる場合、通常、厚くゲート酸化膜を形成する部分
は、ゲート酸化を２回（追加酸化にて）行う。一方、薄
いゲート酸化膜を形成する部分は、後の酸化工程で成長
する酸化膜をゲート酸化膜として用いる。したがって、
この薄いゲート酸化膜を形成する部分では、レジストマ
スクプロセスを用いて最初の酸化工程後に、当該酸化膜
を選択的に除去する必要がある。

【０００５】このように、従来の方法ではゲート酸化膜
厚の種類に応じたレジストマスクプロセスが必要であ
る。ところが、このレジストマスクプロセスでは、特に
薄いゲート酸化膜が形成される部分ではトランジスタが
形成される基板領域が露出した後にレジスト除去のアッ
シング等が必要で、基板汚染の問題がある。また、ゲー
ト酸化膜が露出した状態でレジストの塗布とアッシング
等を行わなければならず、レジストからのゲート酸化膜
への汚染およびダメージ導入の問題も無視できない。

【０００６】これに対して、特開平３−９４４６４号公
報では、多結晶シリコン（ＰｏｌｙＳｉ）ゲート電極の
不純物濃度を変えて、実効的な出来上がりのゲート容量
を変化させた半導体装置が提案されている。図１０
（ａ）は、ゲート酸化膜厚が異なる領域を対比して示す
断面図であり、図１０（ｂ）は上記公開公報に記載され
た各種パラメータを示す。図１０において、本来薄いゲ
ート酸化膜が要求されるチップ部分を領域Ａ、本来厚い
ゲート酸化膜が要求される部分を領域Ｂと定義する。ま
た、図中の符号１００は半導体基板、１０２はＬＯＣＯ
Ｓ、１０４ａ，１０４ｂはゲート酸化膜、１０６ａ，１
０６ｂはポリシリコンからなるゲート電極、１０８は層
間絶縁膜、１１０は接続プラグ、１１２は配線層を示
す。

【０００７】この半導体装置では、図１０（ｂ）に示す
ように、レジストマスクプロセスを２度用いることによ
り、領域Ａ，Ｂ間でポリシリコン中の不純物濃度が変え
てある。このため、出来上がりの実効的なゲート酸化膜
厚が領域Ａ，Ｂ間で異なる値で実現できる。ここで、
“実効的なゲート酸化膜厚”とは、ゲート容量を決定す
る電荷のない領域の厚さであり、物理的なゲート酸化膜
厚に、当該ゲート酸化膜厚に接するポリシリコン層部分
に所定電位印加時に形成される空乏層厚を加えたものを
いう。

【０００８】このゲート電極のポリシリコン中の不純物
濃度を変える手法を用いれば、１回のゲート酸化（１種
類の物理的なゲート酸化膜厚）にて、実効的に複数種類
のゲート酸化膜厚を有するトランジスタを形成すること
ができる。

【０００９】

【発明が解決しようとする課題】しかし、この特開平３
−９４４６４号公報に開示された手法では、同時にゲー
ト電極の出来上がりの仕事関数やシート抵抗等も変えて
しまう問題がある。とくに、実効的なゲート酸化膜厚に
有効な差を設けようとすると、一方（領域Ｂ）のポリシ
リコン中の不純物濃度をかなり低くする必要があり、こ
の不純物濃度の減少によるの出来上がりのシート抵抗の
上昇は致命的である。これに関し、“IEEETRANSACTION
ON ELECTRON DEVICES,VOL.ED-32,NO.3,1985 p620 ”に
示されるように、不純物濃度が、例えば１０¹⁹ｃｍ^-3オ
ーダーを下回ると不純物濃度の減少に対しシート抵抗は
指数関数的に増大することが知られている。このシート
抵抗の増大は、ゲート電極配線を引き回さなくても素子
の動作速度に影響を与えてしまい、この結果、デバイス
や回路設計の自由度が失われてしまう。また、特に低濃
度のポリシリコン側で、ゲートバイアスや温度の影響を
大きく受けてゲート電極の仕事関数やシート抵抗が変化
してしまうので、このことも考慮してデバイスや回路設
計を行わなければならない。以上のことから、このポリ
シリコン中の不純物濃度を変化させる手法では、デバイ
スおよび回路の設計から根本的にやり直すことが必須と
なり、その結果、従来の設計資産を生かせないことにな
る。

【００１０】以上のような背景から、ゲート電極の仕事
関数や出来上がりのシート抵抗を大きく変えずに、ゲー
ト容量のみ局所的に制御できる絶縁ゲート型トランジス
タの形成方法が求められている。

【００１１】本発明は、このような実情に鑑みてなさ
れ、ゲート酸化を１回（１種類のゲート酸化膜厚）にて
行いつつも、複数種類の実効的な出来上がりのゲート酸
化膜厚を有する半導体装置を、ゲート電極の仕事関数や
シート抵抗の大きな変動をともなうことなく実現するこ
とを目的とする。

【００１２】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明者は、
種々検討を進めた結果、ＷＳｉｘのようなシリサイド単
層のゲート電極において、出来上がりのシリサイドのグ
レインサイズが大きく成長するほど、実効的な出来上が
りのゲート酸化膜厚が増大することを実験的に見いだし
た。これは、グレイン境界(Grain Boundary)部分に容量
性の材質が凝縮するのが原因と考えられる。

【００１３】本発明は、このような多結晶ゲート電極材
料の性質を利用したものである。本発明に係る半導体装
置は、ゲート絶縁膜厚に依存するような特性上の相違が
ある複数種類のトランジスタを有する半導体装置であっ
て、当該複数種類のトランジスタ間で前記ゲート絶縁膜
の膜厚が一定の値に設定され、かつ、前記ゲート絶縁膜
上の（例えば、高融点金属シリサイドからなる）多結晶
ゲート電極のグレンサイズをトランジスタの種類に応じ
て変えてある。

【００１４】また、本発明に係る半導体装置の製造方法
は、ゲート絶縁膜厚に依存するような特性上の相違があ
る複数種類のトランジスタを有する半導体装置の製造方
法であって、当該複数種類のトランジスタのゲート絶縁
膜を、半導体基板表面の一回の成膜工程で一括して形成
し、当該ゲート絶縁膜上に、グレンサイズをトランジス
タの種類に応じて変えて多結晶ゲート電極を形成する。

【００１５】グレンサイズを局所的に変える方法として
は、以下の２つの方法がある。（１）例えば多結晶ゲート電極となる膜を成膜後の熱処
理の前に、前記トランジスタの種類に応じて不純物の種
類、導入量の少なくとも何れかを変えて、多結晶ゲート
電極に不純物を導入する。（２）例えば多結晶ゲート電極となる膜を成膜後に、当
該膜をトランジスタの種類に応じた膜厚まで局所的にエ
ッチング等により薄くする。

【００１６】かかる本発明の半導体装置の製造方法で
は、ゲート酸化膜形成のための酸化工程が１回のみで、
しかもフォトレジストが形成された状態で基板が表出す
ることがない。この基板汚染等を回避できるプロセスに
よって、出来上がりの実効的なゲート酸化膜厚をシリサ
イド等のグレインサイズを変化させることにより同一ウ
ェハ内で異なる値で設定できる。このため、シリサイド
の膜厚やグレインサイズに対応した程度のゲート電極の
シート抵抗の違いはあるものの、特開平３−９４４６４
号公報に開示された方法のように桁違いでシート抵抗が
変化するようなことがない。また、不純物がドープされ
たシリサイドは、材料的にはメタルであり、そのシート
抵抗や仕事関数の温度特性も比較的小さい。以上の理由
から、本発明に係る半導体装置の製造方法を適用するに
際しては、既に設計済みのデバイスや回路仕様を変更す
ることなく、プロセス変更のみでよい。

【００１７】

【発明の実施の形態】先に記述したように、本発明者
は、シリサイド単層のゲート電極においてグレインサイ
ズが大きく成長するほど実効的な出来上がりのゲート酸
化膜厚が増大することを実験により見いだした。本発明
は、この実験結果にもとづいて案出されたものであるこ
とから、以下では、この実験結果を簡単に述べた後、本
発明に係る半導体装置およびその製造方法の実施形態
を、図面を参照しながら詳細に説明する。

【００１８】図８は、不純物イオンの種類に応じたゲー
ト容量変化を調べたＣＶ測定の結果を示すグラフであ
る。また、図９は、測定したゲート容量値から計算によ
り求めた実効的なゲート酸化膜厚とイオンドーズ量との
関係を示すグラフである。この実験では、ＷＳｉｘの膜
へのドーズ量を５×１０¹⁵ｃｍ^-2と一定として、Ｐｈｏ
ｓ、Ａｓ、Ｓｂ、Ｂ等の不純物種類を変えてイオン注入
し、これを所定条件でアニールした試料を評価対象とし
た。

【００１９】図８に示すように、ドープした不純物の種
類（Ｐｈｏｓ、Ａｓ、Ｓｂ、Ｂ等）の違いにより、特に
正のゲートバイアス側でゲート容量Ｃｇの値が異なって
いる。これは、各試料のシリサイド膜において上記アニ
ールにおける結晶化速度に違いが生じ、グレンサイズが
異なっているためである。このグレンサイズの相違でゲ
ート容量Ｃｇが変化する原因は、グレイン境界部分に容
量性の材質が凝縮するためと考えられる。所定のゲート
バイアス時のゲート容量値を用いることにより、実効的
なゲート酸化膜厚Ｔox.effを計算により求めることがで
きる。この実効的なゲート酸化膜厚Ｔox.effは、図９に
示すように、不純物イオンのドーズ量に依存し、ドーズ
量を大きくするほど各種不純物を用いた場合のＴox.eff
差を拡げることが分かる。これは、ドーズ量を大きくす
るほどグレンサイズが大きくなるといった観察結果とも
一致している。また、一般に、多結晶材料のグレンサイ
ズは、その膜厚が大きなるほど最終的な結晶粒径も大き
なものが得られることが知られている。

【００２０】以上より、シリサイド単層のゲート電極に
おいて、出来上がりのシリサイドのグレインサイズを制
御することにより、同じ酸化膜厚でも、出来上がりの実
効的なゲート酸化膜厚が異なる複数種類のトランジスタ
を作製することが可能となることが分かった。そして、
シリサイドの出来上がりのグレインサイズを変化させる
には、シリサイドヘ導入する不純物の種類やドーズを変
化させたり、シリサイドの膜厚を局所的に変化させたり
すればよいことが判明した。

【００２１】たとえば、ＷＳｉｘの場合、Ａｓもしくは
Ｐｈｏｓを〜５×１０²⁰ｃｍ^-3の濃度でドープすること
により、何れも場合も仕事関数をシリコンのバンドギャ
ップ中央から〜０．３Ｖ程度ｎ⁺ＰｏｌｙＳｉ側へシフ
トさせることが可能である。そして、Ａｓドープの場合
は、Ｐｈｏｓドープに比べて出来上がりのグレインサイ
ズが大きく実効的なゲート酸化膜厚Ｔox.effが増大す
る。つまり、ＡｓとＰｈｏｓの組み合わせでは、仕事関
数を同じ方向と量だけシフトさせ、かつシート抵抗値も
ほぼ同じとしながら、出来上がりの実効的なゲート酸化
膜厚Ｔox.effのみ異なる２種類のトランジスタが作製で
きる。また、ｐ型不純物とｎ型不純物、例えばＢとＡｓ
の組み合わせでは、仕事関数のシフト方向が異なり差が
生じるものの、実効的なゲート酸化膜厚Ｔox.effの差を
より大きくできる。一方、ＷＳｉｘの膜厚をレジストマ
スクプロセスによって局所的に変化させれば、同じ熱処
理でもＷＳｉｘの出来上がりのグレインサイズはその膜
厚に大きく依存して変化する。この方法単独でも局所的
に実効的なゲート酸化膜厚Ｔox.effを変化させることが
できるが、上記不純物の種類やドーズ量を適宜選択して
イオン注入する方法との組み合わせによって、更に大き
なＴox.eff差を実現できる。

【００２２】以下、本発明のより具体的な実施形態を、
ＭＯＳ型半導体装置のゲート電極形成を例として説明す
る。

【００２３】第１実施形態本実施形態は、不純物の種類やドーズ量を変えた場合で
ある。図１は、本実施形態に係るＭＯＳ型半導体装置の
要部断面図である。図１において、符号１はＭＯＳ型半
導体装置、２はシリコン基板、４はＬＯＣＯＳ等の素子
分離領域、６はゲート酸化膜、８ａ，８ｂはＷＳｉｘか
らなるゲート電極、１０は層間絶縁膜を示す。なお、図
１では、その左側に実効的なゲート酸化膜厚Ｔox.effを
薄くしたいチップ領域Ａを、右側にＴox.effを厚くした
いチップ領域Ｂを示す。

【００２４】この実施形態では、Ｂｕｌｋとなるシリコ
ン基板２上に形成されたゲート酸化膜６に、例えばＷＳ
ｉｘからなるゲート電極８ａ，８ｂが形成されている。
ゲート酸化膜６の膜厚は例えば〜５ｎｍ程度、ゲート電
極８ａ，８ｂの厚みは例えば〜１００ｎｍ程度である。
そして、一方の領域Ａにおけるゲート電極８ａにはｐｈ
ｏｓが、例えば〜５×１０²⁰ｃｍ^-3の濃度で、もう一方
の領域Ｂにおけるゲート電極８ｂにはＡｓが、例えば〜
１×１０²¹ｃｍ^-3の濃度でそれぞれドーピングされてい
る。本例では、このようにＷＳｉｘ内のｎ型不純物の種
類と濃度を変えて、例えば最高熱処理温度が８５０℃で
３０ｍｉｎ程度の熱処理を経た後の出来上がりのグレイ
ンサイズを、図１に示すように、領域Ｂ側で領域Ａ側よ
りも十分に大きくしている。その結果、出来上がりの実
効的なゲート酸化膜厚Ｔox.eff（計算値）を、領域Ａ側
で〜６ｎｍ、領域Ｂ側で〜８ｎｍと差を設けている。本
例の場合、ＷＳｉｘの仕事関数は、どちらの不純物を用
いた場合でもシリコンのバンドギャップ中央からｎ⁺Ｓ
ｉ側に〜０．３Ｖシフトしたところに位置する。

【００２５】このような本例の半導体装置１では、成膜
直後(As Grown)の物理的な酸化膜厚を一定としながら、
つまり、一回のゲート酸化によって、ＷＳｉｘに導入す
る不純物の種類及び／又は濃度を変えることにより、局
所的に出来上がりの実効的なゲート酸化膜厚を変化させ
ている。

【００２６】なお、図１の例では異なる種類の不純物と
してｐｈｏｓとＡｓとを用いているが、本実施形態で
は、不純物の種類に限定はない。例えば、グレイン成長
を阻害する不純物としてホウ素（Ｂ）を用いることも可
能である。この時、ＷＳｉｘの仕事関数は、シリコンの
バンドギャップ中央からｐ⁺Ｓｉ側に〜０．３Ｖシフト
することになる。したがって、他のｎ型不純物がドープ
されたＷＳｉｘと異なる仕事関数になってしまうが、出
来上がりの実効的なゲート酸化膜厚Ｔox.effは成膜直後
のそれに近い〜５．５ｎｍ程度となり、より大きなＴo
x.eff差が得られる利点がある。いずれにしても、基本
的には不純物ドーズ量を増やすほど、出来上がりのグレ
インの成長を促進もしくは抑制することができる。その
他の構成も、上記説明に限定されない。本発明が適用さ
れ得る半導体装置は、ゲート絶縁膜（酸化膜に限らな
い）により基板と絶縁されているＭＩＳ型半導体装置で
あればよい。基板は、ＳＯＩのようなものであってもよ
く、またゲート電極としては、一般的な多結晶のシリサ
イドやメタル、例えばＭｏＳｉｘ、ＴａＳｉｘ、Ｍｏ、
Ｗ、Ｔａ等であってもよい。多結晶材料としては、その
他ポリシリコンであってもよい。また、導入する不純物
の種類やその濃度もあくまでもその一例である。

【００２７】つぎに、上述した構成の半導体装置の製造
方法を、図面に沿って説明する。図２〜図５は、本製造
方法の各製造過程を示す断面図である。

【００２８】まず、図２（Ａ）において、用意したシリ
コン基板２にＬＯＣＯＳ法等で素子分離領域４を形成す
る。つぎに、図２（Ｂ）において、ゲート酸化膜６を、
成膜直後で例えば〜６ｎｍとなるように熱酸化法等によ
り成長させる。ゲート酸化膜６上に、ＷＳｉｘ膜８を例
えば〜１００ｎｍほど、例えばＣＶＤ法にて堆積する。
このときのＷＳｉｘの堆積条件は、例えば以下に示すと
おりとする。

【００２９】〔ＷＳｉｘの堆積条件〕，ＣｏｌｄＷａｌｌ型ＬＰ−ＣＶＤ装置，圧力：１３３Ｐａ，サセプター温度：５９５℃，導入ガス：ＳｉＨ₂Ｃｌ₂／ＷＦ₆＝１００／１．８ｓ
ｃｃｍ。

【００３０】図３（Ｃ）において、ＷＳｉｘ膜８上に、
領域Ａで開口するレジストパターン９を形成する。そし
て、全面にＰｈｏｓ⁺をイオン注入によりドープする。
このイオン注入条件は、例えば、加速電圧：２５Ｋｅ
Ｖ、ドーズ量：５×１０¹⁵ｃｍ^-2とする。これにより、
レジストパターン９の開口部９ａを通して、領域ＡのＷ
Ｓｉｘ膜部分のみにＰｈｏｓが導入される。

【００３１】続いて、図３（Ｄ）において、ＷＳｉｘ膜
８上に、先に形成したのとは別のレジストパターン１１
を形成し、その開口部１１ｂを通してＡｓ⁺を領域Ｂの
ＷＳｉｘ膜部分のみにイオン注入によりドープする。こ
のときのイオン注入条件は、例えば、加速電圧：５０Ｋ
ｅＶ、ドーズ量１×１０¹⁶ｃｍ^-2とする。

【００３２】このようにして異なる不純物がドーズされ
たＷＳｉｘ膜８上に、図４（Ｅ）に示すように、これを
加工してゲート電極パターンを得るためのフォトレジス
ト１３を形成し、このフォトレジスト１３をマスクにＷ
Ｓｉｘ膜８およびゲート酸化膜６を、例えばＲＩＥ等の
方法によりエッチングする。このフォトレジスト１３を
除去し、後は特に図示しないが、ＬＤＤ領域の形成、高
濃度不純物領域の形成を行った後、層間絶縁膜を堆積す
る。これら不純物領域の形成は、通常のＭＯＳトランジ
スタ作製プロセスと同様に行う。すなわち、ＬＤＤ領域
の形成はゲート電極形成後に、高濃度不純物拡散領域の
形成は更にサイドウォール絶縁層を形成した後に行い、
ゲート電極パターンやＬＯＣＯＳ（及びサイドウォール
絶縁層）を自己整合マスクとして、かつレジストマスク
によりｎＭＯＳとｐＭＯＳの一方を保護しながら異なる
不純物を打ち分ける。

【００３３】次に、不純物の活性化のための熱処理を、
例えば以下の条件にて行う。これにより、図１で詳示さ
れるように、領域Ａ側のゲート電極８ａではグレインサ
イズが小さなものとなり、領域Ｂ側のゲート電極８ｂで
はグレインサイズが大きなものとなる。

【００３４】〔熱処理条件〕；電気炉アニール，Ｎ₂雰
囲気中で８５０℃、３０分。

【００３５】後は、図５（Ｈ）に示す如く、通常のＭＯ
Ｓトランジスタ作製プロセスと同様に、接続プラグ１２
の形成（コンタクトホールの形成とメタルの埋め込
み）、配線１４の形成を順次行ない、当該半導体装置１
を完成させる。

【００３６】本例の製造方法では、ゲート酸化膜の形成
工程が一回であり（図２（Ｂ））、直ぐにＷＳｉ膜８で
覆われる。そして、図４（Ｆ）でパターンニングされる
までは、このゲート酸化膜６や基板表面が一度も表出す
ることがない。その結果、ゲート酸化膜６や基板表面が
有機物で汚染されたりダメージを受けることがない。本
製造方法では、このように信頼性が高いゲート形成プロ
セスであるうえ、不純物の打ち分けによって実効的なゲ
ート酸化膜厚を容易に変化させることができる利点があ
る。

【００３７】なお、上述した各部の形成方法は一例であ
り、その方法，条件に限定されない。たとえば、ＷＳｉ
ｘの成膜法は、ＣＶＤ法のほか、蒸着法、スパッタ法と
いった物理的成膜方法の採用も可能である。いずれの成
膜法においても、ＷＳｉｘでなくとも、例えばポリシリ
コンと高融点金属との積層膜を作ってから、これを加熱
時に反応させＷＳｉｘの単層膜に変化させてもよい。ま
た、金属とシリコンを別々のソースから供給するコエバ
ポレーション(co-evaporation)，コスパッタ(co-supatt
ering)、ホットプレス形成のシリサイドターゲットを用
いたスパッタ法等、種々の方法が採用可能である。

【００３８】第２実施形態本実施形態は、局所的に多結晶ゲート電極の膜厚を変え
て、その出来上がり時のグレインサイズを変化させる場
合である。図６は、本実施形態に係るＭＯＳ型半導体装
置の要部断面図である。また、図７は、図６のＭＯＳ型
半導体装置の製造過程において、多結晶ゲート電極とな
るシリサイド膜の厚みを設定する工程を示す断面図であ
る。なお、この図７は先の第１実施形態における図３の
工程に対応するもので、他の工程は基本的に第１実施形
態と同様である。また、構成上も、シリサイド膜の厚さ
以外は第１実施形態と同様であり、以下では、重複する
構成は同一符号を付して詳細な説明を省略する。

【００３９】一般的にシリサイドのような多結晶材料
は、その膜厚が増大するほど、出来上がりのグレインサ
イズが大きくなる。よって、一定の膜厚を堆積した後で
マスクを用いて局所的な多結晶材料の膜厚を薄膜化すれ
ば、出来上がりの多結晶膜のグレインサイズをウェハ内
で局所的に変化させることが可能となる。たとえば、図
６の例では、領域Ａと領域Ｂともに同じ不純物をイオン
注入してＷＳｉｘ膜を導電化したにもかかわらず、ＷＳ
ｉ膜の膜厚を制御するだけで、結晶化アニール後には、
領域Ｂのゲート電極２２ｂのグレインサイズを、領域Ａ
のゲート電極２２ａ側に比べ大きくできる。より詳しく
は、アニールの最高熱処理温度が８５０℃で時間が３０
ｍｉｎ程度の場合で、ＷＳｉｘ２２ａの膜厚を領域Ａで
〜５０ｎｍ程度とすれば、成膜直後のゲート酸化膜厚に
ほぼ等しい出来上がりの実効的なゲート酸化膜厚Ｔox.e
ffを得ることが可能である。一方、ＷＳｉｘ２２ｂの膜
厚を領域Ｂで〜１５０ｎｍ程度と厚膜化すると、同じア
ニール条件で出来上がりの実効的な酸化膜厚Ｔox.effは
〜７ｎｍ程度となる。このアニール時の最高熱処理温度
が高いほどＷＳｉｘの厚い部分でのグレイン成長が促進
され、かつＡｓ等のグレイン成長を促進する不純物が導
入された場合はよりグレインサイズが大きくなることに
なる。

【００４０】具体的にＷＳｉｘ膜厚に差を設ける方法と
しては、まず、図７（Ａ）において、領域Ａのみ開口す
るフォトレジスト９を形成する。つぎに、図７（Ｂ）の
工程において、フォトレジスト９の開口部９ａを通して
領域Ａ部分のみ、ＷＳｉｘ２２を堆積後の膜厚（〜１５
０ｎｍ）から例えば〜５０ｎｍ程度に局所的にエッチン
グにより薄膜化する。このＷＳｉｘ２２の薄膜化は、Ｒ
ＩＥ等のドライエッチングを用いてもよいし、ウェット
エッチングを用いてもよい。なお、本例では、この図７
の工程の前後に、全面イオン注入により所定の不純物を
所定量ドーズする必要がある。

【００４１】このような方法では、第１実施形態の場合
と比較すると、イオン注入とフォトレジストマスクパタ
ーンの形成が１回ずつ省略でき、工程が簡素である。な
お、この膜厚制御によるグレインサイズの変更を、先の
第１実施形態と組み合わせて、つまり導入する不純物の
種類、及び／又はドーズ量と、ＷＳｉｘの膜厚とを同時
に変化させることもできる。これにより、工程数が増え
るものの、実効的な酸化膜厚Ｔox.effを領域Ａ，Ｂ間で
より拡大させることが可能となる。ここで、多結晶材料
や不純物の種類、並びに処理の方法や条件に関する変形
ができることは、第１実施形態と同様である。

【００４２】

【発明の効果】本発明に係る半導体装置およびその製造
方法によれば、1 回の酸化（成膜直後の酸化膜厚が一
定）で、２種以上の実効的な酸化膜厚を有するトランジ
スタが作製可能となる。この結果、レジスト等からの汚
染の影響を受けることなく、マルチオキサイドプロセス
を行える。また、メタルもしくはシリサイド等のゲート
電極を用いているので、出来上がりの実効的なゲート酸
化膜厚やグレインサイズによって、ゲート電極のシート
抵抗が大きく変化するようなことはない。このため、既
に設計されているデバイスや回路仕様の基本的な部分を
変更せずにプロセスの変更のみで対応でき、かかる設計
の資産を利用することが可能である。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るＭＯＳ型半導体装
置の要部断面図である。

【図２】図１に示すＭＯＳ型半導体装置の各製造過程を
示す断面図であり、ＷＳｉｘ膜の成膜までを示す。

【図３】図２に続く同断面図であり、ＷＳｉｘ膜への不
純物イオン注入までを示す。

【図４】図３に続く同断面図であり、ＷＳｉｘ膜加工
（ゲート電極形成）までを示す。

【図５】図４に続く同断面図であり、上層配線形成まで
を示す。

【図６】本発明の第２実施形態に係るＭＯＳ型半導体装
置の要部断面図である。

【図７】図６に示すＭＯＳ型半導体装置の製造過程にお
いて、多結晶ゲート電極となるシリサイド膜の厚みを設
定する工程を示す断面図である。

【図８】不純物イオンの種類に応じたゲート容量変化を
調べたＣＶ測定の結果を示すグラフである。

【図９】ゲート容量から計算により求めた実効的なゲー
ト酸化膜厚とイオンドーズ量との関係を示すグラフであ
る。

【図１０】従来の実効的なゲート酸化膜厚を変更する方
法で作成されたＭＯＳ型半導体装置について、ゲート酸
化膜厚が異なる２つの領域での断面構造を各種製造パラ
メータとともに示す図である。

【符号の説明】

１，２０…ＭＯＳ型半導体装置（半導体装置）、２…シ
リコン基板、４…素子分離領域、６…ゲート酸化膜（ゲ
ート絶縁膜）、８，２２…ＷＳｉｘ膜、８ａ，８ｂ，２
２ａ，２２ｂ…ゲート電極（多結晶ゲート電極）、９，
１１，１３…フォトレジスト、１０…層間絶縁膜、１２
…接続プラグ、１４…配線、Ｃｇ…ゲート容量、Ｔox.e
ff…出来上がりの実効的なゲート酸化膜厚。

Claims

【特許請求の範囲】

【請求項１】ゲート絶縁膜厚に依存するような特性上の
相違がある複数種類のトランジスタを有する半導体装置
であって、当該複数種類のトランジスタ間で前記ゲート絶縁膜の膜
厚が一定の値に設定され、かつ、前記ゲート絶縁膜上の
多結晶ゲート電極のグレインサイズをトランジスタの種
類に応じて変えてある半導体装置。
【請求項２】前記多結晶ゲート電極は、高融点金属シリ
サイドからなる請求項１に記載の半導体装置。
【請求項３】前記多結晶ゲート電極に導入された不純物
について、その不純物の種類、導入量の少なくとも何れ
かが前記トランジスタの種類に応じて異なる請求項１に
記載の半導体装置。
【請求項４】前記多結晶ゲート電極の膜厚が、前記トラ
ンジスタの種類に応じて異なる請求項１に記載の半導体
装置。
【請求項５】ゲート絶縁膜厚に依存するような特性上の
相違がある複数種類のトランジスタを有する半導体装置
の製造方法であって、当該複数種類のトランジスタのゲート絶縁膜を、半導体
基板表面の一回の成膜工程で一括して形成し、当該ゲート絶縁膜上に、グレインサイズをトランジスタ
の種類に応じて変えて多結晶ゲート電極を形成する半導
体装置の製造方法。
【請求項６】前記多結晶ゲート電極の形成では、高融点
金属シリサイド膜を形成し、熱処理によりグレインサイ
ズを変化させる請求項５に記載の半導体装置の製造方
法。
【請求項７】前記多結晶ゲート電極の形成では、多結晶
又は非結晶シリコンと高融点金属とを積層した後、熱処
理によりシリサイド化するときにグレインを生成又はサ
イズ変化させる請求項５に記載の半導体装置の製造方
法。
【請求項８】前記多結晶ゲート電極の形成に際し、多結
晶ゲート電極材料に導入する不純物について、その不純
物の種類、導入量の少なくとも何れかを変えて前記トラ
ンジスタの種類に応じてグレインサイズを制御する請求
項５に記載の半導体装置の製造方法。
【請求項９】前記多結晶ゲート電極の形成に際し、その
膜厚設定を変えて前記トランジスタの種類に応じてグレ
インサイズを制御する請求項５に記載の半導体装置の製
造方法。