JPH11297972A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11297972A JPH11297972A JP10098932A JP9893298A JPH11297972A JP H11297972 A JPH11297972 A JP H11297972A JP 10098932 A JP10098932 A JP 10098932A JP 9893298 A JP9893298 A JP 9893298A JP H11297972 A JPH11297972 A JP H11297972A
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- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 貼り合わせＳＯＩ構造を有する半導体装置を
低温で製造することができる半導体装置の製造方法を提
供する。 【解決手段】 素子が形成された基板１０上に絶縁膜３
４を形成する絶縁膜形成工程と、絶縁膜３４を研磨する
研磨工程とを有し、絶縁膜形成工程と研磨工程とを繰り
返し行って前記絶縁膜３４、３６より成る平坦化層３７
を形成する平坦化層形成工程と、加熱して、平坦化層３
７に支持基板を接着する接着工程と、素子が形成された
基板１０の基板１２側から研削して基板１２を薄膜化す
る薄膜化工程とを有している。
低温で製造することができる半導体装置の製造方法を提
供する。 【解決手段】 素子が形成された基板１０上に絶縁膜３
４を形成する絶縁膜形成工程と、絶縁膜３４を研磨する
研磨工程とを有し、絶縁膜形成工程と研磨工程とを繰り
返し行って前記絶縁膜３４、３６より成る平坦化層３７
を形成する平坦化層形成工程と、加熱して、平坦化層３
７に支持基板を接着する接着工程と、素子が形成された
基板１０の基板１２側から研削して基板１２を薄膜化す
る薄膜化工程とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に貼り合わせＳＯＩ（Silicon OnInsula
tor）構造を有する半導体装置の製造方法に関する。
方法に係り、特に貼り合わせＳＯＩ（Silicon OnInsula
tor）構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＳＯＩ技術は、各素子間を電気的に完全
に分離することが可能であるため、高集積化、省電力
化、高速動作化等に適した技術であり、マイクロプロセ
ッサやメモリ等への応用が期待されているものである。
特に近年では、絶縁膜が形成されたデバイスウェハと支
持基板とを貼り合わせることにより構成される貼り合わ
せＳＯＩ構造の半導体装置が注目されている。
に分離することが可能であるため、高集積化、省電力
化、高速動作化等に適した技術であり、マイクロプロセ
ッサやメモリ等への応用が期待されているものである。
特に近年では、絶縁膜が形成されたデバイスウェハと支
持基板とを貼り合わせることにより構成される貼り合わ
せＳＯＩ構造の半導体装置が注目されている。
【０００３】貼り合わせＳＯＩ構造の半導体装置では、
デバイスウェハに形成された絶縁膜より成る平坦化層と
支持基板とを確実に接着できる程度にまで絶縁膜を平坦
化して、平坦化層を形成する必要がある。しかし、デバ
イスウェハに形成された半導体素子等により生じる段差
が例えば１μｍ以上と大きい場合には、例えば５μｍ以
上の厚い絶縁膜を形成しないと所望の程度まで平坦化す
ることが困難である。このため、厚く形成することが可
能な多結晶シリコン層が、平坦化層を構成する絶縁膜と
して用いられていた。
デバイスウェハに形成された絶縁膜より成る平坦化層と
支持基板とを確実に接着できる程度にまで絶縁膜を平坦
化して、平坦化層を形成する必要がある。しかし、デバ
イスウェハに形成された半導体素子等により生じる段差
が例えば１μｍ以上と大きい場合には、例えば５μｍ以
上の厚い絶縁膜を形成しないと所望の程度まで平坦化す
ることが困難である。このため、厚く形成することが可
能な多結晶シリコン層が、平坦化層を構成する絶縁膜と
して用いられていた。
【０００４】
【発明が解決しようとする課題】しかしながら、多結晶
シリコン層は５００℃以上の高温でなければ形成するこ
とができず、このような高温のプロセスに耐えうること
ができないアルミニウム等の低耐熱性金属は、デバイス
ウェハの配線として用いることはできなかった。一方、
アルミニウム等の低耐熱性金属に悪影響を与えない程度
の温度で平坦化層を構成する絶縁膜を形成するために
は、絶縁膜として二酸化シリコン膜を用いることが考え
られる。しかし、絶縁膜として二酸化シリコン膜を用い
た場合には、例えば２μｍ以上にまで厚く形成すると、
二酸化シリコン膜に生じる応力によりクラック（ひび割
れ）や剥離が生じてしまうことがあり、良質な二酸化シ
リコン膜を厚く形成するのは困難であった。
シリコン層は５００℃以上の高温でなければ形成するこ
とができず、このような高温のプロセスに耐えうること
ができないアルミニウム等の低耐熱性金属は、デバイス
ウェハの配線として用いることはできなかった。一方、
アルミニウム等の低耐熱性金属に悪影響を与えない程度
の温度で平坦化層を構成する絶縁膜を形成するために
は、絶縁膜として二酸化シリコン膜を用いることが考え
られる。しかし、絶縁膜として二酸化シリコン膜を用い
た場合には、例えば２μｍ以上にまで厚く形成すると、
二酸化シリコン膜に生じる応力によりクラック（ひび割
れ）や剥離が生じてしまうことがあり、良質な二酸化シ
リコン膜を厚く形成するのは困難であった。
【０００５】そして更に、デバイスウェハの平坦化層と
支持基板との貼り合わせ面の接着強度を十分に確保する
ためは、８００℃以上の高温で加熱する必要があり、こ
の点でもアルミニウム等の低耐熱金属をデバイスウェハ
の配線として用いることは困難であった。本発明の目的
は、貼り合わせＳＯＩ構造を有する半導体装置を低温で
製造することができる半導体装置の製造方法を提供する
ことにある。
支持基板との貼り合わせ面の接着強度を十分に確保する
ためは、８００℃以上の高温で加熱する必要があり、こ
の点でもアルミニウム等の低耐熱金属をデバイスウェハ
の配線として用いることは困難であった。本発明の目的
は、貼り合わせＳＯＩ構造を有する半導体装置を低温で
製造することができる半導体装置の製造方法を提供する
ことにある。
【０００６】
【課題を解決するための手段】上記目的は、素子が形成
された基板上に絶縁膜を形成する絶縁膜形成工程と、前
記絶縁膜を研磨する研磨工程とを有し、前記絶縁膜形成
工程と前記研磨工程とを繰り返し行って前記絶縁膜より
成る平坦化層を形成する平坦化層形成工程と、加熱し
て、前記平坦化層に支持基板を接着する接着工程と、前
記素子が形成された基板の前記基板側から研削して前記
基板を薄膜化する薄膜化工程とを有することを特徴とす
る半導体装置の製造方法により達成される。これによ
り、低温で形成することができる絶縁膜を平坦化層とし
て用い、クラックや剥がれが生じない程度の膜厚の絶縁
膜の形成と、研磨による絶縁膜の平坦化とを、支持基板
との接着に必要な程度まで繰り返し行い、平坦化された
複数の絶縁膜により平坦化層を構成しているので、低温
のプロセスで結果的に厚い平坦化層を形成することがで
きる。厚い平坦化層を低温において形成することができ
るので、デバイスウェハにアルミニウム等の低耐熱性金
属を用いた配線等が形成されていてもこれらに影響を与
えることなく、貼り合わせＳＯＩ構造を有する半導体装
置を製造することができる。
された基板上に絶縁膜を形成する絶縁膜形成工程と、前
記絶縁膜を研磨する研磨工程とを有し、前記絶縁膜形成
工程と前記研磨工程とを繰り返し行って前記絶縁膜より
成る平坦化層を形成する平坦化層形成工程と、加熱し
て、前記平坦化層に支持基板を接着する接着工程と、前
記素子が形成された基板の前記基板側から研削して前記
基板を薄膜化する薄膜化工程とを有することを特徴とす
る半導体装置の製造方法により達成される。これによ
り、低温で形成することができる絶縁膜を平坦化層とし
て用い、クラックや剥がれが生じない程度の膜厚の絶縁
膜の形成と、研磨による絶縁膜の平坦化とを、支持基板
との接着に必要な程度まで繰り返し行い、平坦化された
複数の絶縁膜により平坦化層を構成しているので、低温
のプロセスで結果的に厚い平坦化層を形成することがで
きる。厚い平坦化層を低温において形成することができ
るので、デバイスウェハにアルミニウム等の低耐熱性金
属を用いた配線等が形成されていてもこれらに影響を与
えることなく、貼り合わせＳＯＩ構造を有する半導体装
置を製造することができる。
【０００７】また、上記目的は、素子が形成された基板
上に絶縁膜を形成し、前記絶縁膜を研磨して表面に水和
層が形成された前記絶縁膜より成る平坦化層を形成する
平坦化層形成工程と、前記水和層を除去することなく純
水により前記平坦化層表面を洗浄する洗浄工程と、加熱
して、前記平坦化層に支持基板を接着する接着工程と、
前記素子が形成された基板の前記基板側から研削して前
記基板を薄膜化する薄膜化工程とを有することを特徴と
する半導体装置の製造方法により達成される。これによ
り、研磨後に、水和層を除去することなく純水により洗
浄を行うので、研磨により平坦化層表面に形成された水
和層が除去されてしまうのを防止することができる。水
和層が平坦化層表面に形成されているので、低温で加熱
しても所望の接着強度を得ることができる。低温での加
熱により所望の接着強度が得られるので、デバイスウェ
ハにアルミニウム等の低耐熱性金属を用いた配線等が形
成されていてもこれらに影響を与えることなく、貼り合
わせＳＯＩ構造を有する半導体装置を製造することがで
きる。
上に絶縁膜を形成し、前記絶縁膜を研磨して表面に水和
層が形成された前記絶縁膜より成る平坦化層を形成する
平坦化層形成工程と、前記水和層を除去することなく純
水により前記平坦化層表面を洗浄する洗浄工程と、加熱
して、前記平坦化層に支持基板を接着する接着工程と、
前記素子が形成された基板の前記基板側から研削して前
記基板を薄膜化する薄膜化工程とを有することを特徴と
する半導体装置の製造方法により達成される。これによ
り、研磨後に、水和層を除去することなく純水により洗
浄を行うので、研磨により平坦化層表面に形成された水
和層が除去されてしまうのを防止することができる。水
和層が平坦化層表面に形成されているので、低温で加熱
しても所望の接着強度を得ることができる。低温での加
熱により所望の接着強度が得られるので、デバイスウェ
ハにアルミニウム等の低耐熱性金属を用いた配線等が形
成されていてもこれらに影響を与えることなく、貼り合
わせＳＯＩ構造を有する半導体装置を製造することがで
きる。
【０００８】また、上記の半導体装置の製造方法におい
て、前記絶縁膜は、二酸化シリコン膜であることが望ま
しい。また、上記の半導体装置の製造方法において、前
記接着工程では、４５０℃以下で加熱することが望まし
い。
て、前記絶縁膜は、二酸化シリコン膜であることが望ま
しい。また、上記の半導体装置の製造方法において、前
記接着工程では、４５０℃以下で加熱することが望まし
い。
【０００９】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置の製造方法を図１乃至図４を用
いて説明する。図１乃至図４は、本実施形態による半導
体装置の製造方法を示す工程断面図である。
施形態による半導体装置の製造方法を図１乃至図４を用
いて説明する。図１乃至図４は、本実施形態による半導
体装置の製造方法を示す工程断面図である。
【００１０】まず、ＬＯＣＯＳ（LOCal Oxidation of S
ilicon）法により、シリコン基板１２表面に、素子領域
を画定する素子分離膜１４を形成する。次に、素子分離
膜１４により画定された素子領域に、ポリシリコン膜１
５ａとポリシリコン膜１５ａ上に形成されたシリサイド
膜１５ｂよりなるゲート電極１６と、ゲート電極１６に
自己整合で形成されたソース／ドレイン拡散層１８とを
有するＭＯＳＦＥＴ２０ａ、２０ｂを形成する。例え
ば、紙面左側の素子領域には、ｎ形のＭＯＳＦＥＴ２０
ａを形成し、紙面右側の素子領域には、例えばｐ形のＭ
ＯＳＦＥＴ２０ｂを形成する。なお、ゲート電極１６を
形成する際に、ゲート電極１６と同様の材料、即ちポリ
シリコン膜１５ａとシリサイド膜１５ｂより成るローカ
ル配線２２も形成する。
ilicon）法により、シリコン基板１２表面に、素子領域
を画定する素子分離膜１４を形成する。次に、素子分離
膜１４により画定された素子領域に、ポリシリコン膜１
５ａとポリシリコン膜１５ａ上に形成されたシリサイド
膜１５ｂよりなるゲート電極１６と、ゲート電極１６に
自己整合で形成されたソース／ドレイン拡散層１８とを
有するＭＯＳＦＥＴ２０ａ、２０ｂを形成する。例え
ば、紙面左側の素子領域には、ｎ形のＭＯＳＦＥＴ２０
ａを形成し、紙面右側の素子領域には、例えばｐ形のＭ
ＯＳＦＥＴ２０ｂを形成する。なお、ゲート電極１６を
形成する際に、ゲート電極１６と同様の材料、即ちポリ
シリコン膜１５ａとシリサイド膜１５ｂより成るローカ
ル配線２２も形成する。
【００１１】次に、全面に、ＣＶＤ法により、ＴＥＯＳ
（Tetraethoxysilane）を材料に用いて堆積した二酸化
シリコン膜より成る層間絶縁膜２４を形成する。次に、
層間絶縁膜２４をパターニングし、ソース／ドレイン拡
散層１８表面及びローカル配線２２表面に達するコンタ
クトホール２６を形成する。次に、全面に、スパッタ法
により、ＴｉＮ／Ｔｉ膜２８ａを形成する。この後、Ｔ
ｉＮ／Ｔｉ膜２８ａ上に、全面に、スパッタ法により、
アルミニウム膜２８ｂを形成する。この後、更にアルミ
ニウム膜２８ｂ上に、全面に、スパッタ法により、Ｔｉ
Ｎ膜２８ｃを形成する。この後、ＴｉＮ／Ｔｉ膜２８
ａ、アルミニウム膜２８ｂ、ＴｉＮ膜２８ｃをパターニ
ングし、これらの膜より成る配線２８を形成する。
（Tetraethoxysilane）を材料に用いて堆積した二酸化
シリコン膜より成る層間絶縁膜２４を形成する。次に、
層間絶縁膜２４をパターニングし、ソース／ドレイン拡
散層１８表面及びローカル配線２２表面に達するコンタ
クトホール２６を形成する。次に、全面に、スパッタ法
により、ＴｉＮ／Ｔｉ膜２８ａを形成する。この後、Ｔ
ｉＮ／Ｔｉ膜２８ａ上に、全面に、スパッタ法により、
アルミニウム膜２８ｂを形成する。この後、更にアルミ
ニウム膜２８ｂ上に、全面に、スパッタ法により、Ｔｉ
Ｎ膜２８ｃを形成する。この後、ＴｉＮ／Ｔｉ膜２８
ａ、アルミニウム膜２８ｂ、ＴｉＮ膜２８ｃをパターニ
ングし、これらの膜より成る配線２８を形成する。
【００１２】次に、全面に、ＣＶＤ法により、ＴＥＯＳ
を材料に用いて堆積した二酸化シリコン膜３０を形成す
る。次に、全面に、ＣＶＤ法により、保護膜として機能
する窒化シリコン膜３２を形成する。例えば、配線２８
の膜厚を０．５μｍ、二酸化シリコン膜３０の膜厚を
０．５μｍ、窒化シリコン膜３２の膜厚を０．７μｍと
すれば、窒化シリコン膜３２表面には最大で１．７μｍ
の段差が生じることとなる。
を材料に用いて堆積した二酸化シリコン膜３０を形成す
る。次に、全面に、ＣＶＤ法により、保護膜として機能
する窒化シリコン膜３２を形成する。例えば、配線２８
の膜厚を０．５μｍ、二酸化シリコン膜３０の膜厚を
０．５μｍ、窒化シリコン膜３２の膜厚を０．７μｍと
すれば、窒化シリコン膜３２表面には最大で１．７μｍ
の段差が生じることとなる。
【００１３】こうしてデバイスウェハ１０が形成される
（図１（ａ）参照）。次に、デバイスウェハ１０上、即
ち窒化シリコン膜３２上に、全面に、プラズマＣＶＤ法
により、ＴＥＯＳを材料に用いて堆積した膜厚２μｍの
二酸化シリコン膜３４を形成する。一般に２μｍを越え
る膜厚の二酸化シリコン膜３４をプラズマＣＶＤ法によ
り形成するとクラックや剥離が生じやすくなるため、こ
こでは二酸化シリコン膜３４の膜厚を２μｍとしている
が、クラックや剥離が生じない範囲内で二酸化シリコン
膜の膜厚を適宜設定してもよい（図１（ｂ）参照）。
（図１（ａ）参照）。次に、デバイスウェハ１０上、即
ち窒化シリコン膜３２上に、全面に、プラズマＣＶＤ法
により、ＴＥＯＳを材料に用いて堆積した膜厚２μｍの
二酸化シリコン膜３４を形成する。一般に２μｍを越え
る膜厚の二酸化シリコン膜３４をプラズマＣＶＤ法によ
り形成するとクラックや剥離が生じやすくなるため、こ
こでは二酸化シリコン膜３４の膜厚を２μｍとしている
が、クラックや剥離が生じない範囲内で二酸化シリコン
膜の膜厚を適宜設定してもよい（図１（ｂ）参照）。
【００１４】次に、化学的機械研磨（ＣＭＰ、Chemical
Mechanical Polishing）法により、二酸化シリコン膜
３４の表面を研磨する。このとき、二酸化シリコン膜３
４のみならず、二酸化シリコン膜３４下の窒化シリコン
膜３２が露出してしまうまで研磨すると、窒化シリコン
膜３２と二酸化シリコン膜３４との研磨速度が異なるた
め、窒化シリコン膜３２表面と二酸化シリコン膜３４表
面との間に段差が生じてしまう。従って、窒化シリコン
膜３２表面が露出することなく、二酸化シリコン膜３４
のみを研磨することが望ましい（図１（ｃ）参照）。
Mechanical Polishing）法により、二酸化シリコン膜
３４の表面を研磨する。このとき、二酸化シリコン膜３
４のみならず、二酸化シリコン膜３４下の窒化シリコン
膜３２が露出してしまうまで研磨すると、窒化シリコン
膜３２と二酸化シリコン膜３４との研磨速度が異なるた
め、窒化シリコン膜３２表面と二酸化シリコン膜３４表
面との間に段差が生じてしまう。従って、窒化シリコン
膜３２表面が露出することなく、二酸化シリコン膜３４
のみを研磨することが望ましい（図１（ｃ）参照）。
【００１５】次に、ＣＶＤ法により、例えば膜厚０．３
μｍの二酸化シリコン膜３６を形成する（図２（ａ）参
照）。次に、化学的機械的研磨法により、二酸化シリコ
ン膜３６表面を支持基板３８（図３（ａ）参照）との接
着に必要な程度まで研磨する。これにより、二酸化シリ
コン膜３４と二酸化シリコン膜３６より成る平坦化層３
７が形成されることとなる（図２（ｂ）参照）。
μｍの二酸化シリコン膜３６を形成する（図２（ａ）参
照）。次に、化学的機械的研磨法により、二酸化シリコ
ン膜３６表面を支持基板３８（図３（ａ）参照）との接
着に必要な程度まで研磨する。これにより、二酸化シリ
コン膜３４と二酸化シリコン膜３６より成る平坦化層３
７が形成されることとなる（図２（ｂ）参照）。
【００１６】次に、特別な薬液を用いることなく、純水
により洗浄を行う。純水による洗浄方法としては、例え
ば、ブラシを用いてダストを除去するブラシスクラバー
（Brush Scrubber）洗浄や、純水を高圧で吹き付けるこ
とによりダストを除去する洗浄方法等を用いることがで
きる。特別な薬液を用いることなく純水により洗浄を行
うのは、研磨により平坦化層３７表面に形成される水和
層が除去されてしまうのを防ぐためである。水和層と
は、研磨中に二酸化シリコン膜と研磨剤中の水分とが反
応することにより形成される脆い珪酸塩（Ｓｉ（ＯＨ）
4）の層である。通常の二酸化シリコン膜の研磨機構と
しては、この水和層を研磨剤中のシリカ砥粒が削り取る
ことで研磨が進行すると考えられている。
により洗浄を行う。純水による洗浄方法としては、例え
ば、ブラシを用いてダストを除去するブラシスクラバー
（Brush Scrubber）洗浄や、純水を高圧で吹き付けるこ
とによりダストを除去する洗浄方法等を用いることがで
きる。特別な薬液を用いることなく純水により洗浄を行
うのは、研磨により平坦化層３７表面に形成される水和
層が除去されてしまうのを防ぐためである。水和層と
は、研磨中に二酸化シリコン膜と研磨剤中の水分とが反
応することにより形成される脆い珪酸塩（Ｓｉ（ＯＨ）
4）の層である。通常の二酸化シリコン膜の研磨機構と
しては、この水和層を研磨剤中のシリカ砥粒が削り取る
ことで研磨が進行すると考えられている。
【００１７】次に、平坦化層３７が形成されたデバイス
ウェハ１０の平坦化層３７側を支持基板３８上に重ね合
わせ、平坦化層３７と支持基板３８とを加熱して接着す
る。加熱条件は、配線２８とソース／ドレイン拡散層１
８との間の接合を劣化させない程度の温度である４５０
℃、窒素雰囲気中、３０分とする。水和層が平坦化層３
７上に生じているため、４５０℃という低温であって
も、デバイスウェハ１０の平坦化層３７と支持基板３８
とが十分な強度で接着されることとなる。なお、低温で
の接着が可能となる一要因は、化学的機械的研磨に用い
られた研磨剤中のカリウム等が水和層中に残存してお
り、このカリウム等が平坦化層３７の軟化温度の低下に
寄与しているためと考えられる（図３（ａ）参照）。
ウェハ１０の平坦化層３７側を支持基板３８上に重ね合
わせ、平坦化層３７と支持基板３８とを加熱して接着す
る。加熱条件は、配線２８とソース／ドレイン拡散層１
８との間の接合を劣化させない程度の温度である４５０
℃、窒素雰囲気中、３０分とする。水和層が平坦化層３
７上に生じているため、４５０℃という低温であって
も、デバイスウェハ１０の平坦化層３７と支持基板３８
とが十分な強度で接着されることとなる。なお、低温で
の接着が可能となる一要因は、化学的機械的研磨に用い
られた研磨剤中のカリウム等が水和層中に残存してお
り、このカリウム等が平坦化層３７の軟化温度の低下に
寄与しているためと考えられる（図３（ａ）参照）。
【００１８】次に、デバイスウェハ１０のシリコン基板
１２を、活性領域１２ａを残すように研削・研磨により
薄膜化すると、貼り合わせＳＯＩ基板４０が得られるこ
ととなる（図３（ｂ）参照）。次に、貼り合わせＳＯＩ
基板４０の活性領域１２ａ側の全面に、ＣＶＤ法により
二酸化シリコン膜４２を形成する（図４（ａ）参照）。
１２を、活性領域１２ａを残すように研削・研磨により
薄膜化すると、貼り合わせＳＯＩ基板４０が得られるこ
ととなる（図３（ｂ）参照）。次に、貼り合わせＳＯＩ
基板４０の活性領域１２ａ側の全面に、ＣＶＤ法により
二酸化シリコン膜４２を形成する（図４（ａ）参照）。
【００１９】次に、二酸化シリコン膜４２、素子分離膜
１４、層間絶縁膜２４、ＴｉＮ／Ｔｉ膜２８ａをパター
ニングし、配線２８のアルミニウム膜２８ｂ表面を露出
する。なお、露出したアルミニウム膜２８ｂには、この
後、ワイヤがボンディングされることとなる（図４
（ｂ）参照）。このように、本実施形態によれば、デバ
イスウェハ表面の平坦化層として低温で形成することが
できる二酸化シリコン膜を用い、クラックや剥がれが生
じない程度の膜厚の二酸化シリコン膜の形成と、化学的
機械的研磨法による二酸化シリコン膜の平坦化とを、支
持基板との接着に必要な程度まで繰り返し行い、平坦化
された複数の絶縁膜により平坦化層を構成しているの
で、低温のプロセスで結果的に厚い平坦化層を形成する
ことができる。厚い平坦化層を低温において形成するこ
とができるので、デバイスウェハにアルミニウム等の低
耐熱性金属を用いた配線等が形成されていてもこれらに
影響を与えることなく、貼り合わせＳＯＩ構造を有する
半導体装置を製造することができる。
１４、層間絶縁膜２４、ＴｉＮ／Ｔｉ膜２８ａをパター
ニングし、配線２８のアルミニウム膜２８ｂ表面を露出
する。なお、露出したアルミニウム膜２８ｂには、この
後、ワイヤがボンディングされることとなる（図４
（ｂ）参照）。このように、本実施形態によれば、デバ
イスウェハ表面の平坦化層として低温で形成することが
できる二酸化シリコン膜を用い、クラックや剥がれが生
じない程度の膜厚の二酸化シリコン膜の形成と、化学的
機械的研磨法による二酸化シリコン膜の平坦化とを、支
持基板との接着に必要な程度まで繰り返し行い、平坦化
された複数の絶縁膜により平坦化層を構成しているの
で、低温のプロセスで結果的に厚い平坦化層を形成する
ことができる。厚い平坦化層を低温において形成するこ
とができるので、デバイスウェハにアルミニウム等の低
耐熱性金属を用いた配線等が形成されていてもこれらに
影響を与えることなく、貼り合わせＳＯＩ構造を有する
半導体装置を製造することができる。
【００２０】また、本実施形態によれば、化学的機械的
研磨後に、特別な薬液を用いることなく純水により洗浄
を行うので、化学的機械的研磨法により平坦化層表面に
形成された水和層が薬液により除去されてしまうのを防
止することができる。水和層が平坦化層表面に形成され
ているので、低温で加熱しても所望の接着強度を得るこ
とができる。低温での加熱により所望の接着強度が得ら
れるので、デバイスウェハにアルミニウム等の低耐熱性
金属を用いた配線等が形成されていてもこれらに影響を
与えることなく、貼り合わせＳＯＩ構造を有する半導体
装置を製造することができる。
研磨後に、特別な薬液を用いることなく純水により洗浄
を行うので、化学的機械的研磨法により平坦化層表面に
形成された水和層が薬液により除去されてしまうのを防
止することができる。水和層が平坦化層表面に形成され
ているので、低温で加熱しても所望の接着強度を得るこ
とができる。低温での加熱により所望の接着強度が得ら
れるので、デバイスウェハにアルミニウム等の低耐熱性
金属を用いた配線等が形成されていてもこれらに影響を
与えることなく、貼り合わせＳＯＩ構造を有する半導体
装置を製造することができる。
【００２１】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。例えば、上記実施形態
では、デバイスウェハとしてＭＯＳＦＥＴが形成された
ものを例として説明したが、本発明は、マイクロプロセ
ッサやメモリデバイス等が形成されたあらゆるデバイス
ウェハを用いた場合にも適用することができる。
限らず種々の変形が可能である。例えば、上記実施形態
では、デバイスウェハとしてＭＯＳＦＥＴが形成された
ものを例として説明したが、本発明は、マイクロプロセ
ッサやメモリデバイス等が形成されたあらゆるデバイス
ウェハを用いた場合にも適用することができる。
【００２２】また、上記実施形態では、支持基板との接
着に必要な程度の平坦化層が得られるまで、絶縁膜の形
成と絶縁膜の研磨とを繰り返し２回行ったが、デバイス
ウェハの段差が小さく、絶縁膜の形成と絶縁膜の研磨と
を１回行っただけで支持基板との接着に必要な程度まで
平坦化できるならば１回のみでもよい。一方、デバイス
ウェハの段差が大きい場合には、絶縁膜の形成と絶縁膜
の研磨とを繰り返し３回以上行ってもよい。
着に必要な程度の平坦化層が得られるまで、絶縁膜の形
成と絶縁膜の研磨とを繰り返し２回行ったが、デバイス
ウェハの段差が小さく、絶縁膜の形成と絶縁膜の研磨と
を１回行っただけで支持基板との接着に必要な程度まで
平坦化できるならば１回のみでもよい。一方、デバイス
ウェハの段差が大きい場合には、絶縁膜の形成と絶縁膜
の研磨とを繰り返し３回以上行ってもよい。
【００２３】また、上記実施形態では、平坦化層に二酸
化シリコン膜を用いたが、二酸化シリコン膜に限定され
るものではなく、デバイスウェハに用いられている低耐
熱性金属に影響を与えない程度の温度で形成することが
できる絶縁膜であれば、例えば、不純物を導入した二酸
化シリコン膜、具体的にはＢＰＳＧ（Boro-Phospho-Sil
icate Glass）膜、ＰＳＧ（Phospho-Silicate Glass）
膜、ＢＳＧ（Boro-Silicate Glass）膜等の他の絶縁膜
を用いてもよい。また、プラズマＣＶＤ法により形成さ
れるＳｉＮ膜やＳｉＯＮ膜等を平坦化層に用いてもよ
い。
化シリコン膜を用いたが、二酸化シリコン膜に限定され
るものではなく、デバイスウェハに用いられている低耐
熱性金属に影響を与えない程度の温度で形成することが
できる絶縁膜であれば、例えば、不純物を導入した二酸
化シリコン膜、具体的にはＢＰＳＧ（Boro-Phospho-Sil
icate Glass）膜、ＰＳＧ（Phospho-Silicate Glass）
膜、ＢＳＧ（Boro-Silicate Glass）膜等の他の絶縁膜
を用いてもよい。また、プラズマＣＶＤ法により形成さ
れるＳｉＮ膜やＳｉＯＮ膜等を平坦化層に用いてもよ
い。
【００２４】また、上記実施形態では、低耐熱性金属で
あるアルミニウムがデバイスウェハの配線として用いら
れていることを例に説明したが、アルミニウムに限定さ
れるものではなく、デバイスウェハにＣｕ（銅）等他の
低耐熱性金属が用いられている場合にも適用することが
できる。また、上記実施形態では、低耐熱性金属がデバ
イスウェハの配線として用いられている場合を例に説明
したが、低耐熱性金属に限定されるものではなく、例え
ば、耐熱性の高い金属やシリサイド膜、例えばＷ膜、Ｗ
Ｓｉ膜、ＴｉＳｉ2膜、ＣｏＳｉ2膜、ＮｉＳｉ2膜、Ｐ
ｔＳｉ2膜等が形成されている場合にも適用することが
できる。
あるアルミニウムがデバイスウェハの配線として用いら
れていることを例に説明したが、アルミニウムに限定さ
れるものではなく、デバイスウェハにＣｕ（銅）等他の
低耐熱性金属が用いられている場合にも適用することが
できる。また、上記実施形態では、低耐熱性金属がデバ
イスウェハの配線として用いられている場合を例に説明
したが、低耐熱性金属に限定されるものではなく、例え
ば、耐熱性の高い金属やシリサイド膜、例えばＷ膜、Ｗ
Ｓｉ膜、ＴｉＳｉ2膜、ＣｏＳｉ2膜、ＮｉＳｉ2膜、Ｐ
ｔＳｉ2膜等が形成されている場合にも適用することが
できる。
【００２５】
【発明の効果】以上の通り、本発明によれば、デバイス
ウェハ表面の平坦化層として低温で形成することができ
る二酸化シリコン膜を用い、クラックや剥がれが生じな
い程度の膜厚の二酸化シリコン膜の形成と、化学的機械
的研磨法による二酸化シリコン膜の平坦化とを、支持基
板との接着に必要な程度まで繰り返し行い、平坦化され
た複数の絶縁膜により平坦化層を構成しているので、低
温のプロセスで結果的に厚い平坦化層を形成することが
できる。厚い平坦化層を低温において形成することがで
きるので、デバイスウェハにアルミニウム等の低耐熱性
金属を用いた配線等が形成されていてもこれらに影響を
与えることなく、貼り合わせＳＯＩ構造を有する半導体
装置を製造することができる。
ウェハ表面の平坦化層として低温で形成することができ
る二酸化シリコン膜を用い、クラックや剥がれが生じな
い程度の膜厚の二酸化シリコン膜の形成と、化学的機械
的研磨法による二酸化シリコン膜の平坦化とを、支持基
板との接着に必要な程度まで繰り返し行い、平坦化され
た複数の絶縁膜により平坦化層を構成しているので、低
温のプロセスで結果的に厚い平坦化層を形成することが
できる。厚い平坦化層を低温において形成することがで
きるので、デバイスウェハにアルミニウム等の低耐熱性
金属を用いた配線等が形成されていてもこれらに影響を
与えることなく、貼り合わせＳＯＩ構造を有する半導体
装置を製造することができる。
【００２６】また、本発明によれば、化学的機械的研磨
後に、特別な薬液を用いることなく純水により洗浄を行
うので、化学的機械的研磨法により平坦化層表面に形成
された水和層が薬液により除去されてしまうのを防止す
ることができる。水和層が平坦化層表面に形成されてい
るので、低温で加熱しても所望の接着強度を得ることが
できる。低温での加熱により所望の接着強度が得られる
ので、デバイスウェハにアルミニウム等の低耐熱性金属
を用いた配線等が形成されていてもこれらに影響を与え
ることなく、貼り合わせＳＯＩ構造を有する半導体装置
を製造することができる。
後に、特別な薬液を用いることなく純水により洗浄を行
うので、化学的機械的研磨法により平坦化層表面に形成
された水和層が薬液により除去されてしまうのを防止す
ることができる。水和層が平坦化層表面に形成されてい
るので、低温で加熱しても所望の接着強度を得ることが
できる。低温での加熱により所望の接着強度が得られる
ので、デバイスウェハにアルミニウム等の低耐熱性金属
を用いた配線等が形成されていてもこれらに影響を与え
ることなく、貼り合わせＳＯＩ構造を有する半導体装置
を製造することができる。
【図１】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その１）である。
法を示す工程断面図（その１）である。
【図２】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その２）である。
法を示す工程断面図（その２）である。
【図３】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その３）である。
法を示す工程断面図（その３）である。
【図４】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その４）である。
法を示す工程断面図（その４）である。
１０…デバイスウェハ １２…シリコン基板 １２ａ…活性領域 １４…素子分離膜 １５ａ…ポリシリコン膜 １５ｂ…シリサイド膜 １６…ゲート電極 １８…ソース／ドレイン拡散層 ２０ａ、２０ｂ…ＭＯＳＦＥＴ ２２…ローカル配線 ２４…層間絶縁膜 ２６…コンタクトホール ２８…配線 ２８ａ…ＴｉＮ／Ｔｉ膜 ２８ｂ…アルミニウム膜 ２８ｃ…ＴｉＮ膜 ３０…二酸化シリコン膜 ３２…窒化シリコン膜 ３４…二酸化シリコン膜 ３６…二酸化シリコン膜 ３７…平坦化層 ３８…支持基板 ４０…貼り合わせＳＯＩ基板 ４２…二酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 29/78 ６２７Ｄ 29/786 21/336
Claims (4)
- 【請求項１】 素子が形成された基板上に絶縁膜を形成
する絶縁膜形成工程と、前記絶縁膜を研磨する研磨工程
とを有し、前記絶縁膜形成工程と前記研磨工程とを繰り
返し行って前記絶縁膜より成る平坦化層を形成する平坦
化層形成工程と、 加熱して、前記平坦化層に支持基板を接着する接着工程
と、 前記素子が形成された基板の前記基板側から研削して前
記基板を薄膜化する薄膜化工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項２】 素子が形成された基板上に絶縁膜を形成
し、前記絶縁膜を研磨して表面に水和層が形成された前
記絶縁膜より成る平坦化層を形成する平坦化層形成工程
と、 前記水和層を除去することなく純水により前記平坦化層
表面を洗浄する洗浄工程と、 加熱して、前記平坦化層に支持基板を接着する接着工程
と、 前記素子が形成された基板の前記基板側から研削して前
記基板を薄膜化する薄膜化工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 前記絶縁膜は、二酸化シリコン膜であることを特徴とす
る半導体装置の製造方法。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体装置の製造方法において、 前記接着工程では、４５０℃以下で加熱することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10098932A JPH11297972A (ja) | 1998-04-10 | 1998-04-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10098932A JPH11297972A (ja) | 1998-04-10 | 1998-04-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297972A true JPH11297972A (ja) | 1999-10-29 |
Family
ID=14232906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10098932A Pending JPH11297972A (ja) | 1998-04-10 | 1998-04-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297972A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005141213A (ja) * | 2000-01-25 | 2005-06-02 | Semiconductor Energy Lab Co Ltd | 表示装置の作製方法 |
| JP2008098447A (ja) * | 2006-10-12 | 2008-04-24 | Kochi Prefecture Sangyo Shinko Center | 薄膜トランジスタ及びその製法 |
| US7425475B2 (en) | 2004-08-26 | 2008-09-16 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device and semiconductor device |
| WO2009013849A1 (ja) * | 2007-07-26 | 2009-01-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| US7528446B2 (en) | 2004-03-26 | 2009-05-05 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| JP2009200512A (ja) * | 2009-04-16 | 2009-09-03 | Sharp Corp | 半導体装置 |
| JP2011510495A (ja) * | 2008-01-17 | 2011-03-31 | エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ | ウエハーの接合中に欠陥を処理するプロセス |
| JP2012156551A (ja) * | 2003-12-03 | 2012-08-16 | Schott Ag | コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント |
| DE102015221941A1 (de) | 2014-11-14 | 2016-06-02 | Soitec | Prozess zum Übertragen von Schichten |
| FR3039925A1 (fr) * | 2015-08-07 | 2017-02-10 | St Microelectronics Crolles 2 Sas | Procede d'aplanissement d'une plaquette |
-
1998
- 1998-04-10 JP JP10098932A patent/JPH11297972A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005141213A (ja) * | 2000-01-25 | 2005-06-02 | Semiconductor Energy Lab Co Ltd | 表示装置の作製方法 |
| JP2012156551A (ja) * | 2003-12-03 | 2012-08-16 | Schott Ag | コンポーネントをパッケージングするプロセス、およびパッケージングされたコンポーネント |
| US8563406B2 (en) | 2004-03-26 | 2013-10-22 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| US7528446B2 (en) | 2004-03-26 | 2009-05-05 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| US8293621B2 (en) | 2004-03-26 | 2012-10-23 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| US7425475B2 (en) | 2004-08-26 | 2008-09-16 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device and semiconductor device |
| US8017492B2 (en) | 2004-08-26 | 2011-09-13 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device and semiconductor device with separation along peeling layer |
| JP2008098447A (ja) * | 2006-10-12 | 2008-04-24 | Kochi Prefecture Sangyo Shinko Center | 薄膜トランジスタ及びその製法 |
| CN101689479B (zh) | 2007-07-26 | 2012-05-23 | 夏普株式会社 | 半导体装置及其制造方法 |
| WO2009013849A1 (ja) * | 2007-07-26 | 2009-01-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| US8101502B2 (en) | 2007-07-26 | 2012-01-24 | Sharp Kabushiki Kaisha | Semiconductor device and its manufacturing method |
| JP2011510495A (ja) * | 2008-01-17 | 2011-03-31 | エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ | ウエハーの接合中に欠陥を処理するプロセス |
| JP2009200512A (ja) * | 2009-04-16 | 2009-09-03 | Sharp Corp | 半導体装置 |
| DE102015221941A1 (de) | 2014-11-14 | 2016-06-02 | Soitec | Prozess zum Übertragen von Schichten |
| US9953855B2 (en) | 2014-11-14 | 2018-04-24 | Soitec | Process for transferring layers |
| FR3039925A1 (fr) * | 2015-08-07 | 2017-02-10 | St Microelectronics Crolles 2 Sas | Procede d'aplanissement d'une plaquette |
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