JPH11298206A - 非可逆回路素子 - Google Patents

Abstract

(57)【要約】 【課題】 誘電体基板に帯域通過フィルタを構成する回
路素子を形成する場合の挿入損失を低減できる非可逆回
路素子を提供する。 【解決手段】 フェライト７に複数の中心電極８〜１０
を交差させて配置してなる磁性組立体４に誘電体基板１
８を介在させて磁石６を配置し、該磁石６により上記磁
性組立体４に直流磁界を印加するようにした集中定数型
アイソレータ１（非可逆回路素子）において、上記誘電
体基板１８に帯域通過フィルタを構成するインダクタＬ
１（回路素子）を形成し、該誘電体基板１８のインダク
タＬ１と磁石６との間に誘電体フィルム２５を挟み込
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロ波帯で使
用される非可逆回路素子、例えばアイソレータ，サーキ
ュレータに関する。

【０００２】

【従来の技術】一般に、集中定数型のアイソレータ，サ
ーキュレータ等の非可逆回路素子は、順方向の信号には
減衰量が小さく、逆方向の信号には減衰量が大きいとい
う特性を有しており、例えば携帯電話等の通信機器の送
信回路部に採用されている。

【０００３】ところで上記通信機器に組み込まれる増幅
器には直線歪が存在しており、これが不要輻射（スプリ
アス、特に基本波の２倍波，３倍波）の発生原因となっ
ている。この不要輻射は、混信や電力増幅器の異常動作
の要因となることから、一定のレベル以下にすることが
要求される。この不要輻射の発生を防止するために、直
線性の優れた増幅器を採用したり、あるいは別途フィル
タを採用して不要波を減衰させる場合がある。

【０００４】しかしながら直線性の良い増幅器は高価で
あり、またフィルタを別途採用する場合には部品点数が
増える分だけコストが上昇するとともに通信機器全体が
大型化するという問題が生じる。このため小型化，低価
格化の要請が強い携帯電話等には採用し難い。

【０００５】ここで、通信機器には増幅器の安定動作及
び保護を図る目的からアイソレータ，又はサーキュレー
タが使用されている。特に集中定数型アイソレータ，サ
ーキュレータは、その順方向の特性としてはバンドパス
フィルタとして機能しており、このため通過帯域より離
れた周波数帯域では順方向でも減衰量が大きいという特
長を有している。このような帯域外での特性を利用して
不要波を減衰させることが考えられる。ところが、上記
アイソレータは元来帯域外の減衰を得るためのものでは
ないことから、その性能を発揮するには限界がある。

【０００６】そこで、本件出願人は、帯域通過フィルタ
を構成する回路素子を内蔵したアイソレータを提案し
た。このアイソレータは、図１１に示すように、磁性組
立体４と磁石６との間に配置された誘電体基板１８に帯
域通過フィルタの構成要素であるインダクタＬ１をパタ
ーン形成し、該インダクタＬ１を入力ポートＰ１に付加
して構成されている。

【０００７】そして、図１２の等価回路図に示すよう
に、帯域通過フィルタの構成要素であるコンデンサＣ１
をアイソレータの外部に付加することにより形成し、該
直列コンデンサＣ１と上記誘電体基板１８に形成した直
列インダクタＬ１とで、入力ポートＰ１に帯域通過フィ
ルタ（ＢＰＦ）を内蔵した構造となっている。

【０００８】上記帯域通過フィルタを内蔵したアイソレ
ータによれば、周波数帯域外における減衰量を大きくす
ることができ、不要輻射による混信や異常動作を防止で
きる。これにより簡単な構造でかつ安価に帯域通過フィ
ルタを形成でき、高価な増幅器や別途フィルタを不要に
して通信機器の小型化，低価格化に貢献できる。

【０００９】

【発明が解決しようとする課題】ところで、上記帯域通
過フィルタを誘電体基板に形成する場合、該誘電体基板
には磁石が当接していることから、磁石が有する高周波
的な材料特性，特に誘電正接によりアイソレータの挿入
損失が大きく影響されるという懸念がある。

【００１０】一般に量産されている市販の磁石は高周波
用部品として開発されたものではなく、このため誘電正
接が大きくなり易い。このため誘電体基板の回路素子
（インダクタ）と磁石が接触することにより、挿入損失
が増大すると考えられる。また磁石は誘電率も大きいの
でインダクタを形成し難いという問題もある。

【００１１】本発明は、このような状況に鑑みてなされ
たもので、誘電体基板に帯域通過フィルタを構成する回
路素子を形成する場合のアイソレータの挿入損失を低減
できる非可逆回路素子を提供することを目的としてい
る。

【００１２】

【課題を解決するための手段】請求項１の発明は、フェ
ライトに複数の中心電極を交差させて配置してなる磁性
組立体に誘電体基板を介在させて磁石を配置し、該磁石
により上記磁性組立体に直流磁界を印加するようにした
非可逆回路素子において、上記誘電体基板に帯域通過フ
ィルタを構成する回路素子を形成し、該誘電体基板の少
なくとも回路素子と上記磁石との間に誘電体フィルムを
挟んだことを特徴としている。

【００１３】請求項２の発明は、上記誘電体フィルムが
磁石に貼着されていることを特徴とし、請求項３の発明
は、上記誘電体フィルムが誘電体基板に貼着されている
ことを特徴としている。

【００１４】請求項４の発明は、請求項１と同様の非可
逆回路素子において、積層誘電体基板に帯域通過フィル
タを構成する回路素子を形成し、該積層誘電体基板の少
なくとも回路素子と磁石との間に１層以上の積層基板を
設けたことを特徴としている。

【００１５】請求項５の発明は、請求項１と同様の非可
逆回路素子において、誘電体基板に帯域通過フィルタを
構成する回路素子を形成し、該回路素子の表面の少なく
とも一部に誘電体膜を被覆したことを特徴としている。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて説明する。図１及び図２は、請求項１の
発明の一実施形態による集中定数型アイソレータを説明
するための図であり、図１はアイソレータの分解斜視
図、図２（ａ）は誘電体基板に形成されたインダクタの
平面図、図２（ｂ）は誘電体基板の裏面に形成された電
極の透視平面図である。

【００１７】図１において、１は集中定数型のアイソレ
ータであり、これは磁性体金属からなるケース２の底面
２ａ上に端子ブロック３を配置し、該端子ブロック３に
磁性組立体４を配置し、上記ケース２に同じく磁性体金
属からなる箱状のキャップ５を装着し、該キャップ５の
内面に矩形状の永久磁石６を貼着して磁気回路を形成
し、該永久磁石６により上記磁性組立体４に直流磁界を
印加するように構成されている。

【００１８】上記磁性組立体４は、円板状のフェライト
７の上面に３本の中心導体８，９，１０を電気的絶縁シ
ート（不図示）を介在させて１２０度角度ごとに交差す
るように配置し、上記フェライト７の底面に各中心導体
８〜１０のアース部１１を当接した構造のものである。

【００１９】上記端子ブロック３は電気的絶縁樹脂から
なり、矩形枠状の側壁３ａに底壁３ｂを一体形成した構
造のものであり、この底壁３ｂには挿通孔３ｃが形成さ
れており、該底壁３ｂの挿通孔３ｃの周縁にはそれぞれ
整合用単板型コンデンサ１２ａ〜１２ｃ，及び単板型終
端抵抗Ｒが収納される凹部３ｄが形成されている。また
上記挿通孔３ｃには磁性組立体４が挿入されており、該
磁性組立体４のアース部１１はケース２の底面２ａに接
続されている。

【００２０】上記端子ブロック３の左, 右側壁３ａの外
面には表面実装用の入出力端子１５及びアース端子１６
が形成されており、該入出力端子１５は底壁３ｂの上面
のコーナー部に導出されている。また上記アース端子１
６は上記各凹部３ｄの上面に導出されており、上記各コ
ンデンサ１２ａ〜１２ｃの下面電極，及び終端抵抗Ｒの
一端が接続されている。この各端子１５，１６は端子ブ
ロック３内に一部をインサートモールドして形成された
ものである。

【００２１】上記各コンデンサ１２ａ〜１２ｃの上面電
極には各中心導体８〜１０の入出力ポートＰ１〜Ｐ３が
接続されており、このうちポートＰ１の先端部は入力端
子１５に、ポートＰ２の先端部は出力端子１５に、ポー
トＰ３の先端部は終端抵抗Ｒにそれぞれ接続されてい
る。

【００２２】上記磁性組立体４の上面には矩形板状をな
す誘電体基板１８が配設されている。この誘電体基板１
８はキャップ５をケース２に装着すると同時に永久磁石
６を介して磁性組立体４，端子ブロック３をケース２
に、各中心導体８〜１０のポートＰ１〜Ｐ３をコンデン
サ１２ａ〜１２ｃにそれぞれ電気的，機械的に保持する
ものである。また上記誘電体基板１８の磁性組立体４に
対応する中央部には孔１８ａが形成されており、終端抵
抗Ｒに対応するコーナー部には切り欠き１８ｂが形成さ
れている。

【００２３】上記誘電体基板１８の上面には、図２
（ａ），図２（ｂ）に示すように、帯域通過フィルタを
構成する回路素子２０としての直列インダクタＬ１がパ
ターン形成されている。このインダクタＬ１の一端はス
ルーホール電極２１を介して裏面の接続電極２２に接続
されており、他端は同じくスルーホール電極２３を介し
て裏面の入力電極２４に接続されている。

【００２４】上記接続電極２２は上記コンデンサ１２ａ
に接続され、入力電極２４は中心導体８の入力ポートＰ
１に接続されている。これにより入力ポートＰ１には帯
域通過フィルタの構成要素である一方の直列インダクタ
Ｌ１が付加されている。また他方の構成要素である直列
コンデンサＣ１はアイソレータ１の外部に形成されてお
り、このインダクタＬ１，コンデンサＣ１とで帯域通過
フィルタ（ＢＰＦ）が形成されている（図１２の等価回
路図参照）。

【００２５】そして上記誘電体基板１８と永久磁石６と
の間には誘電体フィルム２５が介設されており、該誘電
体フィルム２５は永久磁石６と誘電体基板１８により挟
持されている。この誘電体フィルム２５は、永久磁石６
の下面全面を覆う四角形のもので、誘電率，及び誘電正
接の小さいものから構成されている。

【００２６】次に本実施形態の作用効果について説明す
る。本実施形態の集中定数型アイソレータ１によれば、
誘電体基板１８にインダクタＬ１をパターン形成し、該
インダクタＬ１と外付けのコンデンサＣ１とで帯域通過
フィルタを形成したので、アイソレータ１の動作周波数
帯域外、特に高周波側の帯域（２倍波，３倍波）におけ
る減衰量を大きくすることができ、高調波歪及び不要輻
射を低減できる。また該フィルタの回路素子の一部を入
力ポートＰ１に内蔵したので、簡単な構造でかつ安価に
帯域通過フィルタを形成でき、上述の高価な増幅器や別
途フィルタを不要にして小型化，低価格化に貢献でき
る。

【００２７】また上記アイソレータ１の入力ポートＰ１
に帯域通過フィルタを接続したので、通信機器における
増幅器の出力部の帯域内での負荷変動を小さくでき、増
幅器の消費電流を低減できるとともに、増幅器の動作を
安定でき、通信機器の高性能化に貢献できる。即ち、増
幅器はこれの出力部の負荷変動によって消費電流が著し
く変化し易く、このため帯域内における出力部の負荷変
動をできるだけ抑制する必要があった。

【００２８】そして、上記誘電体基板１８にインダクタ
Ｌ１を形成する場合、誘電体基板１８のインダクタＬ１
に永久磁石６が当接することによりアイソレータの挿入
損失が増大するという懸念があった。これに対して本実
施形態では、上記誘電体基板１８と永久磁石６との間に
誘電率，誘電正接の小さい誘電体フィイルム２５を挟み
込んだので、誘電率と誘電正接の大きい永久磁石６をイ
ンダクタＬ１から離すことができ、これによりインダク
タンスが増加し、挿入損失が低減することからインダク
タのＱを向上でき、その結果アイソレータの挿入損失を
低減できる。

【００２９】ここで、本実施形態では、誘電体フィルム
２５を永久磁石６の下面全面を覆う四角形とした場合を
説明したが、本発明の目的は、インダクタと誘電率，誘
電正接の大きい永久磁石とを離し、両者の間に誘電率，
誘電正接の小さい誘電体を挟むことにより実現できる。
従って、誘電体フィルムの形状や大きさについては特に
限定するものではない。

【００３０】例えば、空気も誘電率と誘電正接の小さい
誘電体であるので、誘電体フィルム２５のインダクタＬ
１に接する部分に孔を形成し、該孔により磁石とインダ
クタとの間に空気層を設けることも可能であり、この場
合にも上記実施形態と同様の効果が得られる。また孔を
あけた誘電体フィルムを採用する場合には、誘電率，誘
電正接の大きいものを用いることも可能である。

【００３１】図３は、上記集中定数型アイソレータの効
果を確認するために行った挿入損失の測定結果を示す特
性図である。この実験に採用した永久磁石の比誘電率は
２５、誘電正接は１×１０^-2であり、誘電体フィルムの
比誘電率は３．５、誘電正接は２×１０^-3であり、厚さ
は５０μｍである。また比較するために誘電体フィルム
のないアイソレータについても同様の測定を行った（図
中、一点鎖線は比較例、実線は本実施例を示す）。同図
からも明らかなように、誘電体フィルムを用いることに
より挿入損失を０．０５ｄＢ程度改善できているのがわ
かる。

【００３２】なお、上記実施形態では、ポートＰ１にイ
ンダクタＬ１を形成したが、本発明はポートＰ２，ある
いはポートＰ３に形成してもよい。また、上記実施形態
では、帯域通過フィルタの構成要素の直列インダクタＬ
１を誘電体基板１８に形成し、他方の構成要素である直
列コンデンサＣ１を外付けした場合を説明したが、本発
明はこれに限られるものではなく、誘電体基板にインダ
クタ，コンデンサの両方を形成してもよい。

【００３３】図４は、上記インダクタ，コンデンサの両
方を形成した他の実施形態を説明するための図であり、
図４（ａ）は誘電体基板に形成されたインダクタの平面
図、図４（ｂ）は誘電体基板の裏面に形成された電極の
透視平面図である。図中、図２と同一符号は同一又は相
当部分を示す。

【００３４】本実施形態は、誘電体基板１８の上面に帯
域通過フィルタを構成する回路素子としての直列インダ
クタＬ１，及び直列コンデンサＣ１の第一電極３０ａ，
第二電極３０ｂの両方をパターン形成して構成されてい
る。

【００３５】上記インダクタＬ１の一端はスルーホール
電極２１，接続電極２２を介して整合用コンデンサ１２
ａに接続されている。また上記インダクタＬ１の他端は
直列コンデンサ第１電極３０ａに接続され、該第１電極
３０ａと誘電体基板１８を挟んで対向する直列コンデン
サ第２電極３０ｂは入力電極２４を介して入力ポートＰ
１に接続されている。

【００３６】これにより上記入力ポートＰ１には直列イ
ンダクタＬ１及び直列コンデンサＣ１からなる帯域通過
フィルタが付加されている（図５の等価回路図参照）。

【００３７】本実施形態においても、誘電体基板１８と
永久磁石との間に誘電体フィルムを挟み込むことによ
り、不要輻射による混信や異常動作の防止を図りなが
ら、アイソレータの挿入損失を低減でき、上記実施形態
と同様の効果が得られる。また上記誘電体基板１８にイ
ンダクタＬ１とコンデンサ電極Ｃ１の両方を形成したの
で、何れか一方を外付けする場合に比べて部品点数を削
減できるとともに、小型化できる。

【００３８】図６は、請求項２の発明の一実施形態によ
る集中定数型アイソレータを示す分解斜視図であり、図
中、図１と同一符号は同一又は相当部分を示す。

【００３９】本実施形態の集中定数型アイソレータ１
は、誘電体基板１８と永久磁石６との間に誘電率，誘電
正接の小さい誘電体フィルム２５を挟みこむとともに、
該誘電体フィルム２５を永久磁石６の下面に貼着した例
である。

【００４０】本実施形態では、誘電体基板１８と永久磁
石６との間に誘電体フィルム２５を挟み込みかつ該磁石
６に貼着したので、上記実施形態と同様にアイソレータ
の挿入損失の低減効果が得られるとともに、アイソレー
タを組付ける際に誘電体フィルム２５を容易に組込むこ
とができ、作業性を向上できる。

【００４１】図７は、請求項３の発明の一実施形態を示
す分解斜視図であり、図中、図１と同一符号は同一又は
相当部分を示す。

【００４２】本実施形態の集中定数型アイソレータ１
は、誘電体基板１８と永久磁石６との間に誘電率，誘電
正接の小さい誘電体フィルム２５を挟みこむとともに、
該誘電体フィルム２５を誘電体基板１８の上面全面に貼
着した例である。

【００４３】本実施形態では、誘電体基板１８と永久磁
石６との間に誘電体フィルム２５を挟み込みかつ該磁石
６に貼着したので、上記実施形態と同様にアイソレータ
の挿入損失の低減効果が得られるとともに、上記同様に
アイソレータを組付ける際に誘電体フィルム２５を容易
に組込むことができ、作業性を向上できる。

【００４４】図８は、請求項４の発明の第１実施形態に
よる集中定数型アイソレータを説明するための図であ
り、図中、図２と同一符号は同一又は相当部分を示す。

【００４５】本実施形態は、第１誘電体基板３１の両面
に帯域通過フィルタを構成する回路素子としてのインダ
クタＬ１，接続電極２２，入力電極２４を形成し、該第
１誘電体基板３１の上面の永久磁石との間に何も形成さ
れていない１層の第２誘電体基板３２を設けて構成され
ている。

【００４６】本実施形態によれば、インダクタＬ１が形
成された第１誘電体基板３１に第２誘電体基板３２を積
層したので、アイソレータの挿入損失を低減でき、上記
実施形態と同様の効果が得られる。また第１，第２誘電
体基板３１，３２を積層することにより一体形成でき、
上述の誘電体フィルムを用いる場合に比べて部品点数を
削減でき、さらにコストを低減できる。

【００４７】図９は、請求項４の発明の第２実施形態を
説明するための図であり、図中、図８と同一符号は同一
又は相当部分を示す。

【００４８】本実施形態は、第１誘電体基板３１の上面
にインダクタＬ１をパターン形成し、第２誘電体基板３
１の上面に上記インダクタＬ１に接続される接続電極２
２，入力電極２４をパターン形成した例である。

【００４９】本実施形態では、第１，第２誘電体基板３
１，３２の上面にそれぞれインダクタＬ１、接続電極２
２，入力電極２４を形成したので、１つの基板の両面に
電極をパターン形成する場合に比べて製造が容易であ
り、コストをさらに低減でき、安価で低損失のアイソレ
ータを提供できる。

【００５０】図１０は、請求項５の発明の一実施形態を
説明するための図であり、図中、図２と同一符号は同一
又は相当部分を示す。

【００５１】本実施形態は、誘電体基板１８の上面のイ
ンダクタＬ１に厚膜の誘電体膜３５を印刷等により被覆
形成して構成されている。この誘電体膜３５はインダク
タＬ１のライン中央部３６を除く全長に被覆されてお
り、該中央部３６は上記誘電体膜３５と磁石との間で形
成された空気層となっている。

【００５２】本実施形態では、誘電体基板１８のインダ
クタＬ１に誘電率，誘電正接の小さい誘電体膜３５を塗
り付けたので、アイソレータの挿入損失を低減でき、上
記実施形態と同様の効果が得られる。また上記誘電体基
板１８に誘電体膜３５を塗布する構造であるので、コス
ト上昇の原因となる部品点数の増加を回避でき、安価に
提供できる。

【００５３】また上記インダクタＬ１の中央部３６は空
気による誘電体層により覆われることから、誘電体膜３
５を塗布した場合と同様の作用効果が得られる。この場
合、中央部３５を露出することなく全長に渡って誘電体
膜を被覆してもよい。

【００５４】なお、上述の各実施形態では、集中定数型
のアイソレータを例に説明したが、本発明はサーキュレ
ータにも勿論適用できる。

【００５５】

【発明の効果】以上のように請求項１の発明に係る非可
逆回路素子によれば、誘電体基板に帯域通過フィルタを
構成する回路素子を形成し、該誘電体基板の回路素子と
磁石との間に誘電体フィルムを挟み込んだので、誘電
率，誘電正接の大きい磁石を回路素子から離すことがで
き、アイソレータの挿入損失を低減できる効果がある。

【００５６】また簡単な構造でかつ安価に低域通過フィ
ルタを構成できるので、不要輻射による混信や異常動作
の回避を図りながら、小型化，低価格化に貢献できる効
果がある。

【００５７】請求項２の発明では、上記誘電体フィルム
を磁石に貼着し、請求項３の発明では、誘電体フィルム
を誘電体基板に貼着したので、請求項１と同様にアイソ
レータの挿入損失の低減効果が得られるとともに、アイ
ソレータを組付ける際に誘電体フィルムを容易に組込む
ことができ、作業性を向上できる効果がある。

【００５８】請求項４の発明では、積層誘電体基板の回
路素子と磁石との間に１層以上の積層基板を設けたの
で、請求項１と同様にアイソレータの挿入損失の低減効
果が得られるとともに、コスト上昇の原因となる部品点
数の増加を回避でき、安価に提供できる効果がある。

【００５９】請求項５の発明では、誘電体基板の回路素
子の少なくとも表面の一部に誘電体膜を被覆したので、
請求項１と同様にアイソレータの挿入損失の低減効果が
得られるとともに、コスト上昇の原因となる部品点数の
増加を回避でき、安価に提供できる効果がある。

【図面の簡単な説明】

【図１】請求項１の発明の一実施形態による集中定数型
アイソレータを説明するための分解斜視図である。

【図２】上記アイソレータの誘電体基板のインダクタを
示す図である。

【図３】上記実施形態の効果を示す特性図である。

【図４】上記実施形態の他の実施形態による誘電体基板
を示す図である。

【図５】上記実施形態の帯域通過フィルタが付加された
アイソレータの等価回路図である。

【図６】請求項２の発明の一実施形態による集中定数型
アイソレータを示す分解斜視図である。

【図７】請求項３の発明の一実施形態による集中定数型
アイソレータを示す分解斜視図である。

【図８】請求項４の発明の第１実施形態による誘電体基
板の分解斜視図である。

【図９】請求項４の発明の第２実施形態による誘電体基
板の分解斜視図である。

【図１０】請求項５の発明の一実施形態による誘電体基
板を示す図である。

【図１１】本発明の成立過程を説明するためのアイソレ
ータの分解斜視図である。

【図１２】上記アイソレータの等価回路図である。

【符号の説明】

１ 集中定数型アイソレータ（非可逆回路
素子） ４ 磁性組立体 ６ 永久磁石 ７ フェライト ８〜１０ 中心導体 １８ 誘電体基板 ２０ 回路素子 ２５ 誘電体フィルム ３１ 第１誘電体基板 ３２ 第２誘電体基板 ３５ 誘電体膜 Ｌ１ インダクタ（回路素子） Ｃ１ コンデンサ（回路素子）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中田 隆雄 京都府長岡京市天神２丁目26番10号 株式 会社村田製作所内 (72)発明者 長谷川 隆 京都府長岡京市天神２丁目26番10号 株式 会社村田製作所内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 フェライトに複数の中心電極を交差させ
   て配置してなる磁性組立体に誘電体基板を介在させて磁
   石を配置し、該磁石により上記磁性組立体に直流磁界を
   印加するようにした非可逆回路素子において、上記誘電
   体基板に帯域通過フィルタを構成する回路素子を形成
   し、該誘電体基板の少なくとも回路素子と上記磁石との
   間に誘電体フィルムを挟んだことを特徴とする非可逆回
   路素子。
2. 【請求項２】 請求項１において、上記誘電体フィルム
   が磁石に貼着されていることを特徴とする非可逆回路素
   子。
3. 【請求項３】 請求項１において、上記誘電体フィルム
   が誘電体基板に貼着されていることを特徴とする非可逆
   回路素子。
4. 【請求項４】 フェライトに複数の中心電極を交差させ
   て配置してなる磁性組立体に積層誘電体基板を介在させ
   て磁石を配置し、該磁石により上記磁性組立体に直流磁
   界を印加するようにした非可逆回路素子において、上記
   積層誘電体基板に帯域通過フィルタを構成する回路素子
   を形成し、該積層誘電体基板の少なくとも回路素子と上
   記磁石との間に１層以上の積層基板を設けたことを特徴
   とする非可逆回路素子。
5. 【請求項５】 フェライトに複数の中心電極を交差させ
   て配置してなる磁性組立体に誘電体基板を介在させて磁
   石を配置し、該磁石により上記磁性組立体に直流磁界を
   印加するようにした非可逆回路素子において、上記誘電
   体基板に帯域通過フィルタを構成する回路素子を形成
   し、該回路素子の表面の少なくとも一部に誘電体膜を被
   覆したことを特徴とする非可逆回路素子。