JPH11298207A

JPH11298207A - 非可逆回路素子

Info

Publication number: JPH11298207A
Application number: JP9601098A
Authority: JP
Inventors: Toshihiro Makino; 敏弘牧野; Takashi Kawanami; 崇川浪; Takao Nakada; 隆雄中田; Takashi Hasegawa; 長谷川　　隆
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1998-04-08
Filing date: 1998-04-08
Publication date: 1999-10-29

Abstract

(57)【要約】【課題】高価格化，及び大型化を回避しながら周波数
帯域外での減衰量を大きくして不要輻射を低減でき、さ
らには負荷変動を小さくして消費電流を低減できる非可
逆回路素子を提供する。【解決手段】複数の中心導体Ｌｏ１〜Ｌｏ３を電気的
絶縁状態で互いに交差させて配置するとともに、該交差
部分に直流磁界を印加するようにした集中定数型アイソ
レータ１（非可逆回路素子）において、上記中心導体Ｌ
ｏ１の入力ポートＰ１に帯域通過フィルタを構成する回
路素子３０としてのインダクタＬ１を付加し、該インダ
クタＬ１と各中心導体Ｌｏ１〜Ｌｏ３とを多数の誘電体
シート５ａ〜５ｆを積層してなる誘電体積層基板５に形
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロ波帯で使
用される非可逆回路素子、例えばアイソレータ，サーキ
ュレータに関する。

【０００２】

【従来の技術】この種の集中定数型アイソレータとし
て、従来、例えば図１８及び図１９に示す構造のものが
ある。この集中定数型アイソレータ６０は、主としてケ
ース６１とキャップ６２と磁石６６とで構成される磁気
回路内に整合用単板型コンデンサＣｏ〜Ｃｏ，終端抵抗
Ｒが配置された端子ブロック６３を配置するとともに、
フェライト６４を配置し、該フェライト６４に３つの中
心導体Ｌｏが埋設された誘電体積層基板６５を配置し、
該フェライト６４に磁石６６により直流磁界を印加する
ように構成されている。

【０００３】上記誘電体積層基板６５は、複数の誘電体
シート６５ａ〜６５ｅにそれぞれ中心導体Ｌｏ〜Ｌｏ，
スルーホール電極６７，及び入出力，アース電極６８を
パターン形成し、該各誘電体シート６５ａ〜６５ｅを積
層した構造となっている。このアイソレータ６０は、図
２０の等価回路図に示すように、各中心導体Ｌｏのポー
トＰ１〜Ｐ３に整合用コンデンサＣｏが接続され、１つ
のポートＰ３に終端抵抗Ｒが接続されている。

【０００４】このようなアイソレータは順方向の信号に
は減衰量が小さく、逆方向の信号には減衰量が大きいと
いう特性を有しており、例えば携帯電話等の通信機器の
送信回路部に採用されている。

【０００５】ところで上記通信機器に組み込まれる増幅
器には高調波の直線歪が存在しており、これが不要輻射
（スプリアス、特に基本波の２倍波，３倍波）の発生原
因となっている。この不要輻射は、混信や電力増幅器の
異常動作の要因となることから、一定のレベル以下にす
ることが要求される。この不要輻射の発生を防止するた
めに、直線性の優れた増幅器を採用したり、あるいは別
途フィルタを採用して不要波を減衰させる場合がある。

【０００６】

【発明が解決しようとする課題】しかしながら直線性の
良い増幅器は高価であり、またフィルタを別途採用する
場合には部品点数が増える分だけコストが上昇するとと
もに通信機器全体が大型化するという問題が生じる。こ
のため小型化，低価格化の要請が強い携帯電話等の通信
機器には採用し難い。

【０００７】また上記増幅器はこれの出力部の負荷変動
によって消費電流が著しく変化し易く、極端な場合には
発信するおそれがある。このため帯域内における出力部
の負荷変動をできるだけ抑制することが要求されてい
る。

【０００８】ここで、上記通信機器には増幅器の安定動
作及び保護のために増幅器の出力側にアイソレータ又は
サーキュレータが使用されている。特に集中定数型アイ
ソレータ，サーキュレータは、その順方向の特性として
バンドパスフィルタの機能を有しており、このため通過
帯域より離れた周波数帯域では順方向でも減衰量が大き
いという特長がある。

【０００９】このようなアイソレータの帯域外における
特性を利用することにより不要波を減衰させることが考
えられる。ところが、上記アイソレータは元来帯域外の
減衰を得るためのものではないことから、その性能を発
揮するには限界がある。

【００１０】本発明は、このような従来の状況に鑑みて
なされたもので、高価格化，及び大型化を回避しながら
周波数帯域外での減衰量を大きくして不要輻射を低減で
き、さらには負荷変動を小さくして消費電流を低減でき
る非可逆回路素子を提供することを目的としている。

【００１１】

【課題を解決するための手段】請求項１の発明は、複数
の中心導体を電気的絶縁状態で互いに交差させて配置す
るとともに、該交差部分に直流磁界を印加するようにし
た非可逆回路素子において、上記中心導体の入力ポート
に帯域通過フィルタを構成する回路素子の少なくとも一
部を付加し、該回路素子と上記各中心導体とを多数の誘
電体シートを積層してなる誘電体積層基板に形成したこ
とを特徴としている。

【００１２】請求項２の発明は、請求項１と同様の非可
逆回路素子において、中心導体の入力ポートに帯域通過
フィルタを構成する回路素子の少なくとも一部を付加
し、該回路素子と上記各中心導体と、該各中心導体の入
出力ポートに接続される整合容量とを多数の誘電体シー
トを積層してなる誘電体積層基板に形成したことを特徴
としている。

【００１３】請求項３の発明は、請求項１と同様の非可
逆回路素子において、中心導体の入力ポートに帯域通過
フィルタを構成する回路素子の少なくとも一部を付加
し、該回路素子と上記各中心導体と、該各中心導体の入
出力ポートに接続される整合容量と、該各中心導体に接
続される入出力端子及びアース端子とを多数の誘電体シ
ートを積層してなる誘電体積層基板に形成したことを特
徴としている。

【００１４】請求項４の発明は、請求項１と同様の非可
逆回路素子において、中心導体の入力ポートに帯域通過
フィルタを構成する回路素子の少なくとも一部を付加
し、該回路素子と上記各中心導体とを多数の磁性体シー
トを積層してなる磁性体積層基板に形成したことを特徴
としている。

【００１５】請求項５の発明は、請求項１と同様の非可
逆回路素子において、中心導体の入力ポートに帯域通過
フィルタを構成する回路素子の少なくとも一部を付加
し、該回路素子と上記各中心導体と、該各中心導体の入
出力ポートに接続される整合容量とを多数の磁性体シー
トを積層してなる磁性体積層基板に形成したことを特徴
としている。

【００１６】請求項６の発明は、請求項１と同様の非可
逆回路素子において、中心導体の入力ポートに帯域通過
フィルタを構成する回路素子の少なくとも一部を付加
し、該回路素子と上記各中心導体と、該各中心導体の入
出力ポートに接続される整合容量と、上記各中心導体に
接続される入出力端子及びアース端子とを多数の磁性体
シートを積層してなる磁性体積層基板に形成したことを
特徴としている。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて説明する。図１ないし図３は、請求項１
の発明の第１実施形態による集中定数型アイソレータを
説明するための図であり、図１はアイソレータの分解斜
視図、図２誘電体積層基板の分解斜視図、図３はアイソ
レータの等価回路図である。

【００１８】図１において、１は集中定数型のアイソレ
ータであり、これは磁性体金属からなるケース２の底面
２ａ上に端子ブロック３を配置し、該端子ブロック３に
フェライト４を配置するとともに、誘電体積層基板５を
配置し、上記ケース２に同じく磁性体金属からなる箱状
のキャップ６を装着し、該キャップ６の内面に矩形状の
永久磁石７を貼着して磁気回路を形成し、該永久磁石７
により直流磁界を印加するように構成されている。

【００１９】上記端子ブロック３は電気的絶縁樹脂から
なり、矩形枠状の側壁３ａに底壁３ｂを一体形成した構
造のものであり、この底壁３ｂには挿通孔３ｃが形成さ
れており、該底壁３ｂの挿通孔３ｃの周縁にはそれぞれ
整合用単板型コンデンサＣｏ１〜Ｃｏ３及び単板型終端
抵抗Ｒが収納される凹部３ｄが形成されている。また上
記挿通孔３ｃにはフェライト４が挿入配置されており、
該フェライト４の下面はケース２の底面２ａに当接して
いる。

【００２０】上記端子ブロック３の左, 右側壁３ａの外
面には表面実装用の入力，出力端子８及びアース端子９
が形成されており、該入力，出力端子８は底壁３ｂの上
面のコーナー部に導出されている。また上記アース端子
９は上記各凹部３ｄの上面に導出されており、上記各コ
ンデンサＣｏ１〜Ｃｏ３の下面電極，及び終端抵抗Ｒの
一端が接続されている。この各端子８，９は端子ブロッ
ク３内に一部をインサートモールドして形成されたもの
である。

【００２１】上記誘電体積層基板５は、図２に示すよう
に、矩形状の第１〜第６誘電体シート５ａ〜５ｆを積層
し、該積層体を一体化して構成されている。この誘電体
積層基板５の第２〜第４誘電体シート５ｂ〜５ｄの上面
にはそれぞれ中心導体Ｌｏ１〜Ｌｏ３が互いに１２０度
の角度ごとに交差するようにパターン形成されており、
各中心導体Ｌｏ１〜Ｌｏ３は誘電体シート５ｃ，５ｄを
挟んで電気的絶縁状態に積層されている。上記誘電体積
層基板５は第６誘電体シート５ｆの上面（入出力，アー
ス端子電極側）を下方に向け、かつ中心導体Ｌｏ１〜Ｌ
ｏ３の交差部分がフェライト４の上面に当接するように
端子ブロック３内に収納されている。

【００２２】上記第２〜第６誘電体シート５ｂ〜５ｆの
上面には、各中心導体Ｌｏ１〜Ｌｏ３，及び後述するイ
ンダクタＬ１を相互に接続する入出力端子電極，アース
電極，ランド電極，及びスルーホール電極１１〜２９が
パターン形成されている。

【００２３】上記中心導体Ｌｏ１の一端側（アース側）
は各スルーホール電極１１，ランド電極１２を介してア
ース電極１３に接続されており、該アース電極１３は終
端抵抗Ｒのアース側とアース端子９に接続されている。
上記中心導体Ｌｏ２のアース側は各スルーホール電極１
４，ランド電極１５を介してアース電極１６に接続され
ており、該アース電極１６は端子ブロック３のアース端
子９に接続されている。また残りの中心導体Ｌｏ３のア
ース側は各スルーホール電極１７を介してアース電極１
８に接続されており、該アース電極１８は端子ブロック
３のアース端子９に接続されている。

【００２４】上記中心導体Ｌｏ１のポートＰ１は各スル
ーホール電極１９を介してランド電極２０に接続されて
おり、該ランド電極２０はコンデンサＣｏ１の上面電極
に接続されている。また上記中心導体Ｌｏ２のポートＰ
２は各スルーホール電極２１を介して出力電極２２に接
続されており、該出力電極２２はコンデンサＣｏ２の上
面電極及び端子ブロック３の出力端子８に接続されてい
る。また残りの中心導体Ｌｏ３のポートＰ３は各スルー
ホール電極２３を介してランド電極２４に接続されてお
り、該ランド電極２４はコンデンサＣｏ３及び終端抵抗
Ｒのホット側に接続されている。

【００２５】そして上記第１誘電体シート５ａの上面に
は、帯域通過フィルタを構成する回路素子３０としての
直列インダクタＬ１がパターン形成されている。このイ
ンダクタＬ１の一端Ｌ１ａは各スルーホール電極２６を
介して上記ポートＰ１のランド電極２０に接続され、他
端Ｌ１ｂは各スルーホール電極２７，ランド電極２８を
介して入力電極２９に接続されており、この入力電極２
９は端子ブロック３の入力端子８に接続されている。

【００２６】これにより入力ポートＰ１には帯域通過フ
ィルタの一方の構成要素である直列インダクタＬ１が付
加されている。また他方の構成要素である直列コンデン
サＣ１はアイソレータ１の外部に形成されており、この
インダクタＬ１，コンデンサＣ１とで帯域通過フィルタ
（ＢＰＦ）が形成されている（図３の等価回路図参
照）。

【００２７】次に本実施形態の作用効果について説明す
る。図４，図５は上記集中定数型アイソレータの効果を
確認するために行った実験結果を示す特性図である。

【００２８】図４において、一点鎖線は本実施形態のア
イソレータの通過特性を示し、実線は従来のアイソレー
タの通過特性を示す。同図からも明らかなように、本実
施形態によれば、入力ポートに帯域通過フィルタを付加
したことにより従来に比べて周波数帯域外での減衰量が
大きくなっていることがわかる。

【００２９】図５において、一点鎖線は本実施形態のア
イソレータの入力インピーダンスを示し、実線は従来の
アイソレータの入力インピーダンスを示す。同図からも
明らかなように、入力ポートに帯域通過フィルタを付加
したことにより従来に比べて入力ポートでの帯域内の負
荷変動が小さくなっていることがわかる。

【００３０】このように本実施形態の集中定数型アイソ
レータ１によれば、入力ポートＰ１に帯域通過フィルタ
を構成する回路素子３０を付加し、外部にコンデンサを
付加したので、アイソレータ１の動作周波数帯域外、特
に高周波側の帯域（２倍波，３倍波）における減衰量を
大きくすることができ、高調波歪及び不要輻射を低減で
きる。これにより簡単な構造でかつ安価に帯域通過フィ
ルタを形成でき、上述の高価な増幅器や別途フィルタを
不要にして小型化，低価格化に貢献できる。

【００３１】また上記入力ポートＰ１に帯域通過フィル
タを接続したので、アイソレータ１の入力ポートＰ１，
即ち増幅器の出力部の帯域内の負荷変動を小さくでき、
増幅器の消費電流を低減できるとともに、増幅器の動作
を安定でき、通信機器の高性能化に貢献できる。

【００３２】本実施形態では、各中心導体Ｌｏ１〜Ｌｏ
３と、回路素子３０の一方側を構成するインダクタＬ１
とを複数の誘電体シート５ａ〜５ｆを積層してなる誘電
体積層基板５に形成したので、インダクタＬ１を内蔵す
るための別部品を不要にでき、小型化，軽量化に対応で
きる。また各誘電体シート５ａ〜５ｆの上面にのみ各電
極を形成したので、誘電体シートの両面に電極を形成す
る場合に比べて製造が容易であり、この点からもコスト
を低減できる。

【００３３】なお、上記実施形態では、インダクタＬ１
を誘電体積層基板５に内蔵し、コンデンサＣ１をアイソ
レータの外部に設けた場合を説明したが、本発明はこの
逆のコンデンサを誘電体積層基板に内蔵し、インダクタ
を外付けしてもよく、あるいはインダクタ，コンデンサ
の両方を誘電体積層基板に内蔵してもよい。

【００３４】図６及び図７は、請求項１の発明の第２実
施形態を説明するための図であり、図６は誘電体積層基
板の分解斜視図，図２はその等価回路図である。図中、
図２，図３と同一符号は同一又は相当部分を示す。

【００３５】本実施形態は、誘電体積層基板５を構成す
る第２〜第４誘電体シート５ｂ〜５ｄに各中心導体Ｌｏ
１〜Ｌｏ３を形成するとともに、第１誘電体シート５ａ
に帯域通過フィルタの構成要素である直列インダクタＬ
１，及び第５誘電体シート５ｅに直列コンデンサＣ１
ａ，第６誘電体シート５ｆにＣ１ｂの両方をパターン形
成して構成されている。

【００３６】上記インダクタＬ１の一端Ｌ１ａは各スル
ーホール電極２６を介して入力ポートＰ１のランド電極
２０に接続され、他端Ｌ１ｂは各スルーホール電極２７
を介して第１コンデンサ電極Ｃ１ａに接続されている。
この第１コンデンサ電極Ｃ１ａと第６誘電体シート５ｆ
を挟んで対向する第２コンデンサ電極Ｃ１ｂは入力電極
２９を介して入力端子８に接続されている。これにより
入力ポートＰ１には帯域通過フィルタの構成要素である
インダクタＬ１，コンデンサＣ１の両方が付加されてい
る（図７の等価回路図参照）。

【００３７】本実施形態では、誘電体積層基板５に帯域
通過フィルタを構成するインダクタＬ１，コンデンサＣ
１を内蔵し、該帯域通過フィルタを入力ポートＰ１に付
加したので、周波数帯域外での減衰量を大きくして不要
輻射を低減できるとともに、帯域内での負荷変動を小さ
くして増幅器の消費電流を低減でき、上記第１実施形態
と同様の効果が得られる。

【００３８】また本実施形態では、誘電体積層基板５に
インダクタＬ１とコンデンサＣ１の両方を内蔵したの
で、コンデンサＣ１を外付けする場合に比べて部品点数
を削減できるとともに実装面積を縮小でき、通信機器の
小型化，低価格化に貢献できる。

【００３９】図８及び図９は、請求項２の発明の一実施
形態（第３実施形態）による集中定数型アイソレータを
説明するための図であり、図８はアイソレータの分解斜
視図、図９は誘電体積層基板の分解斜視図である。図
中、図１，図２と同一符号は同一又は相当部分を示す。

【００４０】本実施形態の集中定数型アイソレータ１
は、ケース２に端子ブロック３，フェライト４，誘電体
積層基板５，永久磁石７をそれぞれ配置するとともに、
該ケース２にキャップ６を装着して構成されており、基
本的構造は第１実施形態と略同様であることから、以
下、異なる部分についてのみ説明する。

【００４１】上記誘電体積層基板５は、図９に示すよう
に、第１〜第８誘電体シート５ａ〜５ｈを積層して一体
化したものであり、第３〜第５誘電体シート５ｃ〜５ｅ
の上面には中心導体Ｌｏ１〜Ｌｏ３が形成され、第６〜
第８誘電体シート５ｆ〜５ｈの中央部にはフェライト４
を収納する孔３５が形成されており、これにより誘電体
積層基板５の下面にはフェライト４が収納されている。

【００４２】上記第２誘電体シート５ｂには帯域通過フ
ィルタの構成要素の一方のインダクタＬ１が形成され、
第６，第７誘電体シート５ｆ，５ｇには他方のコンデン
サＣ１ａ，Ｃ１ｂが形成されている。これにより入力ポ
ートＰ１には帯域通過フィルタを構成する直列インダク
タＬ１，直列コンデンサＣ１が付加されている。

【００４３】そして上記第７誘電体シート５ｇの上面に
は整合用コンデンサ電極Ｃｏ１〜Ｃｏ３がパターン形成
されており、また第１誘電体シート５ａの裏面には終端
抵抗Ｒｏが形成されている。上記各コンデンサ電極Ｃｏ
１〜Ｃｏ３には各中心導体Ｌｏ１〜Ｌｏ３のポートＰ１
〜Ｐ３がそれぞれスルーホール電極１９，２１，２３を
介して接続されており、このうちポートＰ３はスルーホ
ール電極２３ａを介して終端抵抗Ｒのホット側に接続さ
れている。

【００４４】また各中心導体Ｌｏ１〜Ｌｏ３のアース側
はそれぞれスルーホール電極１１，１４，１７を介して
第６，第８誘電体シート５ｆ，５ｈに形成されたアース
電極３６，３７に接続されており、この中心導体Ｌｏ１
のアース側はスルーホール電極１１ａを介して終端抵抗
Ｒのアース側に接続されている。上記第８誘電体シート
５ｈのアース電極３７は端子ブロック３の底面３ｂに形
成されたアース電極３８に接続されており、入力，出力
電極２９，２２は入力，出力端子８に接続されている。

【００４５】本実施形態によれば、誘電体積層基板５に
帯域通過フィルタを構成するインダクタＬ１，コンデン
サＣ１を内蔵し、これを入力ポートＰ１に付加したの
で、周波数帯域外での減衰量を大きくして不要輻射を低
減できるとともに、帯域内での負荷変動を小さくでき、
本実施形態においても上記実施形態と同様の効果が得ら
れる。

【００４６】また上記誘電体積層基板５にインダクタＬ
１とコンデンサＣ１の両方を内蔵したので、コンデンサ
Ｃ１を外付けする場合に比べて部品点数を削減できると
ともに実装面積を縮小でき、上記同様に小型化，低価格
化に貢献できる。

【００４７】本実施形態では、誘電体積層基板５に整合
用コンデンサＣｏ１〜Ｃｏ３，及び終端抵抗Ｒを内蔵し
たので、上述の単板型コンデンサチップ，抵抗チップを
用いる場合に比べて部品点数を削減でき、小型化，低価
格化にさらに貢献できる。

【００４８】なお、上記実施形態では、誘電体積層基板
５にインダクタＬ１，コンデンサＣ１の両方を内蔵した
が、本発明は何れか一方を内蔵し、他方を外付けにして
もよい。また誘電体積層基板５に終端抵抗Ｒを形成した
が、単板型抵抗チップを用いてもよい。

【００４９】図１０及び図１１は、請求項３の発明の一
実施形態（第４実施形態）による集中定数型アイソレー
タを説明するための図であり、図１０はアイソレータの
分解斜視図、図１１は誘電体積層基板の分解斜視図であ
る。図中、図８，図９と同一符号は同一又は相当部分を
示す。

【００５０】本実施形態の集中定数型アイソレータ１
は、ケース２にフェライト４を配置するとともに誘電体
積層基板５を配置し、該誘電体積層基板５に永久磁石７
を配置し、上記ケース２にキャップ６を装着して構成さ
れている。また上記誘電体積層基板５の下面の両端部に
は凸部４０が突出されており、該凸部４０には入力，出
力端子電極４１ａ，４１ｂ及びアース端子電極４２ａ，
４２ｂが形成されている。この各凸部４０はケース２か
ら外方に露出している。

【００５１】上記誘電体積層基板５は、第１〜第８誘電
体シート５ａ〜５ｈを積層して一体化したものであり、
第３〜第５誘電体シート５ｃ〜５ｅの上面には中心導体
Ｌｏ１〜Ｌｏ３が形成され、第２誘電体シート５ｂには
帯域通過フィルタの構成要素の一方のインダクタＬ１が
形成され、また第６，第７誘電体シート５ｆ，５ｇには
他方の構成要素であるコンデンサＣ１ａ，Ｃ１ｂが形成
されている。また第７誘電体シート５ｇには整合用コン
デンサ電極Ｃｏ１〜Ｃｏ３が形成され、第１誘電体シー
ト５ａには終端抵抗Ｒが形成されており、基本的構造は
第３実施形態と同様であることから、以下、異なる部分
についてのみ説明する。

【００５２】上記第８誘電体シート５ｈの両端部には、
上記凸部４０に対応する一対の帯板シート５ｊが積層さ
れており、各帯板シート５ｊには入力，出力端子電極４
１ａ，４１ｂ及びアース端子電極４２ａ，４２ｂがパタ
ーン形成されている。この入力端子４１ａには入力電極
２９がスルーホール電極２９ａを介して接続され、出力
端子電極４１ｂには出力電極２２がスルーホール電極２
２ａを介して接続されている。

【００５３】本実施形態によれば、誘電体積層基板５に
帯域通過フィルタを構成するインダクタＬ１，コンデン
サＣ１を内蔵し、これを入力ポートＰ１に付加したの
で、周波数帯域外での減衰量を大きくして不要輻射を低
減できるとともに、帯域内での負荷変動を小さくでき、
さらには部品点数を削減できるとともに実装面積を縮小
でき、本実施形態においても上記実施形態と同様の効果
が得られる。

【００５４】本実施形態では、誘電体積層基板５に帯板
シート５ｊを積層して凸部４０を形成し、該凸部４０に
入力，出力端子４１ａ，４１ｂ及びアース端子４２ａ，
４２ｂを形成したので、上述の比較的大型の端子ブロッ
クを不要にでき、部品点数を削減してコストを低減でき
るとともに、部品素子全体の小型化を図ることができ、
通信機器の小型化，低価格化に貢献できる。

【００５５】図１２及び図１３は、請求項４の発明の一
実施形態（第５実施形態）による集中定数型アイソレー
タを説明するための図であり、図１２はアイソレータの
分解斜視図、図１３はフェライト積層基板の分解斜視図
である。図中、図１及び図６と同一符号は同一又は相当
部分を示す。

【００５６】本実施形態の集中定数型アイソレータ１
は、ケース２上に端子ブロック３を配置し、該端子ブロ
ック３の底面３ｂにフェライト積層基板４５を配置し、
該フェライト積層基板４５に永久磁石７を配置し、上記
ケース２にキャップ６を装着して構成されており、基本
的構造は上記第１，第２実施形態と略同様である。

【００５７】上記フェライト積層基板４５は、第１〜第
６磁性体シート４５ａ〜４５ｆを積層して一体化したも
ので、第２〜第４磁性体シート４５ｂ〜４５ｄには中心
導体Ｌｏ１〜Ｌｏ３が形成され、第１磁性体シート４５
ａ及び第５，第６磁性体シート４５ｅ，４５ｆには帯域
通過フィルタの構成要素である直列インダクタＬ１及び
直列コンデンサＣ１ａ，Ｃ１ｂが形成されている。

【００５８】また第５磁性体シート４５ｅには各中心導
体Ｌｏ１〜Ｌｏ３のアース側が接続されるアース電極４
６が形成されており、該アース電極４６はランド電極１
２，１５及びスルーホール電極１１，１４を介してアー
ス電極１３，１６に接続されている。

【００５９】本実施形態では、フェライト積層基板４５
に帯域通過フィルタを構成するインダクタＬ１，コンデ
ンサＣ１を内蔵し、該帯域通過フィルタを入力ポートＰ
１に付加したので、周波数帯域外での減衰量を大きくし
て不要輻射を低減できるとともに、帯域内での負荷変動
を小さくして増幅器の消費電流を低減でき、上記第１，
第２実施形態と同様の効果が得られる。

【００６０】また本実施形態では、磁性体シート４５ｂ
〜４５ｄに中心導体Ｌｏ１〜Ｌｏ３を形成したので、上
述の誘電体積層基板とフェライトを１つの部品で構成で
き、部品点数を削減でき、コストをさらに低減できると
ともに、小型化できる。

【００６１】図１４及び図１５は、請求項５の発明の一
実施形態（第６実施形態）による集中定数型アイソレー
タを説明するための図であり、図１４はアイソレータの
分解斜視図、図１５はフェライト積層基板の分解斜視図
である。図中、図８，図９と同一符号は同一又は相当部
分を示す。

【００６２】本実施形態の集中定数型アイソレータ１
は、ケース２に端子ブロック３を配置するとともに、フ
ェライト積層基板４５，及び永久磁石７を配置し、上記
ケース２にキャップ６を装着して構成されている。

【００６３】上記フェライト積層基板４５は、第１〜第
８磁性体シート４５ａ〜４５ｈを積層し、第３〜第５磁
性体シート４５ｃ〜４５ｅに中心導体Ｌｏ１〜Ｌｏ３を
形成し、第２磁性体シート４５ｂに帯域通過フィルタの
構成要素の一方のインダクタＬ１を形成するとともに、
第６，第７誘電体シート５ｆ，５ｇに他方のコンデンサ
Ｃ１ａ，Ｃ１ｂを形成し、これにより入力ポートＰ１に
帯域通過フィルタを構成する直列インダクタＬ１，直列
コンデンサＣ１を付加して構成されている。

【００６４】そして上記第７磁性体シート４５ｇには整
合用コンデンサ電極Ｃｏ１〜Ｃｏ３が形成されており、
また第１誘電体シート５ａの裏面には終端抵抗Ｒが形成
されている。上記各コンデンサ電極Ｃｏ１〜Ｃｏ３には
各中心導体Ｌｏ１〜Ｌｏ３のポートＰ１〜Ｐ３が接続さ
れており、基本的構造は上記第３実施形態と略同様であ
る。

【００６５】本実施形態によれば、フェライト積層基板
４５に帯域通過フィルタを構成するインダクタＬ１，コ
ンデンサＣ１を内蔵し、これを入力ポートＰ１に付加し
たので、周波数帯域外での減衰量を大きくして不要輻射
を低減できるとともに、帯域内での負荷変動を小さくで
き、本実施形態においても上記第３実施形態と同様の効
果が得られる。

【００６６】本実施形態では、フェライト積層基板４５
に中心導体Ｌｏ１〜Ｌｏ３を形成するとともに、整合用
コンデンサＣｏ１〜Ｃｏ３，及び終端抵抗Ｒを形成した
ので、上述の誘電体積層基板，フェライト、さらには単
板型コンデンサチップ，抵抗チップを用いる場合に比べ
て部品点数を大幅に削減でき、小型化，低価格化に貢献
できる。

【００６７】図１６及び図１７は、請求項６の発明の一
実施形態（第７実施形態）による集中定数型アイソレー
タを説明するための図であり、図１６はアイソレータの
分解斜視図、図１７はフェライト積層基板の分解斜視図
である。図中、図１０，図１１と同一符号は同一又は相
当部分を示す。

【００６８】本実施形態の集中定数型アイソレータ１
は、ケース２にフェライト積層基板４５を配置するとと
もに永久磁石７を配置し、該ケース２にキャップ６を装
着して構成されている。上記フェライト積層基板４５の
下面両端部には凸部４０が突出されており、該凸部４０
には入力，出力端子電極４１ａ，４１ｂ及びアース端子
電極４２ａ，４２ｂが形成されている。

【００６９】上記フェライト積層基板４５は、第１〜第
８磁性体シート４５ａ〜４５ｈを積層し、第３〜第５磁
性体シート４５ｃ〜４５ｅの上面に中心導体Ｌｏ１〜Ｌ
ｏ３を形成し、第２磁性体シート４５ｂに帯域通過フィ
ルタの構成要素の一方のインダクタＬ１を、また第６，
第７磁性体シート４５ｆ，４５ｇに他方のコンデンサＣ
１ａ，Ｃ１ｂを形成し、さらに第７磁性体シート４５ｇ
に整合用コンデンサ電極Ｃｏ１〜Ｃｏ３を形成し、第１
磁性体シート４５ａに終端抵抗Ｒを形成して構成されて
いる。

【００７０】そして上記第８磁性体シート４５ｈの両端
部には、上記凸部４０に対応する帯板シート４５ｊ，４
５ｊが積層されており、各帯板シート４５ｊには入力，
出力端子電極４１ａ，４１ｂ及びアース端子電極４２
ａ，４２ｂが形成されている。この入力端子４１ａには
入力電極２９が接続され、出力端子電極４１ｂには出力
電極２２が接続されており、基本的構造は上記第４実施
形態と略同様である。

【００７１】本実施形態によれば、フェライト積層基板
４５に帯域通過フィルタを構成するインダクタＬ１，コ
ンデンサＣ１を内蔵し、これを入力ポートＰ１に付加し
たので、周波数帯域外での減衰量を大きくして不要輻射
を低減できるとともに、帯域内での負荷変動を小さくで
き、さらには部品点数を削減できるとともに実装面積を
縮小でき、上記第４実施形態と同様の効果が得られる。

【００７２】本実施形態では、フェライト積層基板４５
に中心導体Ｌｏ１〜Ｌｏ３，整合コンデンサＣｏ１〜Ｃ
ｏ３，入力，出力端子４１ａ，４１ｂ及びアース端子４
２ａ，４２ｂ等のアイソレータの構成部品のほとんどを
内蔵したので、部品点数を大幅に削減でき、組み付け工
数，及びコストを低減でき、また部品素子全体の小型化
を図ることができる。

【００７３】なお、上記各実施形態では、集中定数型ア
イソレータを例に説明したが、本発明はサーキュレータ
にも勿論適用でき、この場合にも上記実施形態と同様の
効果が得られる。

【００７４】

【発明の効果】以上のように請求項１の発明に係る非可
逆回路素子によれば、中心導体の入力ポートに帯域通過
フィルタを構成する回路素子を付加したので、周波数帯
域外における高調波歪及び不要輻射を低減でき、これに
より簡単な構造でかつ安価に帯域通過フィルタを形成で
き、高価な増幅器や別途フィルタを不要にして小型化，
低価格化に貢献できる効果がある。

【００７５】また入力ポートに帯域通過フィルタを付加
したので、帯域内における負荷変動を小さくでき、増幅
器の消費電流を低減できるとともに動作を安定化でき、
通信機器の高性能化に貢献できる効果がある。

【００７６】さらに上記回路素子と各中心導体とを多数
の誘電体シートを積層してなる誘電体積層基板に形成し
たので、回路素子を内蔵するための別部品を不要にで
き、小型化，軽量化に対応できる効果がある。

【００７７】請求項２の発明では、回路素子と各中心導
体と、該各中心導体の入出力ポートに接続される整合容
量とを多数の誘電体シートを積層してなる誘電体積層基
板に形成したので、請求項１と同様の効果が得られると
ともに、部品点数を削減してコストを低減できる効果が
ある。

【００７８】請求項３の発明では、回路素子と各中心導
体と、該各中心導体の入出力ポートに接続される整合容
量と、該各中心導体に接続される入出力端子及びアース
端子とを多数の誘電体シートを積層してなる誘電体積層
基板に形成したので、請求項１と同様の効果が得られる
とともに、非可逆回路素子の構成部品のほとんどを誘電
体積層基板に内蔵でき、部品点数をさらに削減できる効
果がある。

【００７９】請求項４の発明では、回路素子と各中心導
体とを多数の磁性体シートを積層してなる磁性体積層基
板に形成したので、請求項１と同様の効果が得られると
ともに、フェライトを不要にして部品点数を削減でき、
コストを低減できる効果がある。

【００８０】請求項５の発明では、回路素子と各中心導
体と、該各中心導体の入出力ポートに接続される整合容
量とを多数の磁性体シートを積層してなる磁性体積層基
板に形成したので、請求項１，４と同様の効果が得られ
るとともに、部品点数をさらに低減できる効果がある。

【００８１】請求項６の発明では、回路素子と各中心導
体と、該各中心導体の入出力ポートに接続される整合容
量と、各中心導体に接続される入出力端子及びアース端
子とを多数の磁性体シートを積層してなる磁性体積層基
板に形成したので、請求項１，４と同様の効果が得られ
るとともに、部品点数を大幅に削減できる効果がある。

【図面の簡単な説明】

【図１】請求項１の発明の第１実施形態による集中定数
型アイソレータを説明するための分解斜視図である。

【図２】上記アイソレータの誘電体積層基板の分解斜視
図である。

【図３】上記アイソレータの等価回路図である。

【図４】上記アイソレータの効果を示す特性図である。

【図５】上記アイソレータの効果を示す特性図である。

【図６】請求項１の発明の第２実施形態を説明するため
の誘電体積層基板の分解斜視図である。

【図７】上記第２実施形態のアイソレータの等価回路図
である。

【図８】請求項２の発明の一実施形態（第３実施形態）
による集中定数型アイソレータの分解斜視図である。

【図９】上記アイソレータの誘電体積層基板の分解斜視
図である。

【図１０】請求項３の発明の一実施形態（第４実施形
態）による集中定数型アイソレータの分解斜視図であ
る。

【図１１】上記アイソレータの誘電体積層基板の分解斜
視図である。

【図１２】請求項４の発明の一実施形態（第５実施形
態）による集中定数型アイソレータの分解斜視図であ
る。

【図１３】上記アイソレータのフェライト積層基板の分
解斜視図である。

【図１４】請求項５の発明の一実施形態（第６実施形
態）による集中定数型アイソレータの分解斜視図であ
る。

【図１５】上記アイソレータのフェライト積層基板の分
解斜視図である。

【図１６】請求項６の発明の一実施形態（第７実施形
態）による集中定数型アイソレータの分解斜視図であ
る。

【図１７】上記アイソレータのフェライト積層基板の分
解斜視図である。

【図１８】従来の一般的なアイソレータを示す分解斜視
図である。

【図１９】上記アイソレータの誘電体積層基板を示す分
解斜視図である。

【図２０】上記アイソレータの等価回路図である。

【符号の説明】

１集中定数型アイソレータ（非可逆回
路素子）５誘電体積層基板５ａ〜５ｊ誘電体シート３０回路素子４１ａ，４１ｂ入力，出力端子４２ａ，４２ｂアース端子４５フェライト積層基板（磁性体積層基
板）４５ａ〜４５ｊ磁性体シートＬＰ１〜Ｌｏ３中心導体Ｃｏ１〜Ｃｏ３整合コンデンサＬ１インダクタ（帯域通過フィルタの構
成要素）Ｃ１コンデンサ（帯域通過フィルタの構
成要素）

───────────────────────────────────────────────────── フロントページの続き (72)発明者長谷川隆京都府長岡京市天神２丁目26番10号株式会社村田製作所内

Claims

【特許請求の範囲】

【請求項１】複数の中心導体を電気的絶縁状態で互い
に交差させて配置するとともに、該交差部分に直流磁界
を印加するようにした非可逆回路素子において、上記中
心導体の入力ポートに帯域通過フィルタを構成する回路
素子の少なくとも一部を付加し、該回路素子と上記各中
心導体とを多数の誘電体シートを積層してなる誘電体積
層基板に形成したことを特徴とする非可逆回路素子。
【請求項２】複数の中心導体を電気的絶縁状態で互い
に交差させて配置するとともに、該交差部分に直流磁界
を印加するようにした非可逆回路素子において、上記中
心導体の入力ポートに帯域通過フィルタを構成する回路
素子の少なくとも一部を付加し、該回路素子と上記各中
心導体と、該各中心導体の入出力ポートに接続される整
合容量とを多数の誘電体シートを積層してなる誘電体積
層基板に形成したことを特徴とする非可逆回路素子。
【請求項３】複数の中心導体を電気的絶縁状態で互い
に交差させて配置するとともに、該交差部分に直流磁界
を印加するようにした非可逆回路素子において、上記中
心導体の入力ポートに帯域通過フィルタを構成する回路
素子の少なくとも一部を付加し、該回路素子と上記各中
心導体と、該各中心導体の入出力ポートに接続される整
合容量と、該各中心導体に接続される入出力端子及びア
ース端子とを多数の誘電体シートを積層してなる誘電体
積層基板に形成したことを特徴とする非可逆回路素子。
【請求項４】複数の中心導体を電気的絶縁状態で互い
に交差させて配置するとともに、該交差部分に直流磁界
を印加するようにした非可逆回路素子において、上記中
心導体の入力ポートに帯域通過フィルタを構成する回路
素子の少なくとも一部を付加し、該回路素子と上記各中
心導体とを多数の磁性体シートを積層してなる磁性体積
層基板に形成したことを特徴とする非可逆回路素子。
【請求項５】複数の中心導体を電気的絶縁状態で互い
に交差させて配置するとともに、該交差部分に直流磁界
を印加するようにした非可逆回路素子において、上記中
心導体の入力ポートに帯域通過フィルタを構成する回路
素子の少なくとも一部を付加し、該回路素子と上記各中
心導体と、該各中心導体の入出力ポートに接続される整
合容量とを多数の磁性体シートを積層してなる磁性体積
層基板に形成したことを特徴とする非可逆回路素子。
【請求項６】複数の中心導体を電気的絶縁状態で互い
に交差させて配置するとともに、該交差部分に直流磁界
を印加するようにした非可逆回路素子において、上記中
心導体の入力ポートに帯域通過フィルタを構成する回路
素子の少なくとも一部を付加し、該回路素子と上記各中
心導体と、該各中心導体の入出力ポートに接続される整
合容量と、該各中心導体に接続される入出力端子及びア
ース端子とを多数の磁性体シートを積層してなる磁性体
積層基板に形成したことを特徴とする非可逆回路素子。