JPH11304879A - プリント配線基板テスト装置 - Google Patents
プリント配線基板テスト装置Info
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- JPH11304879A JPH11304879A JP10107468A JP10746898A JPH11304879A JP H11304879 A JPH11304879 A JP H11304879A JP 10107468 A JP10107468 A JP 10107468A JP 10746898 A JP10746898 A JP 10746898A JP H11304879 A JPH11304879 A JP H11304879A
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- printed wiring
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- 239000000758 substrate Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 102100040577 Dermatan-sulfate epimerase-like protein Human genes 0.000 description 4
- 101000816741 Homo sapiens Dermatan-sulfate epimerase-like protein Proteins 0.000 description 4
- 230000007547 defect Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 複数のＰＷＢテストを任意数まとめて一括し
て行うことのできるバウンダリスキャンを適用したＰＷ
Ｂテスト装置を提供する。 【解決手段】 ファンクションテスタ１１に複数のＰＷ
Ｂ１２ｉを収容したラック１３を直接接続できるように
した。特に、ラック１３内にバウンダリスキャン用のテ
スト配線を形成したＢＷＢ１４を設けてこのＢＷＢ１４
に複数のＰＷＢ１２ｉを接続し、ファンクションテスタ
１１から送出されるテストデータを、ＢＷＢ１４を経由
して各ＰＷＢ１２ｉに入力できるようにした。また、各
ＰＷＢ１２ｉにＩＤコードを識別する機能とパス切り替
え機能を有するセレクタを設けるようにして、テスタ側
でＩＤを指定することで、任意のＰＷＢのテストを実施
できるようにした。
て行うことのできるバウンダリスキャンを適用したＰＷ
Ｂテスト装置を提供する。 【解決手段】 ファンクションテスタ１１に複数のＰＷ
Ｂ１２ｉを収容したラック１３を直接接続できるように
した。特に、ラック１３内にバウンダリスキャン用のテ
スト配線を形成したＢＷＢ１４を設けてこのＢＷＢ１４
に複数のＰＷＢ１２ｉを接続し、ファンクションテスタ
１１から送出されるテストデータを、ＢＷＢ１４を経由
して各ＰＷＢ１２ｉに入力できるようにした。また、各
ＰＷＢ１２ｉにＩＤコードを識別する機能とパス切り替
え機能を有するセレクタを設けるようにして、テスタ側
でＩＤを指定することで、任意のＰＷＢのテストを実施
できるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、バウンダリスキャ
ン機構を有する集積回路が搭載されるプリント配線基板
（以下、ＰＷＢ：printed wiring boardと記す）を任意
数まとめて一括してテストを行うプリント配線基板テス
ト装置に関する。
ン機構を有する集積回路が搭載されるプリント配線基板
（以下、ＰＷＢ：printed wiring boardと記す）を任意
数まとめて一括してテストを行うプリント配線基板テス
ト装置に関する。
【０００２】
【従来の技術】従来のＰＷＢテストは、図６に示すよう
に、ファンクションテスタ（ＦＣＴ）１台につきＰＷＢ
１個をコネクタで直接接続して行っている。この場合、
ファンクションテスタから接続されているＰＷＢへテス
トデータをシリアルに送出する。テストデータはＰＷＢ
エッジコネクタのＴＤＩ（テストデータ入力端子）から
入力され、スキャンパス上にある初段のＬＳＩ（大規模
集積回路）のＴＤＩからＬＳＩ内部へ送られる。
に、ファンクションテスタ（ＦＣＴ）１台につきＰＷＢ
１個をコネクタで直接接続して行っている。この場合、
ファンクションテスタから接続されているＰＷＢへテス
トデータをシリアルに送出する。テストデータはＰＷＢ
エッジコネクタのＴＤＩ（テストデータ入力端子）から
入力され、スキャンパス上にある初段のＬＳＩ（大規模
集積回路）のＴＤＩからＬＳＩ内部へ送られる。
【０００３】送り込まれたテストデータは、ＬＳＩ内部
のスキャンパス上にあるＢＳＣ（バウンダリスキャンセ
ル）にデータをセットしながらＴＤＯ（テストデータ出
力端子）から出力される。出力されたテストデータは、
後段のＬＳＩに対しても同様な動作を繰り返し、各ＬＳ
Ｉ内部のＢＳＣにデータをセットし、最終段のＬＳＩの
ＴＤＯから出力され、エッジコネクタのＴＤＯを経由し
てファンクションテスタへシリアルに出力される。
のスキャンパス上にあるＢＳＣ（バウンダリスキャンセ
ル）にデータをセットしながらＴＤＯ（テストデータ出
力端子）から出力される。出力されたテストデータは、
後段のＬＳＩに対しても同様な動作を繰り返し、各ＬＳ
Ｉ内部のＢＳＣにデータをセットし、最終段のＬＳＩの
ＴＤＯから出力され、エッジコネクタのＴＤＯを経由し
てファンクションテスタへシリアルに出力される。
【０００４】ここで、先行技術例として、特開昭６３−
２６５１８１号公報には、「テストデータを一時記憶す
るメモリを設け、テストデータを被試験ボードの動作タ
イミングで順次読み出して機能試験を実施して、被試験
ボードの不良内容を直接観測する」との内容が記載され
ている。
２６５１８１号公報には、「テストデータを一時記憶す
るメモリを設け、テストデータを被試験ボードの動作タ
イミングで順次読み出して機能試験を実施して、被試験
ボードの不良内容を直接観測する」との内容が記載され
ている。
【０００５】また、特開平０５−２６４６６９号公報に
は、「バーンインボード上の全半導体集積回路に試験信
号を引加するモードと、分割して引加するモードを選択
可能にする」との内容が記載されている。
は、「バーンインボード上の全半導体集積回路に試験信
号を引加するモードと、分割して引加するモードを選択
可能にする」との内容が記載されている。
【０００６】以上の内容には、ファンクションテスタか
ら送出されるテストデータをＢＷＢを経由して各ＰＷＭ
に入力する本発明の特徴とする点については何ら記載が
ない。
ら送出されるテストデータをＢＷＢを経由して各ＰＷＭ
に入力する本発明の特徴とする点については何ら記載が
ない。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のバウンダリスキャン方式を適用したＰＷＢ
（以下、ＰＷＢと略す）テストは、ファンクションテス
タ１台にＰＷＢ１個を直接接続しテストを行う構成とな
っている。したがって、１回のテストフロー（ＰＷＢへ
のテストパターン入力及び出力結果の解析）でＰＷＢ１
個しかテストを行うことができないため、複数のＰＷＢ
テストを行う場合、テスト時間が大幅にかかっている。
ような従来のバウンダリスキャン方式を適用したＰＷＢ
（以下、ＰＷＢと略す）テストは、ファンクションテス
タ１台にＰＷＢ１個を直接接続しテストを行う構成とな
っている。したがって、１回のテストフロー（ＰＷＢへ
のテストパターン入力及び出力結果の解析）でＰＷＢ１
個しかテストを行うことができないため、複数のＰＷＢ
テストを行う場合、テスト時間が大幅にかかっている。
【０００８】本発明の課題は、上記の問題を解決し、複
数のＰＷＢテストを任意数まとめて一括して行うことの
できるバウンダリスキャンを適用したＰＷＢテスト装置
を提供することにある。
数のＰＷＢテストを任意数まとめて一括して行うことの
できるバウンダリスキャンを適用したＰＷＢテスト装置
を提供することにある。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、ファンクションテスタに複数のＰＷＢ
を収容したラックを直接接続できるようにした。
めに本発明では、ファンクションテスタに複数のＰＷＢ
を収容したラックを直接接続できるようにした。
【００１０】特に、ラック内にバウンダリスキャン用の
テスト配線を形成したＢＷＢを設けてこのＢＷＢに複数
のＰＷＢを接続し、ファンクションテスタから送出され
るテストデータを、ＢＷＢを経由して各ＰＷＢに入力で
きるようにした。
テスト配線を形成したＢＷＢを設けてこのＢＷＢに複数
のＰＷＢを接続し、ファンクションテスタから送出され
るテストデータを、ＢＷＢを経由して各ＰＷＢに入力で
きるようにした。
【００１１】また、各ＰＷＢにＩＤコードを識別する機
能とパス切り替え機能を有するセレクタを設けるように
して、テスタ側でＩＤを指定することで、任意のＰＷＢ
のテストを実施できるようにした。
能とパス切り替え機能を有するセレクタを設けるように
して、テスタ側でＩＤを指定することで、任意のＰＷＢ
のテストを実施できるようにした。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１３】図１は本発明に係るＰＷＢ一括テスト装置
の全体構成を示す概念図である。この場合、ＦＣＴ１１
にｎ個のＰＷＢ１２１〜１２ｎを納めたラック１３が１
台接続されている。ラック１３内にはｎ個のＰＷＢ１２
１〜１２ｎに対応したＢＷＢ（バックワイヤリングボー
ド）１４が設けられている。
の全体構成を示す概念図である。この場合、ＦＣＴ１１
にｎ個のＰＷＢ１２１〜１２ｎを納めたラック１３が１
台接続されている。ラック１３内にはｎ個のＰＷＢ１２
１〜１２ｎに対応したＢＷＢ（バックワイヤリングボー
ド）１４が設けられている。
【００１４】図２にラック１３を側面からみた透視図を
示す。ラック１３内のＰＷＢ１２１〜１２ｎはそのエッ
ジコネクタを通じてＢＷＢ１４に接続されている。ＢＷ
Ｂ１４にはバウンダリスキャン用のテスト配線が形成さ
れている。このＢＷＢ１４はコネクタ１５でＦＣＴ１１
と接続される。
示す。ラック１３内のＰＷＢ１２１〜１２ｎはそのエッ
ジコネクタを通じてＢＷＢ１４に接続されている。ＢＷ
Ｂ１４にはバウンダリスキャン用のテスト配線が形成さ
れている。このＢＷＢ１４はコネクタ１５でＦＣＴ１１
と接続される。
【００１５】ＦＣＴはＰＷＢテスト用のテストデータを
生成し、コネクタ１５及びＢＷＢ１４を経由してＰＷＢ
１２１〜１２ｎに送出する。テストデータはＴＣＫ（テ
ストクロック）、ＴＭＳ（テストモードセレクト）へ送
られるパラレルデータと、ＴＤＩから入力されＬＳＩ内
部を経由しＴＤＯから出力されるシリアルデータがあ
る。
生成し、コネクタ１５及びＢＷＢ１４を経由してＰＷＢ
１２１〜１２ｎに送出する。テストデータはＴＣＫ（テ
ストクロック）、ＴＭＳ（テストモードセレクト）へ送
られるパラレルデータと、ＴＤＩから入力されＬＳＩ内
部を経由しＴＤＯから出力されるシリアルデータがあ
る。
【００１６】ＦＣＴ１１から送出されるＴＣＫとＴＭＳ
の信号は、コネクタ１５及びＢＷＢ１４を経由して、Ｐ
ＷＢ１２１のＴＤＩから内部に入力され、テストデータ
をＬＳＩ内部に設定しＴＤＯから出力される。出力され
たシリアルデータは、同様に次段のＰＷＢ１２２のＴＤ
Ｉから内部に入力され、テストデータをＬＳＩ内部に設
定しＴＤＯから出力される。最終段のＰＷＢ１２ｎのＴ
ＤＯから出力されるシリアルデータは、ＢＷＢ１４及び
コネクタ１５を経由してＦＣＴ１１へ送られる。
の信号は、コネクタ１５及びＢＷＢ１４を経由して、Ｐ
ＷＢ１２１のＴＤＩから内部に入力され、テストデータ
をＬＳＩ内部に設定しＴＤＯから出力される。出力され
たシリアルデータは、同様に次段のＰＷＢ１２２のＴＤ
Ｉから内部に入力され、テストデータをＬＳＩ内部に設
定しＴＤＯから出力される。最終段のＰＷＢ１２ｎのＴ
ＤＯから出力されるシリアルデータは、ＢＷＢ１４及び
コネクタ１５を経由してＦＣＴ１１へ送られる。
【００１７】ＦＣＴ１１はＰＷＢ１２ｎのＴＤＯから送
出されるシリアルデータの出力値を、予め準備している
期待値と照合し、ラック１３内の任意のＰＷＢの製造不
良を判別する。
出されるシリアルデータの出力値を、予め準備している
期待値と照合し、ラック１３内の任意のＰＷＢの製造不
良を判別する。
【００１８】図３にＰＷＢ構成図、図４にシリアルデー
タのフォーマット構成図、図５にＩＤＳＥＬ制御データ
の詳細図を示す。
タのフォーマット構成図、図５にＩＤＳＥＬ制御データ
の詳細図を示す。
【００１９】図３において、ＦＣＴ１１または前段のＰ
ＷＢ１２ｉ−１（ｉは１〜ｎのいずれか）から送られて
くるシリアルデータは、ＴＤＩから内部に入力され、Ｉ
ＤＳＥＬ１２ａに入力される。ＩＤＳＥＬ１２ａはＩＤ
部ａ１とセレクタ（ＳＥＬ）ａ２を備える。
ＷＢ１２ｉ−１（ｉは１〜ｎのいずれか）から送られて
くるシリアルデータは、ＴＤＩから内部に入力され、Ｉ
ＤＳＥＬ１２ａに入力される。ＩＤＳＥＬ１２ａはＩＤ
部ａ１とセレクタ（ＳＥＬ）ａ２を備える。
【００２０】ここで、シリアルデータは、図４に示すよ
うに、制御データビット、ＩＤＳＥＬ制御データ、テス
トデータビット及びテストデータ（テスト入力データ及
び期待値データ）から構成される。また、ＩＤＳＥＬ制
御データは、図５に示すように、ラック１３に収容され
るＰＷＢのＩＤＳＥＬ数に応じたＩＤコードデータ及び
セレクタ制御データを有する。ＩＤコードデータは各Ｐ
ＷＢ固有のデータ内容であり、対応するＩＤＳＥＬ１２
ａのＩＤ部ａ１で認識され、続く制御データの内容をＩ
ＤＳＥＬ１２ａのセレクタａ２に設定する。
うに、制御データビット、ＩＤＳＥＬ制御データ、テス
トデータビット及びテストデータ（テスト入力データ及
び期待値データ）から構成される。また、ＩＤＳＥＬ制
御データは、図５に示すように、ラック１３に収容され
るＰＷＢのＩＤＳＥＬ数に応じたＩＤコードデータ及び
セレクタ制御データを有する。ＩＤコードデータは各Ｐ
ＷＢ固有のデータ内容であり、対応するＩＤＳＥＬ１２
ａのＩＤ部ａ１で認識され、続く制御データの内容をＩ
ＤＳＥＬ１２ａのセレクタａ２に設定する。
【００２１】ＩＤ部ａ１は、図５に示すシリアルデータ
の制御データビットからＩＤＳＥＬ制御データの始まり
を認識し、続くＩＤＳＥＬ制御データの内容に応じてＩ
ＤＳＥＬ内部のセレクタ（ＳＥＬ）ａ２を初段のＬＳＩ
１のＴＤＩまたは直接外部へデータを出力するためのＴ
ＤＯ側のパスへ切り替える機能と、ＤＳＥＬ制御データ
に続くテストデータビットを認識し、セレクタａ２のパ
ス設定を終了する機能を有する。
の制御データビットからＩＤＳＥＬ制御データの始まり
を認識し、続くＩＤＳＥＬ制御データの内容に応じてＩ
ＤＳＥＬ内部のセレクタ（ＳＥＬ）ａ２を初段のＬＳＩ
１のＴＤＩまたは直接外部へデータを出力するためのＴ
ＤＯ側のパスへ切り替える機能と、ＤＳＥＬ制御データ
に続くテストデータビットを認識し、セレクタａ２のパ
ス設定を終了する機能を有する。
【００２２】テストデータビットに続くテストデータ
は、ＩＤＳＥＬ１２ａで設定されたセレクタａ２のパス
に応じて入力され、エッジコネクタのＴＤＯから出力さ
れる。
は、ＩＤＳＥＬ１２ａで設定されたセレクタａ２のパス
に応じて入力され、エッジコネクタのＴＤＯから出力さ
れる。
【００２３】以上の説明から明らかなように、本実施形
態の構成によれば、ＦＣＴ１１側で任意のＰＷＢに対応
するＩＤを設定するだけで、そのＰＷＢについてテスト
を実施することができる。このため、全てのＩＤを指定
することで、ラック１３に収容されたＰＷＢ１２１〜１
２ｎを一括してテストを行うことができる。
態の構成によれば、ＦＣＴ１１側で任意のＰＷＢに対応
するＩＤを設定するだけで、そのＰＷＢについてテスト
を実施することができる。このため、全てのＩＤを指定
することで、ラック１３に収容されたＰＷＢ１２１〜１
２ｎを一括してテストを行うことができる。
【００２４】
【発明の効果】以上のように本発明によれば、複数のＰ
ＷＢテストを任意数まとめて一括して行うことのできる
バウンダリスキャンを適用したＰＷＢテスト装置を提供
することができる。
ＷＢテストを任意数まとめて一括して行うことのできる
バウンダリスキャンを適用したＰＷＢテスト装置を提供
することができる。
【図１】本発明に係るＰＷＢテスト装置の一実施形態の
全体構成を示す概念図。
全体構成を示す概念図。
【図２】同実施形態に用いるラックを側面からみた場合
の構成を示す透視図。
の構成を示す透視図。
【図３】同実施形態のＰＷＢの具体的な構成を示すブロ
ック図。
ック図。
【図４】同実施形態のシリアルデータのフォーマット構
成図。
成図。
【図５】同実施形態のＩＤＳＥＬ制御データの詳細を示
す図。
す図。
【図６】従来のＰＷＢテスト装置の構成を示す概念図。
１１ ＦＣＴ（ファンクションテスタ） １２１〜１２ｎ，１２ｉ ＰＷＢ（プリント配線基板） １３ ラック １４ ＢＷＢ（バックワイヤリングボード） １５ コネクタ １２ａ ＩＤＳＥＬ ａ１ ＩＤ部 ａ２ セレクタ
Claims (4)
- 【請求項１】 それぞれバウンダリスキャン機構を有す
る集積回路が搭載される複数のプリント配線基板を収容
するラックと、このラック内の各プリント配線基板を一
括してテストするファンクションテスタとを具備するこ
とを特徴とするプリント配線基板テスト装置。 - 【請求項２】 前記ラック内には、バウンダリスキャン
用のテスト配線が形成され、内部で前記複数のプリント
配線基板が接続され、外部で前記ファンクションテスタ
に接続されるバックワイヤリングボードを設けるように
したことを特徴とする請求項１記載のプリント配線基板
テスト装置。 - 【請求項３】 前記複数のプリント配線基板は、それぞ
れ固有の識別情報を有し、その識別情報により自己が指
定されたとき、制御情報によりテストデータを取り込む
か、パスして出力するかを選択する手段を備え、 前記ファンクションテスタは、テストを行うプリント配
線基板の識別情報を指定してテスト信号を送出する手段
を備えることを特徴とする請求項１記載のプリント配線
基板テスト装置。 - 【請求項４】 被試験プリント配線基板固有の識別番号
を前記セレクタ制御データから識別し、前記識別番号に
応答してセレクタ制御信号を出力する識別番号認識部
と、前記セレクタ制御信号に応答してパスを切り替える
セレクタから構成される識別番号認識セレクタと、該識
別番号認識セレクタの出力信号をテスト信号を集積回路
に入力するための配線と外部端子に直接出力するための
配線を有する複数の被試験プリント配線基板と、前記被
試験プリント配線基板を接続し、前記被試験プリント配
線基板から出力されるデータを外部へ出力することがで
きるコネクタを有するバックワイヤリングボードを収容
し、外部接続用コネクタを有する筐体と、前記筐体内の
バックワイヤリングボードと接続されテストデータを前
記被試験プリント配線基板に与え、これに応答して前記
被試験プリント配線基板が出力するデータを前記期待値
データと比較する機能を持つファンクションテスタとを
具備し、 前記ファンクションテスタは、制御データビット、セレ
クタ制御データ、テストデータビット、テスト入力デー
タ及び期待値データから構成されるテストデータを生成
して前記筐体内のバックワイヤリングボードに送出する
テストデータ生成手段を備え、 前記複数の被試験プリント配線基板は、それぞれ予め与
えられる基板固有の識別番号を前記セレクタ制御データ
から識別し、前記識別番号に応答してセレクタ制御信号
を出力する識別番号認識部と、前記セレクタ制御信号に
応答して前記テストデータを初段の集積回路に送出する
パスと直接出力端子に導出するパスとを選択的に切り替
えるセレクタから構成される識別番号認識セレクタとを
備えることを特徴とするプリント配線基板テスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107468A JPH11304879A (ja) | 1998-04-17 | 1998-04-17 | プリント配線基板テスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107468A JPH11304879A (ja) | 1998-04-17 | 1998-04-17 | プリント配線基板テスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11304879A true JPH11304879A (ja) | 1999-11-05 |
Family
ID=14459970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10107468A Pending JPH11304879A (ja) | 1998-04-17 | 1998-04-17 | プリント配線基板テスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11304879A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013250250A (ja) * | 2012-06-04 | 2013-12-12 | Advantest Corp | テスターハードウェアおよびそれを用いた試験システム |
| US9563527B2 (en) | 2013-06-04 | 2017-02-07 | Advantest Corporation | Test system |
-
1998
- 1998-04-17 JP JP10107468A patent/JPH11304879A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013250250A (ja) * | 2012-06-04 | 2013-12-12 | Advantest Corp | テスターハードウェアおよびそれを用いた試験システム |
| US9140752B2 (en) | 2012-06-04 | 2015-09-22 | Advantest Corporation | Tester hardware |
| US9563527B2 (en) | 2013-06-04 | 2017-02-07 | Advantest Corporation | Test system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041026 |