JPH11306016A - レジスタ間接分岐命令及び条件付き分岐命令実行方法 - Google Patents
レジスタ間接分岐命令及び条件付き分岐命令実行方法Info
- Publication number
- JPH11306016A JPH11306016A JP10106132A JP10613298A JPH11306016A JP H11306016 A JPH11306016 A JP H11306016A JP 10106132 A JP10106132 A JP 10106132A JP 10613298 A JP10613298 A JP 10613298A JP H11306016 A JPH11306016 A JP H11306016A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- decode
- latch circuit
- program memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/323—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for indirect branch instructions
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【課題】 レジスタ間接分岐命令や条件付き分岐命令が
プログラムメモリから読み出されてから実行されるまで
の間に生ずる遅延期間におけるプロセッサの消費電力を
低減し、ＮＯＰ命令をプログラムメモリ上に書き込んで
おくことによるメモリ上の消費を低減する。 【解決手段】 プログラムメモリ１０２から読み出され
命令ラッチ回路１０３によりラッチされた命令がレジス
タ間接分岐命令又は条件付き分岐命令である場合、ＮＯ
Ｐ制御回路１０９から出力される命令フェッチ停止信号
や命令デコード停止信号により、続く遅延期間の間、命
令ラッチ回路１０３や命令デコードラッチ回路１０５及
びこれらの周辺回路の動作が部分的かつ選択的に停止さ
れるため、電力消費が抑制される。さらに、この遅延期
間を埋めるべくレジスタ間接分岐命令や条件付き分岐命
令の後にＮＯＰ命令に係るデコードデータを自動的に挿
入するようにしたため、プログラムメモリ１０２上にＮ
ＯＰ命令を書き込んでおく必要がなくなり、メモリ上の
記憶空間の消費が低減される。
プログラムメモリから読み出されてから実行されるまで
の間に生ずる遅延期間におけるプロセッサの消費電力を
低減し、ＮＯＰ命令をプログラムメモリ上に書き込んで
おくことによるメモリ上の消費を低減する。 【解決手段】 プログラムメモリ１０２から読み出され
命令ラッチ回路１０３によりラッチされた命令がレジス
タ間接分岐命令又は条件付き分岐命令である場合、ＮＯ
Ｐ制御回路１０９から出力される命令フェッチ停止信号
や命令デコード停止信号により、続く遅延期間の間、命
令ラッチ回路１０３や命令デコードラッチ回路１０５及
びこれらの周辺回路の動作が部分的かつ選択的に停止さ
れるため、電力消費が抑制される。さらに、この遅延期
間を埋めるべくレジスタ間接分岐命令や条件付き分岐命
令の後にＮＯＰ命令に係るデコードデータを自動的に挿
入するようにしたため、プログラムメモリ１０２上にＮ
ＯＰ命令を書き込んでおく必要がなくなり、メモリ上の
記憶空間の消費が低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、汎用機器用のプロ
セッサ等におけるレジスタ間接分岐命令及び条件付き分
岐命令実行方法に関する。
セッサ等におけるレジスタ間接分岐命令及び条件付き分
岐命令実行方法に関する。
【０００２】
【従来の技術及びその問題点】図２に、一従来技術に係
るプロセッサ、特にレジタス間接分岐命令や条件付き分
岐命令の実行に関する部分の機能構成を示す。この図に
示すプロセッサは、プログラムメモリ１０２からの命令
の読出を制御するプログラムメモリ制御回路１０１を備
えている。プログラムメモリ制御回路１０１は、命令ラ
ッチ回路１０３に対しラッチ制御信号を与え、プログラ
ムメモリ１０２から読み出された命令をこの命令ラッチ
回路１０３によりラッチさせる。命令デコード回路１０
４は、命令ラッチ回路１０３によりラッチされている命
令をデコードすることによって、命令デコードデータを
生成する。命令デコードラッチ回路１０５は、命令デコ
ード回路１０４により得られた命令デコードデータを、
プログラムメモリ制御回路１０１からのラッチ制御信号
に応じてラッチする。この従来技術においては、プログ
ラムメモリ制御回路１０１から命令ラッチ回路１０３に
供給されるラッチ制御信号と命令デコードラッチ回路１
０５に供給されるラッチ制御信号が共通であり、従っ
て、プログラムメモリ１０２から読み出されたデータを
命令ラッチ回路１０３によりラッチする命令フェッチ動
作と、命令デコード回路１０４から得られる命令デコー
ドデータを命令デコードラッチ回路１０５によりラッチ
する命令デコード動作とがパイプライン的に同時並列実
行される。また、これらの処理は、所定のサイクル毎に
繰り返し実行される。
るプロセッサ、特にレジタス間接分岐命令や条件付き分
岐命令の実行に関する部分の機能構成を示す。この図に
示すプロセッサは、プログラムメモリ１０２からの命令
の読出を制御するプログラムメモリ制御回路１０１を備
えている。プログラムメモリ制御回路１０１は、命令ラ
ッチ回路１０３に対しラッチ制御信号を与え、プログラ
ムメモリ１０２から読み出された命令をこの命令ラッチ
回路１０３によりラッチさせる。命令デコード回路１０
４は、命令ラッチ回路１０３によりラッチされている命
令をデコードすることによって、命令デコードデータを
生成する。命令デコードラッチ回路１０５は、命令デコ
ード回路１０４により得られた命令デコードデータを、
プログラムメモリ制御回路１０１からのラッチ制御信号
に応じてラッチする。この従来技術においては、プログ
ラムメモリ制御回路１０１から命令ラッチ回路１０３に
供給されるラッチ制御信号と命令デコードラッチ回路１
０５に供給されるラッチ制御信号が共通であり、従っ
て、プログラムメモリ１０２から読み出されたデータを
命令ラッチ回路１０３によりラッチする命令フェッチ動
作と、命令デコード回路１０４から得られる命令デコー
ドデータを命令デコードラッチ回路１０５によりラッチ
する命令デコード動作とがパイプライン的に同時並列実
行される。また、これらの処理は、所定のサイクル毎に
繰り返し実行される。
【０００３】また、命令ラッチ回路１０３上の命令がレ
ジスタ間接分岐命令である場合、その命令がレジスタ間
接分岐命令であることを示す命令デコードデータが命令
デコードラッチ回路１０５によりラッチされる。これに
応じ、汎用レジスタ１０６上にデータとして格納されて
いる分岐先アドレスが、プログラムメモリ制御回路１０
１に読み込まれる。プログラムメモリ制御回路１０１
は、読み込んだ分岐先アドレスを読出アドレスとして、
プログラムメモリ１０２からのデータを読み出し、命令
ラッチ回路１０３によりラッチさせる。これによって、
汎用レジスタ１０６上に格納されている分岐先アドレス
を参照してプログラムメモリ１０２にアクセスするとい
うレジスタ間接分岐命令が実行される。
ジスタ間接分岐命令である場合、その命令がレジスタ間
接分岐命令であることを示す命令デコードデータが命令
デコードラッチ回路１０５によりラッチされる。これに
応じ、汎用レジスタ１０６上にデータとして格納されて
いる分岐先アドレスが、プログラムメモリ制御回路１０
１に読み込まれる。プログラムメモリ制御回路１０１
は、読み込んだ分岐先アドレスを読出アドレスとして、
プログラムメモリ１０２からのデータを読み出し、命令
ラッチ回路１０３によりラッチさせる。これによって、
汎用レジスタ１０６上に格納されている分岐先アドレス
を参照してプログラムメモリ１０２にアクセスするとい
うレジスタ間接分岐命令が実行される。
【０００４】また、命令ラッチ回路１０３によりラッチ
されている命令が条件付き分岐命令である場合、そのこ
とを示す命令デコードデータが命令デコードラッチ回路
１０５によりラッチされ、条件フラグ１０７の内容がプ
ログラムメモリ制御回路１０１により参照される。プロ
グラムメモリ制御回路１０１は、この条件フラグ１０７
によって与えられる分岐条件が条件付き分岐命令に係る
条件と整合している場合、プログラムメモリ１０２から
分岐先の命令を読み出すべく、アドレスを出力する。こ
れによって、ある条件が成立した場合にプログラムメモ
リ１０２に係るアドレスをあるアドレスに設定しプログ
ラムの実行を分岐させるという条件付き分岐命令が実行
されることとなる。
されている命令が条件付き分岐命令である場合、そのこ
とを示す命令デコードデータが命令デコードラッチ回路
１０５によりラッチされ、条件フラグ１０７の内容がプ
ログラムメモリ制御回路１０１により参照される。プロ
グラムメモリ制御回路１０１は、この条件フラグ１０７
によって与えられる分岐条件が条件付き分岐命令に係る
条件と整合している場合、プログラムメモリ１０２から
分岐先の命令を読み出すべく、アドレスを出力する。こ
れによって、ある条件が成立した場合にプログラムメモ
リ１０２に係るアドレスをあるアドレスに設定しプログ
ラムの実行を分岐させるという条件付き分岐命令が実行
されることとなる。
【０００５】これらレジスタ間接分岐命令や条件付き分
岐命令を実行する際、上述の従来技術においては、プロ
グラムメモリ１０２上の記憶空間がノーオペレーション
（ＮＯＰ）命令により余分に使用されてしまうという問
題点や、このＮＯＰ命令を実行するためにプロセッサに
より電力が消費されてしまうという問題点があった。す
なわち、レジスタ間接分岐命令や条件付き分岐命令を実
行するには、命令ラッチ回路１０３によりプログラムメ
モリ１０２からの命令をラッチする命令フェッチ動作、
命令デコード回路１０４からにより命令をデコードしそ
の結果得られた命令デコードデータを命令デコードラッ
チ回路１０５によりラッチする命令デコード動作、そし
て汎用レジスタ１０６又は条件フラグ１０７を参照して
分岐先を決定しあるいは分岐すべきか否かを判別すると
いうレジスタ乃至フラグ参照動作、という３種類の動作
を、段階を追って実行しなければならない。従って、プ
ログラムメモリ１０２からレジスタ間接分岐命令又は条
件付き分岐命令が読み出されてからその命令が実行され
るまでの間に、少なくとも２サイクルの遅延が発生す
る。この遅延に係る２サイクルの間、命令フェッチ動作
や命令デコード動作を支障なく実行し続けるため、従来
は、レジスタ間接分岐命令や条件付き分岐命令の後にＮ
ＯＰ命令を２個挿入していた。このように、命令の読出
から実行までに生ずる２サイクルの遅延を埋めるためＮ
ＯＰ命令を挿入することとすると、当該２個のＮＯＰ命
令を実行するための電力消費が発生し、また、当該ＮＯ
Ｐ命令を記憶しておくためプログラムメモリ１０２上の
記憶空間が使用されてしまう。
岐命令を実行する際、上述の従来技術においては、プロ
グラムメモリ１０２上の記憶空間がノーオペレーション
（ＮＯＰ）命令により余分に使用されてしまうという問
題点や、このＮＯＰ命令を実行するためにプロセッサに
より電力が消費されてしまうという問題点があった。す
なわち、レジスタ間接分岐命令や条件付き分岐命令を実
行するには、命令ラッチ回路１０３によりプログラムメ
モリ１０２からの命令をラッチする命令フェッチ動作、
命令デコード回路１０４からにより命令をデコードしそ
の結果得られた命令デコードデータを命令デコードラッ
チ回路１０５によりラッチする命令デコード動作、そし
て汎用レジスタ１０６又は条件フラグ１０７を参照して
分岐先を決定しあるいは分岐すべきか否かを判別すると
いうレジスタ乃至フラグ参照動作、という３種類の動作
を、段階を追って実行しなければならない。従って、プ
ログラムメモリ１０２からレジスタ間接分岐命令又は条
件付き分岐命令が読み出されてからその命令が実行され
るまでの間に、少なくとも２サイクルの遅延が発生す
る。この遅延に係る２サイクルの間、命令フェッチ動作
や命令デコード動作を支障なく実行し続けるため、従来
は、レジスタ間接分岐命令や条件付き分岐命令の後にＮ
ＯＰ命令を２個挿入していた。このように、命令の読出
から実行までに生ずる２サイクルの遅延を埋めるためＮ
ＯＰ命令を挿入することとすると、当該２個のＮＯＰ命
令を実行するための電力消費が発生し、また、当該ＮＯ
Ｐ命令を記憶しておくためプログラムメモリ１０２上の
記憶空間が使用されてしまう。
【０００６】
【発明の概要】本発明の目的の１つは、レジスタ間接分
岐命令や条件付き分岐命令を読み出してから実行するま
での遅延に係る２サイクルにおいて、プロセッサにより
生じされる電力を低減することにある。本発明の目的の
１つは、プログラムメモリ上でレジスタ間接分岐命令や
条件付き分岐命令の後に２個のＮＯＰ命令を挿入するこ
とによってプログラムメモリ上の記憶空間が多く使用さ
れることを防ぎ、使用するメモリ量を低減することにあ
る。
岐命令や条件付き分岐命令を読み出してから実行するま
での遅延に係る２サイクルにおいて、プロセッサにより
生じされる電力を低減することにある。本発明の目的の
１つは、プログラムメモリ上でレジスタ間接分岐命令や
条件付き分岐命令の後に２個のＮＯＰ命令を挿入するこ
とによってプログラムメモリ上の記憶空間が多く使用さ
れることを防ぎ、使用するメモリ量を低減することにあ
る。
【０００７】このような目的を達成すべく、本発明に係
るレジスタ間接分岐命令は、プログラムメモリ制御回路
による制御の下にプログラムメモリ上の命令を読み出し
命令ラッチ回路によりラッチさせる命令フェッチ動作
と、命令ラッチ回路上の命令をデコードしそれにより得
られる命令デコードデータを命令デコードラッチ回路に
よりラッチさせる命令デコード動作と、命令デコードラ
ッチ回路上の命令デコードデータがレジスタ間接分岐命
令を示すデータであるときにプログラムメモリからの読
出アドレスとすべくレジスタ上にある分岐先アドレスを
プログラムメモリ制御回路に与えるレジスタ参照動作と
を、所定のサイクル毎にかつパイプライン的に同時並列
実行するレジスタ間接分岐命令実行方法において、命令
デコード動作により命令ラッチ回路上の命令がレジスタ
間接分岐命令であることが判明したときに、現サイクル
及び次サイクルにおいて命令フェッチ動作を停止させ、
次サイクル及び次々サイクルにおいて命令デコード動作
を停止させ、命令デコード動作を停止させている間はＮ
ＯＰ命令に係る命令デコードデータを命令デコードラッ
チ回路上の命令デコードデータに代えてレジスタ参照動
作に供することを特徴とする。
るレジスタ間接分岐命令は、プログラムメモリ制御回路
による制御の下にプログラムメモリ上の命令を読み出し
命令ラッチ回路によりラッチさせる命令フェッチ動作
と、命令ラッチ回路上の命令をデコードしそれにより得
られる命令デコードデータを命令デコードラッチ回路に
よりラッチさせる命令デコード動作と、命令デコードラ
ッチ回路上の命令デコードデータがレジスタ間接分岐命
令を示すデータであるときにプログラムメモリからの読
出アドレスとすべくレジスタ上にある分岐先アドレスを
プログラムメモリ制御回路に与えるレジスタ参照動作と
を、所定のサイクル毎にかつパイプライン的に同時並列
実行するレジスタ間接分岐命令実行方法において、命令
デコード動作により命令ラッチ回路上の命令がレジスタ
間接分岐命令であることが判明したときに、現サイクル
及び次サイクルにおいて命令フェッチ動作を停止させ、
次サイクル及び次々サイクルにおいて命令デコード動作
を停止させ、命令デコード動作を停止させている間はＮ
ＯＰ命令に係る命令デコードデータを命令デコードラッ
チ回路上の命令デコードデータに代えてレジスタ参照動
作に供することを特徴とする。
【０００８】また、本発明に係る条件付き分岐命令実行
方法は、プログラムメモリ制御回路による制御の下にプ
ログラムメモリ上の命令を読み出し命令ラッチ回路によ
りラッチさせる命令フェッチ動作と、命令ラッチ回路上
の命令をデコードしそれにより得られる命令デコードデ
ータを命令デコードラッチ回路にラッチさせる命令デコ
ード動作と、命令デコードラッチ回路上の命令デコード
データが条件付き分岐命令を示すデータである時に分岐
条件を与えるべく条件フラグをプログラムメモリ制御回
路に与えるフラグ参照動作とを、所定のサイクル毎にか
つパイプライン的に同時並列実行する条件付き分岐命令
実行方法において、命令デコード動作により命令ラッチ
回路上の命令が条件付き分岐命令であることが判明した
ときに、現サイクル及び次サイクルにおいて命令フェッ
チ動作を停止させ、次サイクル及び次々サイクルにおい
て命令デコード動作を停止させ、命令デコード動作を停
止させている間はＮＯＰ命令に係る命令デコードデータ
を命令デコードラッチ回路上の命令デコードデータに代
えてフラグ参照動作に供することを特徴とする。
方法は、プログラムメモリ制御回路による制御の下にプ
ログラムメモリ上の命令を読み出し命令ラッチ回路によ
りラッチさせる命令フェッチ動作と、命令ラッチ回路上
の命令をデコードしそれにより得られる命令デコードデ
ータを命令デコードラッチ回路にラッチさせる命令デコ
ード動作と、命令デコードラッチ回路上の命令デコード
データが条件付き分岐命令を示すデータである時に分岐
条件を与えるべく条件フラグをプログラムメモリ制御回
路に与えるフラグ参照動作とを、所定のサイクル毎にか
つパイプライン的に同時並列実行する条件付き分岐命令
実行方法において、命令デコード動作により命令ラッチ
回路上の命令が条件付き分岐命令であることが判明した
ときに、現サイクル及び次サイクルにおいて命令フェッ
チ動作を停止させ、次サイクル及び次々サイクルにおい
て命令デコード動作を停止させ、命令デコード動作を停
止させている間はＮＯＰ命令に係る命令デコードデータ
を命令デコードラッチ回路上の命令デコードデータに代
えてフラグ参照動作に供することを特徴とする。
【０００９】そして、本発明に係るプロセッサは、プロ
グラムメモリからの命令の読出を制御するプログラムメ
モリ制御回路と、プログラムメモリから読み出された命
令をプログラムメモリ制御回路からのラッチ制御信号に
応じラッチする命令ラッチ回路と、命令ラッチ回路上の
命令をデコードする命令デコード回路と、それにより得
られる命令デコードデータをプログラムメモリ制御回路
からのラッチ制御信号に応じラッチする命令デコードラ
ッチ回路と、命令デコードラッチ回路上の命令デコード
データが分岐先又は分岐条件を間接的に決定する命令に
係るデータである時にプログラムメモリ制御回路に対し
当該分岐先又は分岐条件を与える被参照手段と、を備え
るプロセッサにおいて、あるサイクルにおいて命令ラッ
チ回路上の命令が分岐先または分岐条件を間接的に決定
する命令である場合に、現サイクル及び次サイクルでは
プログラムメモリ制御回路に対する命令フェッチ停止信
号をオンさせ、次サイクル及び次々サイクルではプログ
ラムメモリ制御回路に対する命令デコード停止信号をオ
ンさせるＮＯＰ制御回路と、命令デコード停止信号がオ
ンしている間、ＮＯＰ命令に係る命令デコードデータを
命令デコードラッチ回路上の命令デコードデータに代え
て被参照手段に係る処理に供する切り替え回路と、を備
え、上記プログラムメモリ制御回路が、命令フェッチ停
止信号がオンしている間は命令ラッチ回路による命令ラ
ッチ動作を停止させ、命令デコード停止信号がオンして
いる間は命令デコードデータラッチ回路による命令デコ
ードデータラッチ動作を停止させることを特徴とする。
グラムメモリからの命令の読出を制御するプログラムメ
モリ制御回路と、プログラムメモリから読み出された命
令をプログラムメモリ制御回路からのラッチ制御信号に
応じラッチする命令ラッチ回路と、命令ラッチ回路上の
命令をデコードする命令デコード回路と、それにより得
られる命令デコードデータをプログラムメモリ制御回路
からのラッチ制御信号に応じラッチする命令デコードラ
ッチ回路と、命令デコードラッチ回路上の命令デコード
データが分岐先又は分岐条件を間接的に決定する命令に
係るデータである時にプログラムメモリ制御回路に対し
当該分岐先又は分岐条件を与える被参照手段と、を備え
るプロセッサにおいて、あるサイクルにおいて命令ラッ
チ回路上の命令が分岐先または分岐条件を間接的に決定
する命令である場合に、現サイクル及び次サイクルでは
プログラムメモリ制御回路に対する命令フェッチ停止信
号をオンさせ、次サイクル及び次々サイクルではプログ
ラムメモリ制御回路に対する命令デコード停止信号をオ
ンさせるＮＯＰ制御回路と、命令デコード停止信号がオ
ンしている間、ＮＯＰ命令に係る命令デコードデータを
命令デコードラッチ回路上の命令デコードデータに代え
て被参照手段に係る処理に供する切り替え回路と、を備
え、上記プログラムメモリ制御回路が、命令フェッチ停
止信号がオンしている間は命令ラッチ回路による命令ラ
ッチ動作を停止させ、命令デコード停止信号がオンして
いる間は命令デコードデータラッチ回路による命令デコ
ードデータラッチ動作を停止させることを特徴とする。
【００１０】このように、本発明においては、レジスタ
間接分岐命令や条件付き分岐命令等、分岐先又は分岐条
件をレジスタ或いはフラグを用いて間接的に決定する命
令がプログラムメモリから読み出されたときに、この命
令が読み出されてから実行されるまでの間は命令のフェ
ッチやデコードに係る動作の一部が停止されるため、プ
ロセッサによる電力の消費を抑えることができる。さら
に、その種の命令がプログラムメモリから読み出された
後実行されるまでの遅延に係るサイクルにおいては、Ｎ
ＯＰ命令が自動的に挿入されるため、プログラムメモリ
上でレジスタ間接命令や条件付き分岐命令の後に２サイ
クル分のＮＯＰ命令を予め挿入しておく必要がなくな
り、従ってプログラムメモリ上で制御する記憶空間を低
減することができる。
間接分岐命令や条件付き分岐命令等、分岐先又は分岐条
件をレジスタ或いはフラグを用いて間接的に決定する命
令がプログラムメモリから読み出されたときに、この命
令が読み出されてから実行されるまでの間は命令のフェ
ッチやデコードに係る動作の一部が停止されるため、プ
ロセッサによる電力の消費を抑えることができる。さら
に、その種の命令がプログラムメモリから読み出された
後実行されるまでの遅延に係るサイクルにおいては、Ｎ
ＯＰ命令が自動的に挿入されるため、プログラムメモリ
上でレジスタ間接命令や条件付き分岐命令の後に２サイ
クル分のＮＯＰ命令を予め挿入しておく必要がなくな
り、従ってプログラムメモリ上で制御する記憶空間を低
減することができる。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施形態に
関し図面に基づき説明する。なお、図２に示した従来技
術と同様のまたは対応する構成には同一の符号を付し、
その説明を一部省略する。
関し図面に基づき説明する。なお、図２に示した従来技
術と同様のまたは対応する構成には同一の符号を付し、
その説明を一部省略する。
【００１２】図１に、本発明の一実施形態に係るプロセ
ッサ、特にレジスタ間接分岐命令や条件付き分岐命令の
実行に関連する部分の機能構成を示す。この実施形態に
おいては、命令デコードラッチ回路の後段に切り替え回
路１０８が設けられており、また命令デコード回路１０
４Ａが発生させる停止制御信号に応じ命令フェッチ停止
信号や命令デコード停止信号を発生させるＮＯＰ制御回
路１０９が設けられている。
ッサ、特にレジスタ間接分岐命令や条件付き分岐命令の
実行に関連する部分の機能構成を示す。この実施形態に
おいては、命令デコードラッチ回路の後段に切り替え回
路１０８が設けられており、また命令デコード回路１０
４Ａが発生させる停止制御信号に応じ命令フェッチ停止
信号や命令デコード停止信号を発生させるＮＯＰ制御回
路１０９が設けられている。
【００１３】この実施形態においては、命令ラッチ回路
１０３上の命令がレジスタ間接分岐命令や条件付き分岐
命令であった場合、命令デコード回路１０４ＡはＮＯＰ
制御回路１０９に対し停止制御信号を与え、ＮＯＰ制御
回路１０９はこれに応じ命令フェッチ停止信号をオンす
る。プログラムメモリ制御回路１０１Ａは、命令フェッ
チ停止信号がオンしている間は、命令ラッチ回路１０３
に対するラッチ制御信号をオフさせ、プログラムメモリ
１０２からの命令のラッチを停止させる。
１０３上の命令がレジスタ間接分岐命令や条件付き分岐
命令であった場合、命令デコード回路１０４ＡはＮＯＰ
制御回路１０９に対し停止制御信号を与え、ＮＯＰ制御
回路１０９はこれに応じ命令フェッチ停止信号をオンす
る。プログラムメモリ制御回路１０１Ａは、命令フェッ
チ停止信号がオンしている間は、命令ラッチ回路１０３
に対するラッチ制御信号をオフさせ、プログラムメモリ
１０２からの命令のラッチを停止させる。
【００１４】また、次のサイクルにおいては、ＮＯＰ制
御回路１０９は命令フェッチ停止信号をオンさせたまま
命令デコード停止信号を新たにオンさせる。プログラム
メモリ制御回路１０１Ａは、命令デコード停止信号がオ
ンするのに応じて、命令デコードラッチ回路１０５に対
するラッチ制御信号をオフさせる。従って、このサイク
ルにおいては、命令ラッチ回路１０３及び命令デコード
ラッチ回路１００双方のラッチ動作が停止している。
御回路１０９は命令フェッチ停止信号をオンさせたまま
命令デコード停止信号を新たにオンさせる。プログラム
メモリ制御回路１０１Ａは、命令デコード停止信号がオ
ンするのに応じて、命令デコードラッチ回路１０５に対
するラッチ制御信号をオフさせる。従って、このサイク
ルにおいては、命令ラッチ回路１０３及び命令デコード
ラッチ回路１００双方のラッチ動作が停止している。
【００１５】さらにその次のサイクルにおいては、ＮＯ
Ｐ制御回路１０９は、命令デコード停止信号をオンさせ
たまま命令フェッチ停止信号をオフさせる。従って、こ
のサイクルでは、命令ラッチ回路１０３によるプログラ
ムメモリ１０２からの命令ラッチ動作が再開されるが、
命令デコードラッチ回路１０５による命令デコードデー
タのラッチ動作は引き続き停止したままである。
Ｐ制御回路１０９は、命令デコード停止信号をオンさせ
たまま命令フェッチ停止信号をオフさせる。従って、こ
のサイクルでは、命令ラッチ回路１０３によるプログラ
ムメモリ１０２からの命令ラッチ動作が再開されるが、
命令デコードラッチ回路１０５による命令デコードデー
タのラッチ動作は引き続き停止したままである。
【００１６】さらにその次のサイクルにおいては、ＮＯ
Ｐ制御回路１０９は、命令フェッチ停止信号及び命令デ
コード信号双方をオフさせる。これによって、命令デコ
ードラッチ回路１０５による命令デコードデータのラッ
チ動作も再開される。
Ｐ制御回路１０９は、命令フェッチ停止信号及び命令デ
コード信号双方をオフさせる。これによって、命令デコ
ードラッチ回路１０５による命令デコードデータのラッ
チ動作も再開される。
【００１７】切り替え回路１０８は、命令デコードラッ
チ回路１０５による命令デコードデータのラッチ動作が
停止している間、すなわち命令デコードラッチ回路１０
５に対するラッチ制御信号がオフしている間は、命令デ
コードラッチ回路１０５によりラッチされている命令デ
コードデータに代えて、ＮＯＰ命令に係る命令デコード
データを入力する。従って、命令デコードラッチ回路１
０５に対するラッチ制御信号がオフしている間は、汎用
レジスタ１０６や条件フラグ１０７の内容がプログラム
メモリ制御回路１０１Ａにより参照されることはない。
チ回路１０５による命令デコードデータのラッチ動作が
停止している間、すなわち命令デコードラッチ回路１０
５に対するラッチ制御信号がオフしている間は、命令デ
コードラッチ回路１０５によりラッチされている命令デ
コードデータに代えて、ＮＯＰ命令に係る命令デコード
データを入力する。従って、命令デコードラッチ回路１
０５に対するラッチ制御信号がオフしている間は、汎用
レジスタ１０６や条件フラグ１０７の内容がプログラム
メモリ制御回路１０１Ａにより参照されることはない。
【００１８】従って、プログラムメモリ１０２からレジ
スタ間接分岐命令や条件付き分岐命令が読み出され命令
ラッチ回路１０３によりラッチされた後、これらの命令
がプログラムメモリ制御回路１０１Ａにおいて実行され
るまでの間に生じる２サイクルの遅延が、プロセッサに
よる電力消費の増大をもたらすことがない。すなわち、
命令ラッチ回路１０３や命令デコードラッチ回路１０５
及びその周辺の動作が部分的に停止することとなるた
め、電力消費が抑制される。さらに、この２サイクルの
遅延期間において挿入すべきＮＯＰ命令は、ＮＯＰ命令
デコードデータの形で切り替え回路１０８において自動
挿入されるため、プログラムメモリ１０２上にＮＯＰ命
令を記憶させておく必要がなくなり、従ってプログラム
メモリ１０２上の記憶空間の占有量が少なくなる。
スタ間接分岐命令や条件付き分岐命令が読み出され命令
ラッチ回路１０３によりラッチされた後、これらの命令
がプログラムメモリ制御回路１０１Ａにおいて実行され
るまでの間に生じる２サイクルの遅延が、プロセッサに
よる電力消費の増大をもたらすことがない。すなわち、
命令ラッチ回路１０３や命令デコードラッチ回路１０５
及びその周辺の動作が部分的に停止することとなるた
め、電力消費が抑制される。さらに、この２サイクルの
遅延期間において挿入すべきＮＯＰ命令は、ＮＯＰ命令
デコードデータの形で切り替え回路１０８において自動
挿入されるため、プログラムメモリ１０２上にＮＯＰ命
令を記憶させておく必要がなくなり、従ってプログラム
メモリ１０２上の記憶空間の占有量が少なくなる。
【図１】 本発明の一実施形態に係るプロセッサの要部
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 一従来技術に係るプロセッサの要部構成を示
すブロック図である。
すブロック図である。
１０１Ａ プログラムメモリ制御回路、１０２ プログ
ラムメモリ、１０３命令ラッチ回路、１０４Ａ 命令デ
コード回路、１０５ 命令デコードラッチ回路、１０６
汎用レジスタ、１０７ 条件フラグ、１０８ 切り替
え回路、１０９ ＮＯＰ制御回路。
ラムメモリ、１０３命令ラッチ回路、１０４Ａ 命令デ
コード回路、１０５ 命令デコードラッチ回路、１０６
汎用レジスタ、１０７ 条件フラグ、１０８ 切り替
え回路、１０９ ＮＯＰ制御回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 秀明 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内
Claims (3)
- 【請求項１】 プログラムメモリ制御回路による制御の
下にプログラムメモリ上の命令を読み出し命令ラッチ回
路によりラッチさせる命令フェッチ動作と、命令ラッチ
回路上の命令をデコードしそれにより得られる命令デコ
ードデータを命令デコードラッチ回路によりラッチさせ
る命令デコード動作と、命令デコードラッチ回路上の命
令デコードデータがレジスタ間接分岐命令を示すデータ
であるときにプログラムメモリからの読出アドレスとす
べくレジスタ上にある分岐先アドレスをプログラムメモ
リ制御回路に与えるレジスタ参照動作とを、所定のサイ
クル毎にかつパイプライン的に同時並列実行するレジス
タ間接分岐命令実行方法において、 命令デコード動作により命令ラッチ回路上の命令がレジ
スタ間接分岐命令であることが判明したときに、現サイ
クル及び次サイクルにおいて命令フェッチ動作を停止さ
せ、次サイクル及び次々サイクルにおいて命令デコード
動作を停止させ、命令デコード動作を停止させている間
はノーオペレーション命令に係る命令デコードデータを
命令デコードラッチ回路上の命令デコードデータに代え
てレジスタ参照動作に供することを特徴とするレジスタ
間接分岐命令実行方法。 - 【請求項２】 プログラムメモリ制御回路による制御の
下にプログラムメモリ上の命令を読み出し命令ラッチ回
路によりラッチさせる命令フェッチ動作と、命令ラッチ
回路上の命令をデコードしそれにより得られる命令デコ
ードデータを命令デコードラッチ回路によりラッチさせ
る命令デコード動作と、命令デコードラッチ回路上の命
令デコードデータが条件付き分岐命令を示すデータであ
るときに分岐条件を与えるべく条件フラグをプログラム
メモリ制御回路に与えるフラグ参照動作とを、所定のサ
イクル毎にかつパイプライン的に同時並列実行する条件
付き分岐命令実行方法において、 命令デコード動作により命令ラッチ回路上の命令が条件
付き分岐命令であることが判明したときに、現サイクル
及び次サイクルにおいて命令フェッチ動作を停止させ、
次サイクル及び次々サイクルにおいて命令デコード動作
を停止させ、命令デコード動作を停止させている間はノ
ーオペレーション命令に係る命令デコードデータを命令
デコードラッチ回路上の命令デコードデータに代えてフ
ラグ参照動作に供することを特徴とする条件付き分岐命
令実行方法。 - 【請求項３】 プログラムメモリからの命令の読出を制
御するプログラムメモリ制御回路と、プログラムメモリ
から読み出された命令をプログラムメモリ制御回路から
のラッチ制御信号に応じラッチする命令ラッチ回路と、
命令ラッチ回路上の命令をデコードする命令デコード回
路と、それにより得られる命令デコードデータをプログ
ラムメモリ制御回路からのラッチ制御信号に応じラッチ
する命令デコードラッチ回路と、命令デコードラッチ回
路上の命令デコードデータが分岐先又は分岐条件を間接
的に決定する命令に係るデータであるときにプログラム
メモリ制御回路に対し当該分岐先又は分岐条件を与える
被参照手段と、を備えるプロセッサにおいて、 あるサイクルにおいて命令ラッチ回路上の命令が分岐先
又は分岐条件を間接的に決定する命令である場合に、現
サイクル及び次サイクルではプログラムメモリ制御回路
に対する命令フェッチ停止信号をオンさせ、次サイクル
及び次々サイクルではプログラムメモリ制御回路に対す
る命令デコード停止信号をオンさせるＮＯＰ制御回路
と、 命令デコード停止信号がオンしている間、ノーオペレー
ション命令に係る命令デコードデータを命令デコードラ
ッチ回路上の命令デコードデータに代えて被参照手段に
係る処理に供する切り替え回路と、 を備え、上記プログラムメモリ制御回路が、命令フェッ
チ停止信号がオンしている間は命令ラッチ回路による命
令ラッチ動作を停止させ、命令デコード停止信号がオン
している間は命令デコードデータラッチ回路による命令
デコードデータラッチ動作を停止させることを特徴とす
るプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106132A JPH11306016A (ja) | 1998-04-16 | 1998-04-16 | レジスタ間接分岐命令及び条件付き分岐命令実行方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106132A JPH11306016A (ja) | 1998-04-16 | 1998-04-16 | レジスタ間接分岐命令及び条件付き分岐命令実行方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306016A true JPH11306016A (ja) | 1999-11-05 |
Family
ID=14425882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10106132A Pending JPH11306016A (ja) | 1998-04-16 | 1998-04-16 | レジスタ間接分岐命令及び条件付き分岐命令実行方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11306016A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6779122B2 (en) * | 2000-12-26 | 2004-08-17 | Intel Corporation | Method and apparatus for executing a long latency instruction to delay the restarting of an instruction fetch unit |
| JP2005149297A (ja) * | 2003-11-18 | 2005-06-09 | Renesas Technology Corp | プロセッサおよびそのアセンブラ |
| JP2009116458A (ja) * | 2007-11-02 | 2009-05-28 | Mitsubishi Electric Corp | 信号処理プロセッサ |
| WO2013121516A1 (ja) * | 2012-02-14 | 2013-08-22 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
| JP2015135538A (ja) * | 2014-01-16 | 2015-07-27 | 三菱電機株式会社 | プロセッサ |
-
1998
- 1998-04-16 JP JP10106132A patent/JPH11306016A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6779122B2 (en) * | 2000-12-26 | 2004-08-17 | Intel Corporation | Method and apparatus for executing a long latency instruction to delay the restarting of an instruction fetch unit |
| JP2005149297A (ja) * | 2003-11-18 | 2005-06-09 | Renesas Technology Corp | プロセッサおよびそのアセンブラ |
| JP2009116458A (ja) * | 2007-11-02 | 2009-05-28 | Mitsubishi Electric Corp | 信号処理プロセッサ |
| WO2013121516A1 (ja) * | 2012-02-14 | 2013-08-22 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
| CN104106046A (zh) * | 2012-02-14 | 2014-10-15 | 瑞萨电子株式会社 | 数据处理装置 |
| JPWO2013121516A1 (ja) * | 2012-02-14 | 2015-05-11 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
| US9542190B2 (en) | 2012-02-14 | 2017-01-10 | Renesas Electronics Corporation | Processor with fetch control for stoppage |
| JP2015135538A (ja) * | 2014-01-16 | 2015-07-27 | 三菱電機株式会社 | プロセッサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6081887A (en) | System for passing an index value with each prediction in forward direction to enable truth predictor to associate truth value with particular branch instruction | |
| KR100423910B1 (ko) | 코프로세서 명령 실행 장치 및 방법 | |
| JPS6239780B2 (ja) | ||
| US6611909B1 (en) | Method and apparatus for dynamically translating program instructions to microcode instructions | |
| US7430678B2 (en) | Low power operation control unit and program optimizing method | |
| JPH11306016A (ja) | レジスタ間接分岐命令及び条件付き分岐命令実行方法 | |
| US20060095746A1 (en) | Branch predictor, processor and branch prediction method | |
| US6182211B1 (en) | Conditional branch control method | |
| US20070260857A1 (en) | Electronic Circuit | |
| JP3490005B2 (ja) | 命令制御装置及びその方法 | |
| US6427205B1 (en) | Digital signal processor and processor reducing the number of instructions upon processing condition execution instructions | |
| JP3691435B2 (ja) | プログラマブルコントローラ | |
| JP2694948B2 (ja) | マイクロプログラム処理装置 | |
| KR19980024622A (ko) | 프로그램 실행 방법 및 그 방법을 이용한 장치 | |
| JP4889235B2 (ja) | プログラム制御プロセッサ | |
| KR19980058221A (ko) | 파이프라인 정지회로를 구비한 프로세서 | |
| JPWO2000073863A1 (ja) | プログラマブルコントローラ | |
| JPH08241296A (ja) | 半導体集積回路 | |
| JPS5860355A (ja) | 情報処理装置 | |
| US5109516A (en) | Sequence controller for controlling next operating state with a short sequence | |
| JPH05334081A (ja) | パイプライン処理方式 | |
| JP2002229776A (ja) | 複数組の命令組を実行するためのデータ処理装置 | |
| JPH08106383A (ja) | 演算処理装置 | |
| KR950014161B1 (ko) | 어레이 프로세서(array processor)의 2단계(stage) 명령어 파이프라인 처리방법 | |
| JP2985244B2 (ja) | 情報処理装置 |