JPH11307654A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11307654A JPH11307654A JP10111085A JP11108598A JPH11307654A JP H11307654 A JPH11307654 A JP H11307654A JP 10111085 A JP10111085 A JP 10111085A JP 11108598 A JP11108598 A JP 11108598A JP H11307654 A JPH11307654 A JP H11307654A
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- Japan
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- mask
- conductive film
- insulating film
- film
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Abstract
(57)【要約】
【課題】 フラッシュメモリの製造工程数を削減し、も
ってフラッシュメモリの製造コストを削減する。 【解決手段】 半導体基板上に第１、第２の導電膜を順
次形成し、第２の導電膜をエッチングして、コントロー
ルゲートを形成し、第１の導電膜を用いてフローティン
グゲートと周辺回路とを同時に形成する。
ってフラッシュメモリの製造コストを削減する。 【解決手段】 半導体基板上に第１、第２の導電膜を順
次形成し、第２の導電膜をエッチングして、コントロー
ルゲートを形成し、第１の導電膜を用いてフローティン
グゲートと周辺回路とを同時に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、更に詳しく言えば、例えば周辺回路部を有す
るフラッシュメモリの製造工程の短縮に関する。
法に関し、更に詳しく言えば、例えば周辺回路部を有す
るフラッシュメモリの製造工程の短縮に関する。
【０００２】
【従来の技術】従来のフラッシュメモリの製造工程につ
いて説明する。 工程１：半導体基板２１上に熱酸化法を用いてSiO2より
なる第１の絶縁膜２２を形成する。次に、LPCVD（Low P
ressure Chemical Vapor Deposition）法を用いてポリ
シリコン膜を形成し、イオン注入を行って第１の導電膜
２３を形成する。次に、熱酸化法もしくはCVD法を用い
て第２の絶縁膜２４を形成し、CVD法を用いて第２の導
電膜２５を形成する。次に、全面にフォトレジストを塗
布し、所定領域を露光、現像して、第１のマスク２６を
形成する。 工程２：第１のマスク２６をマスクとして第２の導電膜
２５、第２の絶縁膜２４、第１の導電膜２３、第１の絶
縁膜２２を順次エッチングして、フローティングゲート
２７及びコントロールゲート２８を形成する。 工程３：全面にCVD法を用いて第３の絶縁膜２９を形成
し、CVD法を用いて第３の導電膜３０を形成する。次
に、全面にフォトレジストを塗布し、所定領域を露光、
現像して、第２のマスク３１を形成する。 工程４：第２のマスク３１をマスクとして第３の導電膜
をエッチングして、周辺回路配線３２を形成し、第２の
マスク３１を除去する。
いて説明する。 工程１：半導体基板２１上に熱酸化法を用いてSiO2より
なる第１の絶縁膜２２を形成する。次に、LPCVD（Low P
ressure Chemical Vapor Deposition）法を用いてポリ
シリコン膜を形成し、イオン注入を行って第１の導電膜
２３を形成する。次に、熱酸化法もしくはCVD法を用い
て第２の絶縁膜２４を形成し、CVD法を用いて第２の導
電膜２５を形成する。次に、全面にフォトレジストを塗
布し、所定領域を露光、現像して、第１のマスク２６を
形成する。 工程２：第１のマスク２６をマスクとして第２の導電膜
２５、第２の絶縁膜２４、第１の導電膜２３、第１の絶
縁膜２２を順次エッチングして、フローティングゲート
２７及びコントロールゲート２８を形成する。 工程３：全面にCVD法を用いて第３の絶縁膜２９を形成
し、CVD法を用いて第３の導電膜３０を形成する。次
に、全面にフォトレジストを塗布し、所定領域を露光、
現像して、第２のマスク３１を形成する。 工程４：第２のマスク３１をマスクとして第３の導電膜
をエッチングして、周辺回路配線３２を形成し、第２の
マスク３１を除去する。
【０００３】
【発明が解決しようとする課題】上記のように、従来の
フラッシュメモリの製造工程は、メモリセルを形成した
後、改めて第３の導電膜３０を形成し、メモリセルと周
辺回路配線とを別々に形成していたので、工程数が多
く、従って製造コストが高かった。本発明は、フラッシ
ュメモリの製造工程を削減し、もって製造コストを削減
することを目的とする。
フラッシュメモリの製造工程は、メモリセルを形成した
後、改めて第３の導電膜３０を形成し、メモリセルと周
辺回路配線とを別々に形成していたので、工程数が多
く、従って製造コストが高かった。本発明は、フラッシ
ュメモリの製造工程を削減し、もって製造コストを削減
することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、半導体基板上
に第１の絶縁膜、第１の導電膜、第２の絶縁膜、第２の
導電膜を順次形成し、第２の導電膜上の所定領域に第１
のマスクを形成し、第１のマスクをマスクとして前記第
２の絶縁膜及び前記第２の導電膜をエッチングし、第１
のマスク上及び前記第１の導電膜上の所定領域に第２の
マスクを形成し、第２のマスクをマスクとして前記第１
の導電膜をエッチングすることを特徴とする半導体装置
の製造方法である。
に第１の絶縁膜、第１の導電膜、第２の絶縁膜、第２の
導電膜を順次形成し、第２の導電膜上の所定領域に第１
のマスクを形成し、第１のマスクをマスクとして前記第
２の絶縁膜及び前記第２の導電膜をエッチングし、第１
のマスク上及び前記第１の導電膜上の所定領域に第２の
マスクを形成し、第２のマスクをマスクとして前記第１
の導電膜をエッチングすることを特徴とする半導体装置
の製造方法である。
【０００５】
【発明の実施の形態】以下に本発明の第１の実施形態に
ついて説明する。 工程１：図１（a）に示すように、半導体基板１上に熱
酸化法を用いて第１の絶縁膜２を厚さ100Åに形成す
る。次にLPCVD法を用いて3000Å程度にポリシリコン膜
を形成し、イオン注入を行って第１の導電膜３を形成す
る。次に熱酸化法もしくはCVD法を用いて第２の絶縁膜
を厚さ150Åに形成する。次にLPCVD法を用いて3000Å程
度にポリシリコン膜を形成し、イオン注入を行って、第
２の導電膜５を形成する。次に、全面にフォトレジスト
を塗布し、所定領域を感光、現像して、第１のマスク６
を形成する。次に、ベーキングを行って、第１のマスク
６を変質させ、エッチング耐性を向上させる。 工程２：図１（b）に示すように、第１のマスク６をマ
スクとして第２の導電膜５を異方性エッチングによって
エッチングし、コントロールゲート７を形成する。 工程３：図１（c）に示すように、全面にフォトレジス
トを塗布し、所定領域を感光、現像して、第２のマスク
８を形成する。このとき、第２のマスク８は第１のマス
ク６の上にも残存するようにすると、第２のマスク８を
形成する際に、不要なフォトレジストを除去すると同時
に第１のマスク６が除去されることを防止できる。ただ
し、工程１でベーキングを行い、第１のマスク６は変質
しているので、ベーキングを行っていない第２のマスク
に比較して除去されにくくなっており、第２のマスク８
を第１のマスク６上に形成しなくても第１のマスクを残
存させることは可能である。 工程４：図１（d）に示すように、第２のマスク８をマ
スクとして第１の導電膜３を異方性エッチングによって
エッチングし、フローティングゲート９及び周辺回路配
線１０を形成する。次に、第１及び第２のマスク６、８
を除去し、全面にCVD法を用いて第３の導電膜１１を厚
さ150Åに形成する。 以上により、周辺回路を備えたフラッシュメモリが形成
される。
ついて説明する。 工程１：図１（a）に示すように、半導体基板１上に熱
酸化法を用いて第１の絶縁膜２を厚さ100Åに形成す
る。次にLPCVD法を用いて3000Å程度にポリシリコン膜
を形成し、イオン注入を行って第１の導電膜３を形成す
る。次に熱酸化法もしくはCVD法を用いて第２の絶縁膜
を厚さ150Åに形成する。次にLPCVD法を用いて3000Å程
度にポリシリコン膜を形成し、イオン注入を行って、第
２の導電膜５を形成する。次に、全面にフォトレジスト
を塗布し、所定領域を感光、現像して、第１のマスク６
を形成する。次に、ベーキングを行って、第１のマスク
６を変質させ、エッチング耐性を向上させる。 工程２：図１（b）に示すように、第１のマスク６をマ
スクとして第２の導電膜５を異方性エッチングによって
エッチングし、コントロールゲート７を形成する。 工程３：図１（c）に示すように、全面にフォトレジス
トを塗布し、所定領域を感光、現像して、第２のマスク
８を形成する。このとき、第２のマスク８は第１のマス
ク６の上にも残存するようにすると、第２のマスク８を
形成する際に、不要なフォトレジストを除去すると同時
に第１のマスク６が除去されることを防止できる。ただ
し、工程１でベーキングを行い、第１のマスク６は変質
しているので、ベーキングを行っていない第２のマスク
に比較して除去されにくくなっており、第２のマスク８
を第１のマスク６上に形成しなくても第１のマスクを残
存させることは可能である。 工程４：図１（d）に示すように、第２のマスク８をマ
スクとして第１の導電膜３を異方性エッチングによって
エッチングし、フローティングゲート９及び周辺回路配
線１０を形成する。次に、第１及び第２のマスク６、８
を除去し、全面にCVD法を用いて第３の導電膜１１を厚
さ150Åに形成する。 以上により、周辺回路を備えたフラッシュメモリが形成
される。
【０００６】尚、工程３において、第２のマスク８は、
第２の絶縁膜４をエッチングした後に形成してもよい。
また、工程２及び工程３において、第２の絶縁膜２２を
除去し、第３の絶縁膜２９を形成したが、第２の絶縁膜
２２は除去せず、第２の絶縁膜２２上に第３の絶縁膜２
９を形成してもよい。
第２の絶縁膜４をエッチングした後に形成してもよい。
また、工程２及び工程３において、第２の絶縁膜２２を
除去し、第３の絶縁膜２９を形成したが、第２の絶縁膜
２２は除去せず、第２の絶縁膜２２上に第３の絶縁膜２
９を形成してもよい。
【０００７】尚、周辺回路配線１０は、任意の形状でよ
く、MOSトランジスタのゲート電極や、その他の電極で
もよい。
く、MOSトランジスタのゲート電極や、その他の電極で
もよい。
【０００８】本実施形態のフラッシュメモリ製造方法に
よれば、周辺回路配線１０を、第１の導電膜を利用して
形成するので、従来の技術のように第３の導電膜２９を
形成する必要がなく、また、第２のマスク８を第１のマ
スク６上に形成するので、第１のマスク６と第２のマス
ク８とを同時に除去できるので、第１のマスク６を別途
除去する工程が不要である。
よれば、周辺回路配線１０を、第１の導電膜を利用して
形成するので、従来の技術のように第３の導電膜２９を
形成する必要がなく、また、第２のマスク８を第１のマ
スク６上に形成するので、第１のマスク６と第２のマス
ク８とを同時に除去できるので、第１のマスク６を別途
除去する工程が不要である。
【０００９】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、第３の導電膜２９を形成する必要がなく、また、第
２のマスク６を除去する工程が不要であるため、製造工
程が削減でき、フラッシュメモリの製造コストの低減が
可能である。
ば、第３の導電膜２９を形成する必要がなく、また、第
２のマスク６を除去する工程が不要であるため、製造工
程が削減でき、フラッシュメモリの製造コストの低減が
可能である。
【図１】本発明の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図２】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242
Claims (1)
- 【請求項１】 半導体基板上に第１の絶縁膜、第１の導
電膜、第２の絶縁膜、第２の導電膜を順次形成し、前記
第２の導電膜上の所定領域に第１のマスクを形成し、前
記第１のマスクをマスクとして前記第２の導電膜を異方
性エッチングし、前記第１のマスク上及び前記第１の導
電膜上の所定領域に第２のマスクを形成し、前記第２の
マスクをマスクとして前記第１の導電膜を異方性エッチ
ングしてメモリトランジスタ部と周辺回路配線とを同時
に形成し、前記第１のマスク及び前記第２のマスクを同
時に除去することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111085A JPH11307654A (ja) | 1998-04-21 | 1998-04-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111085A JPH11307654A (ja) | 1998-04-21 | 1998-04-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307654A true JPH11307654A (ja) | 1999-11-05 |
Family
ID=14552012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10111085A Pending JPH11307654A (ja) | 1998-04-21 | 1998-04-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307654A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987054B2 (en) | 1998-02-27 | 2006-01-17 | Fujitsu Limited | Method of fabricating a semiconductor device having a groove formed in a resin layer |
-
1998
- 1998-04-21 JP JP10111085A patent/JPH11307654A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987054B2 (en) | 1998-02-27 | 2006-01-17 | Fujitsu Limited | Method of fabricating a semiconductor device having a groove formed in a resin layer |
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