JPH0936257A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH0936257A
JPH0936257A JP7179124A JP17912495A JPH0936257A JP H0936257 A JPH0936257 A JP H0936257A JP 7179124 A JP7179124 A JP 7179124A JP 17912495 A JP17912495 A JP 17912495A JP H0936257 A JPH0936257 A JP H0936257A
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gate electrode
insulating film
film
floating gate
silicon oxide
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JP7179124A
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Kazuo Sato
和夫 佐藤
Kenji Ueda
健次 上田
Michio Morita
倫生 森田
Fumihiko Noro
文彦 野呂
Kyoko Miyamoto
恭子 宮本
Hideaki Onishi
秀明 大西
Kazuo Umeda
和男 梅田
Kazuya Kubo
和也 久保
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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  • Non-Volatile Memory (AREA)
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Abstract

(57)【要約】 【目的】 トンネリング領域の形成が容易で、高い信頼
性を確保することができる消去ゲート電極を備えたフロ
ーティングゲート型半導体記憶装置および製造方法を提
供する。 【構成】 半導体基板１上に、素子分離絶縁膜８、９に
よって分離された活性領域を形成する。その活性領域上
にゲート絶縁膜４、フローティングゲート電極５を順次
形成する。前記フローティングゲート電極５上に、酸化
シリコン膜６を介して、コントロールゲート電極７を形
成する。フローティングゲート電極５の側壁面のみにト
ンネリング絶縁膜１１を形成する。その後、消去ゲート
電極１０を前記トンネリング絶縁膜を覆うように形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、消去ゲート電極を
備えたフローティングゲート型の半導体記憶装置および
その製造方法に関するものである。
【０００２】
【従来の技術】電気的に書き込み可能な不揮発性メモリ
として、フローティングゲート構造のＥＰＲＯＭ（Elec
trically Programable Read Only Memory）がよく知ら
れている。このＥＰＲＯＭは半導体基板上に形成された
ソース領域とドレイン領域にはさまれたチャンネル領域
上に第１の絶縁膜を介してフローテイングゲート電極が
形成され、さらにフローティングゲート電極上に第２の
絶縁膜を介してコントロールゲート電極が形成された構
造を有している。
【０００３】このＥＰＲＯＭの書き込み動作は、ドレイ
ン領域とコントロールゲート電極に高電圧を印加して半
導体基板のドレイン近傍のチャンネル領域でホットエレ
クトロンを発生させ、このホットエレクトロンをフロー
ティングゲート電極へ加速注入することにより行なわれ
る。
【０００４】また、読み出し動作は、ソース領域とドレ
イン領域との間、および、コントロールゲート電極に動
作電圧を印加し、ソース領域とドレイン領域との間に流
れる電流のレベルを検出することにより行われる。
【０００５】上記のようなＥＰＲＯＭは、記憶データの
消去を紫外線の照射によって行うものが一般的である
が、近年、上記第１の絶縁膜を薄膜化することにより、
この薄い絶縁膜を介してフローテイングゲート電極から
ソース領域、ドレイン領域、またはチャンネル領域にト
ンネリング現象を利用して電子を放出させることにより
電気的に消去を行うものが広く利用されるようになって
きた。
【０００６】さらに最近では、独立した消去用のゲート
電極を用いて消去を行なうメモリセル構造が提案されて
いる（例えば、特開平２−２９２８７０号公報参照）。
この消去ゲート電極を用いたメモリセル構造では、消去
ゲート電極とフローテイングゲート電極との間にトンネ
リング媒体となりうるトンネル絶縁膜を形成し、消去ゲ
ート電極に消去電圧を印加して、電子をフローティング
ゲート電極から消去ゲート電極にトンネリングさせるこ
とにより、消去を行なう。通常、このような消去ゲート
電極を用いた半導体記憶装置は、全メモリセル又はブロ
ック単位のメモリセル群が同時に消去されることから、
一般にフラッシュメモリと言われている。
【０００７】図８、図９は従来の消去ゲートを備えたフ
ローティングゲート型半導体記憶装置の平面図および断
面図である。図９（ａ）は図８のＡ−Ａ’断面図、図９
（ｂ）は図８のＢ−Ｂ’断面図である。図８および図９
において、１は半導体基板、２はソース領域、３はドレ
イン領域、４はゲート絶縁膜、５はフローティングゲー
ト電極、６は層間絶縁膜、７はコントロールゲート電
極、８および９は素子分離に用いる酸化シリコン膜、１
０は消去ゲート電極、１１はトンネル絶縁膜、１２およ
び１３は消去ゲート電極１０とフローティングゲート電
極５を電気的に絶縁する酸化シリコン膜である。
【０００８】以下、図９に示した従来の消去ゲートを備
えたフローティングゲート型の半導体記憶装置におけ
る、消去ゲート電極とフローティングゲート電極との間
に形成されたトンネル領域の構造およびその製造方法に
ついて説明する。
【０００９】まず、図１０に示すように、半導体基板１
上に公知の気相成長法により形成した酸化シリコン膜８
の所定の部分を選択的にエッチングした後、酸化シリコ
ン膜８の側壁面に酸化シリコン膜９からなるサイドウォ
ール膜を、公知の気相成長法と異方性ドライエッチング
技術を用いて形成する。次に、ゲート絶縁膜となる酸化
シリコン膜４を熱酸化法により形成し、その後全面に、
ポリシリコン膜５、酸化シリコン膜６、ポリシリコン膜
７、酸化シリコン膜１３を順次積層させる。ポリシリコ
ン膜５および７、酸化シリコン膜１３は公知の気相成長
法により形成し、酸化シリコン膜６はポリシリコン膜５
上を熱酸化して形成する。
【００１０】次いで、図１１に示すように、ポリシリコ
ン膜７、酸化シリコン膜１３をフォトレジストを用いた
公知のフォトエッチング技術により選択的にエッチング
し、ポリシリコン膜７よりなるコントロールゲート電極
を形成する。その後、酸化シリコン膜１３およびポリシ
リコン膜７の側壁面に不純物の添加されていない酸化シ
リコン膜１２よりなる第１のサイドウォール膜と、リン
またはボロンを不純物として添加した酸化シリコン膜１
４よりなる第２のサイドウォール膜を、公知の気相成長
法と異方性ドライエッチング技術を用いて形成し、２重
サイドウォール構造を形成する。
【００１１】つぎに、図１２に示すように、第２のサイ
ドウォール膜をマスクとして、ポリシリコン膜５をエッ
チングし、ポリシリコン膜５からなるフローティングゲ
ート電極を形成する。
【００１２】次いで、図１３に示すように、酸化シリコ
ン膜１４からなる第２のサイドウォール膜を公知のウェ
ットエッチングで除去する。この際、不純物が添加され
ていない第１のサイドウォール膜は、不純物を添加した
酸化シリコン膜に比べてエッチング速度が１／５０〜１
／１００と遅いため、ほとんどエッチング除去されな
い。このウエットエッチング工程により、フローティン
グゲート電極の上面の一部と側壁面が露出され、この露
出部分がトンネリング領域となる。つぎに、この露出部
分を熱酸化し、トンネル絶縁膜１１を形成する。最後に
トンネル絶縁膜１１上にポリシリコン膜１０よりなる消
去ゲート電極を形成する。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の消去ゲート電極を備えたフローティングゲ
ート型半導体記憶装置の構造および製造方法は、トンネ
リング領域がフローティングゲート電極の上面の一部と
側壁面との両方の露出部に位置するため、上記のような
２重サイドウォール構造を用いて形成しなけらばなら
ず、製造時の制御が非常に困難であり、製造上の安定性
に関して問題があった。さらに、第２のサイドウォール
膜として、不純物が添加された酸化シリコン膜を用いる
必要があるが、通常そのような不純物を添加した酸化シ
リコン膜の成長はパーティクルが発生しやすいことか
ら、歩留の悪化、信頼性の低下が起こり易いといった問
題点を有していた。
【００１４】本発明は、上記ような従来の課題を解決す
るものであり、消去ゲート電極を備えたフローティング
ゲート構造の半導体記憶装置において、トンネル領域を
安定に形成することができ、さらに歩留の悪化や信頼性
の低下が起こりにくい新規な構造および製造方法を提供
することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
の本発明による半導体記憶装置は、一導電型の半導体基
板内にソース領域およびドレイン領域を備え、前記半導
体基板上の所定の領域に第１の絶縁膜を備え、前記第１
の絶縁膜上にフローティングゲート電極を備え、前記フ
ローティングゲート電極上に第２の絶縁膜を介してコン
トロールゲート電極を備え、トンネリング媒体となる絶
縁膜を介して前記フローティングゲート電極と接すると
共にサイドウォール絶縁膜を介して前記コントロールゲ
ート電極と接する消去ゲート電極を備えている半導体記
憶装置であって、前記トンネリング媒体となる絶縁膜が
前記フローティングゲート電極の側壁面のみに設けられ
ている構造に特徴がある。
【００１６】また、本発明による半導体記憶装置の製造
方法の特徴は、一導電型の半導体基板内に、その半導体
基板と反対導電型のソース領域およびドレイン領域を形
成する工程と、前記半導体基板上に素子分離絶縁膜によ
って分離された活性領域を形成する工程と、前記活性領
域上に第１の絶縁膜を形成する工程と、前記第１の絶縁
膜および前記素子分離絶縁膜の表面に第１の導電膜、第
２の絶縁膜、第２の導電膜、そして第３の絶縁膜を順次
積層する工程と、前記第２の絶縁膜、第２の導電膜、及
び第３の絶縁膜の所定部分をエッチングにより除去して
コントロールゲート電極及びその上下の絶縁層を形成す
る工程と、前記コントロールゲート電極及びその上下の
絶縁層の側壁面にサイドウォール絶縁膜を形成をする工
程と、前記サイドウォール絶縁膜をマスクにして、前記
第１の導電膜をエッチングにより除去してフローティン
グゲート電極を形成する工程と、前記フローティングゲ
ート電極の側壁面にトンネリング媒体となるトンネリン
グ絶縁膜を形成する工程と、前記トンネリング絶縁膜、
前記サイドウォール絶縁膜、及び前記コントロールゲー
ト電極上の絶縁層を覆うように第３の導電膜からなる消
去ゲート電極を形成する工程を含んでいる点にある。好
ましくは、前記トンネリング絶縁膜は前記フローティン
グゲート電極の側壁面を酸化することにより形成され
る。
【００１７】
【発明の実施の形態】本発明者による研究の結果、トン
ネリング絶縁膜を従来のようにフローティングゲート電
極の上面の一部にまで設けなくても、フローティングゲ
ート電極の側壁面にのみ設けることにより、フローティ
ングゲート電極に蓄積された電子を容易に消去ゲート電
極にトンネリング放出させることができることが見い出
された。本発明はこの研究成果に基づいてなされたもの
であり、上記のような構造を実現する製造方法は、従来
のようにトンネリング領域を２重サイドウォール構造を
用いて形成する必要がなく、単一のサイドウォール構造
でトンネル領域を形成させるため、その制御が非常に容
易となる。さらに、従来のような不純物を添加したサイ
ドウォール膜を用いる必要がないので、パーティクルの
発生に起因する歩留の悪化や信頼性の低下が起こりにく
い。
【００１８】以下、本発明の好ましい実施形態につい
て、図面を参照しながら説明する。まず、図１および２
に、本発明による半導体記憶装置の平面図および断面図
を示す。図２（ａ）は図１のＡ−Ａ’断面図であり、図
２（ｂ）は図１のＢ−Ｂ’断面図である。
【００１９】図２に示すように、Ｐ型シリコン基板の表
面部には、Ｎ型拡散層からなるソース領域２、ドレイン
領域３および酸化シリコン膜８、９よりなる素子分離絶
縁膜が形成されている。ソース領域２とドレイン領域３
とにはさまれたチャンネル領域の上の一部に約３０ｎｍ
の酸化シリコン膜４よりなるゲート絶縁膜、そしてポリ
シリコン膜よりなるフローティングゲート電極５が形成
されている。フローティングゲート電極５上およびフロ
ーティングゲート電極領域以外のシリコン基板上に約３
０ｎｍの酸化シリコン膜よりなる層間絶縁膜６が形成さ
れ、その上に約４００ｎｍのポリシリコン膜よりなるコ
ントロールゲート電極７が形成されている。また、フロ
ーティングゲート電極５の側壁面のみに約３５ｎｍの酸
化シリコン膜よりなるトンネリング絶縁膜１１が形成さ
れている。さらに、約４００ｎｍのポリシリコン膜より
なる消去ゲート電極１０が、トンネリング絶縁膜１１、
酸化シリコン膜１２（約２００ｎｍ）、および酸化シリ
コン膜１３（約３００ｎｍ）を覆うように形成されてい
る。
【００２０】上記の実施形態では、トンネリング絶縁膜
が酸化シリコン膜である例を示したが、他に、窒化シリ
コン膜、酸化シリコン膜−窒化シリコン膜の２層膜、酸
化シリコン膜−窒化シリコン膜−酸化シリコン膜の３層
膜、オキシナイトライド膜、および高誘電体膜のよう
に、トンネリング媒体となりうる絶縁膜であればどんな
絶縁膜を用いてもよい。
【００２１】また、上記実施形態は、ソース領域２とド
レイン領域３とにはさまれたチャンネル領域上の一部に
ゲート絶縁膜およびフローティングゲート電極を形成し
たスプリットゲート構造の場合の例であるが、、ソース
領域２とドレイン領域３とに挟まれたチャンネル全面に
ゲート絶縁膜及びフローティングゲート電極を形成した
スタックゲート構造でも同様であることは言うまでもな
い。
【００２２】図３〜７は本発明による製造方法の好まし
い実施形態を示した工程順断面図である。各図におい
て、（ａ）は図１のＡ−Ａ’断面図、（ｂ）は図１のＢ
−Ｂ’断面図である。
【００２３】まず、図３（ａ），図３（ｂ）に示すよう
に、Ｐ型シリコン基板１上に、公知の選択的拡散技術に
よりＮ型の拡散層からなるソース領域２、ドレイン領域
３を形成する。その後、ＴＥＯＳを用いた減圧気相成長
法により酸化シリコン膜８を５００ｎｍの厚みで形成し
た後、９００℃の熱酸化雰囲気中で処理することにより
緻密化を行なう。つぎに、公知のフォトエツチング技術
により、酸化シリコン膜８の所定の部分を開孔する。そ
の後、全面に約２００ｎｍの酸化シリコン膜９をＴＥＯ
Ｓを用いた減圧気相成長法により成長し、続いて公知の
異方性ドライエッチング技術を用いて、前記開孔部の側
壁面に酸化シリコン膜９よりなるサイドウォール絶縁膜
を形成する。このサイドウォール絶縁膜により酸化シリ
コン膜８からなる素子分離絶縁膜の両端部の段差が滑ら
かになる。
【００２４】つぎに、図４（ａ），図４（ｂ）に示すよ
うに、９００℃の熱酸化法によりＰ型シリコン基板１上
の表面を酸化することにより酸化シリコン膜４を形成
し、その上に減圧気相成長法によりポリシリコン膜５を
３５０ｎｍの厚さで全面に形成する。次いで、公知のフ
ォトエッチング技術により、ポリシリコン膜５および酸
化シリコン膜４の所定の部分を選択的にエッチング除去
する。
【００２５】次いで、全面にＴＥＯＳを用いた減圧気相
成長法により酸化シリコン膜からなる約３０ｎｍの層間
絶縁膜６を形成し、９００℃の熱処理によって緻密化を
行なう。次いで、公知の減圧気相成長法により、約４０
０ｎｍのポリシリコン膜７を形成し、さらにその上にＴ
ＥＯＳを用いた減圧気相成長法により、約３００ｎｍの
酸化シリコン膜１３を形成する。
【００２６】つぎに、図５（ａ），図５（ｂ）に示すよ
うに、公知のフォトエツチング技術により、コントロー
ルゲート電極となる部分を残すように、酸化シリコン膜
１３をエッチングし、この酸化シリコン膜をマスクにし
てポリシリコン膜７をエッチングし、ポリシリコン膜よ
りなるコントロールゲート電極を形成する。次いで、Ｔ
ＥＯＳを用いた減圧気相成長法により全面に約２５０ｎ
ｍの酸化シリコン膜を成長させ、続いて公知の異方性ド
ライエッチング技術を用いて、コントロ−ルゲート電極
７およびその上の酸化シリコン膜１３の側壁面に酸化シ
リコン膜１２よりなるサイドウォール絶縁膜を形成す
る。
【００２７】つぎに、図６（ａ），図６（ｂ）に示すよ
うに、酸化シリコン膜１２よりなるサイドウォール絶縁
膜をマスクにしてポリシリコン膜５をエッチングし、ポ
リシリコン膜５からなるフローティングゲート電極を形
成する。この際、図６（ｂ）に示すように、フローティ
ングゲート電極の側壁面のみが露出する。
【００２８】次いで、図７（ａ），図７（ｂ）に示すよ
うに、フローティングゲート電極５の側壁面の露出部
に、９００℃の水蒸気雰囲気中での熱酸化処理を施すこ
とにより、約３０ｎｍのポリシリコン酸化膜よりなるト
ンネリング絶縁膜１１を形成する。つぎに、全面に約４
００ｎｍのポリシリコン膜を公知の減圧気相成長法によ
り形成し、公知のフォトエッチング技術により選択的に
エッチングを行い、トンネリング絶縁膜１１を覆うよう
に、ポリシリコン膜よりなる消去ゲート電極１０を形成
する。
【００２９】なお、この後に続く金属配線工程、保護膜
形成工程およびボンディングパッド形成工程について
は、周知の工程であるので図示及び説明を省略する。上
記の実施形態において、トンネリング絶縁膜として、ポ
リシリコン膜を酸化して形成した酸化シリコン膜を用い
たが、これに代えて窒化シリコン膜またはそれを構成要
素とする多層膜（例えば、酸化シリコン膜−窒化シリコ
ン膜の２層膜、酸化シリコン膜−窒化シリコン膜−酸化
シリコン膜の３層膜、オキシナイトライド膜など）を用
いてもよい。
【００３０】また、層間絶縁膜６として、気相成長法で
形成した酸化シリコン膜を用いたが、これに代えてポリ
シリコン膜を酸化して形成した酸化シリコン膜、窒化シ
リコン膜、およびこれらを組み合わせた多層膜（例え
ば、酸化シリコン膜−窒化シリコン膜の２層膜、酸化シ
リコン膜−窒化シリコン膜−酸化シリコン膜の３層膜、
オキシナイトライド膜など）を用いてもよい。
【００３１】さらに、上記の説明では、ソース領域２と
ドレイン領域３とに挟まれたチャンネル領域の上の一部
にゲート絶縁膜およびフローティングゲート電極を形成
したスプリットゲート構造の製造方法の例を示したが、
ソース領域２とドレイン領域３とに挟まれたチャンネル
領域の上の全面にゲート絶縁膜およびフローティングゲ
ート電極を形成したスタックゲート構造にも同様に本発
明を適用できることは言うまでもない。
【００３２】
【発明の効果】以上説明したように、本発明の新規な構
造を有する半導体記憶装置およびその製造方法によれ
ば、トンネリング領域がフローティングゲート電極の側
壁面にのみ形成されるため、従来のように２重サイドウ
ォール構造を用いてトンネリング領域を形成する必要が
なく、製造における制御が非常に容易となり、安定した
製造が可能となる。また、従来のように不純物を添加し
たサイドウォール膜を用いる必要がないので、パーティ
クルの発生に起因する問題も無くなり、歩留の悪化や信
頼性の低下が起こりにくい。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の実施形態を示す平面
図
【図２】図１の半導体記憶装置の断面図
【図３】図１及び２の半導体記憶装置の製造における最
初の工程を示す断面図
【図４】図３の工程に続く工程を示す断面図工程
【図５】図４の工程に続く工程を示す断面図工程
【図６】図５の工程に続く工程を示す断面図工程
【図７】図６の工程に続く工程を示す断面図工程
【図８】従来例に係る半導体記憶装置の平面図
【図９】図８の半導体記憶装置の断面図
【図１０】図８及び９の半導体記憶装置の製造における
最初の工程を示す断面図
【図１１】図１０の工程に続く工程を示す断面図工程
【図１２】図１１の工程に続く工程を示す断面図工程
【図１３】図１２の工程に続く工程を示す断面図工程
【符号の説明】
１ Ｐ型シリコン基板（半導体基板） ２ ソース領域（Ｎ型拡散層） ３ ドレイン領域（Ｎ型拡散層） ４ 酸化シリコン膜（ゲート絶縁膜） ５ ポリシリコン膜（フローティングゲート電極） ６ 酸化シリコン膜 ７ ポリシリコン膜（コントロールゲート電極） ８ 酸化シリコン膜（素子分離絶縁膜） ９ 酸化シリコン膜（素子分離絶縁膜） １０ ポリシリコン膜（消去ゲート電極） １１ トンネリング絶縁膜 １２ 酸化シリコン膜 １３ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野呂 文彦 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 宮本 恭子 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 大西 秀明 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 梅田 和男 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 久保 和也 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 一導電型の半導体基板内にソース領域お
    よびドレイン領域を備え、前記半導体基板上の所定の領
    域に第１の絶縁膜を備え、前記第１の絶縁膜上にフロー
    ティングゲート電極を備え、前記フローティングゲート
    電極上に第２の絶縁膜を介してコントロールゲート電極
    を備え、トンネリング媒体となる絶縁膜を介して前記フ
    ローティングゲート電極と接すると共にサイドウォール
    絶縁膜を介して前記コントロールゲート電極と接する消
    去ゲート電極を備えている半導体記憶装置であって、前
    記トンネリング媒体となる絶縁膜が前記フローティング
    ゲート電極の側壁面のみに設けられていることを特徴と
    する半導体記憶装置。
  2. 【請求項２】 一導電型の半導体基板内に、その半導体
    基板と反対導電型のソース領域およびドレイン領域を形
    成する工程と、前記半導体基板上に素子分離絶縁膜によ
    って分離された活性領域を形成する工程と、前記活性領
    域上に第１の絶縁膜を形成する工程と、前記第１の絶縁
    膜および前記素子分離絶縁膜の表面に第１の導電膜、第
    ２の絶縁膜、第２の導電膜、そして第３の絶縁膜を順次
    積層する工程と、前記第２の絶縁膜、第２の導電膜、及
    び第３の絶縁膜の所定部分をエッチング除去してコント
    ロールゲート電極及びその上下の絶縁層を形成する工程
    と、前記コントロールゲート電極及びその上下の絶縁層
    の側壁面にサイドウォール絶縁膜を形成をする工程と、
    前記サイドウォール絶縁膜をマスクにして、前記第１の
    導電膜をエッチングにより除去してフローティングゲー
    ト電極を形成する工程と、前記フローティングゲート電
    極の側壁面にトンネリング媒体となるトンネリング絶縁
    膜を形成する工程と、前記トンネリング絶縁膜、前記サ
    イドウォール絶縁膜、及び前記コントロールゲート電極
    上の絶縁層を覆うように第３の導電膜からなる消去ゲー
    ト電極を形成する工程とを含んでいる半導体記憶装置の
    製造方法。
  3. 【請求項３】 前記トンネリング絶縁膜が、前記フロー
    ティングゲート電極の側壁面を酸化することにより形成
    される請求項２記載の半導体記憶装置の製造方法。
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