JP2000269353A - 交流用スイッチ素子及び交流スイッチ回路 - Google Patents
交流用スイッチ素子及び交流スイッチ回路Info
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- H10D84/401—Combinations of FETs or IGBTs with BJTs
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- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】素子数を削減した低価格の交流用スイッチ素子
のゲート駆動を良好に行うことができる交流スイッチ回
路を提供する。 【解決手段】ＭＯＳ形トランジスタからなる双方向に導
通可能な交流用スイッチ素子Ｓ１、Ｓ２と、前記ＭＯＳ
形トランジスタのゲートの駆動電圧を制御するドライブ
回路ＤＲ１〜ＤＲ３と、このドライブ回路へ前記駆動電
圧を供給するコンデンサＣ１〜Ｃ３と、交流用スイッチ
素子Ｓ１、Ｓ２が接続された交流電源ＡＣの変化する最
低電位を検出するためのスイッチ素子ＳＷＥ、ＳＷＦ及
びダイオードＤＩ４、ＤＩ５と、前記最低電位を受け取
りこの最低電位を基準にしてコンデンサＣ１〜Ｃ３を昇
圧するブートストラップ回路とから構成されている。
のゲート駆動を良好に行うことができる交流スイッチ回
路を提供する。 【解決手段】ＭＯＳ形トランジスタからなる双方向に導
通可能な交流用スイッチ素子Ｓ１、Ｓ２と、前記ＭＯＳ
形トランジスタのゲートの駆動電圧を制御するドライブ
回路ＤＲ１〜ＤＲ３と、このドライブ回路へ前記駆動電
圧を供給するコンデンサＣ１〜Ｃ３と、交流用スイッチ
素子Ｓ１、Ｓ２が接続された交流電源ＡＣの変化する最
低電位を検出するためのスイッチ素子ＳＷＥ、ＳＷＦ及
びダイオードＤＩ４、ＤＩ５と、前記最低電位を受け取
りこの最低電位を基準にしてコンデンサＣ１〜Ｃ３を昇
圧するブートストラップ回路とから構成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、交流回路に用い
られる交流用スイッチ素子及び交流スイッチ回路に関す
るものであり、特に小型家電機器のインバータ用の交流
回路に使用されるものである。
られる交流用スイッチ素子及び交流スイッチ回路に関す
るものであり、特に小型家電機器のインバータ用の交流
回路に使用されるものである。
【０００２】
【従来の技術】近年、小型家電機器ではインバータ化が
進行している。このインバータ化の中で、ＤＣブラシレ
ス型に対し、安価で信頼性の高いシステムを提供する手
段として、交流（ＡＣ）を高速でスイッチングする以下
のような交流スイッチ回路が用いられている。
進行している。このインバータ化の中で、ＤＣブラシレ
ス型に対し、安価で信頼性の高いシステムを提供する手
段として、交流（ＡＣ）を高速でスイッチングする以下
のような交流スイッチ回路が用いられている。
【０００３】図１４は、前記交流スイッチ回路の基本的
な構成を示す回路図である。交流電源Ａ１０１から流れ
る電流は、スイッチＳＷ１０１がオンしたとき負荷Ｌ１
０１に流れ、スイッチＳＷ１０１がオフしたとき遮断さ
れる。しかし、このような回路の場合、実際には図１５
に示すように、スイッチＳＷ１０１がオフしたときに回
生電流を流すためのスイッチＳＷ１０２が設けられる。
さらに、スイッチＳＷ１０１−ＳＷ１０２間の貫通を防
ぐためにデッドタイムをもうけるが、このことにより発
生するサージを吸収するための双方向ツェナーダイオー
ドＺ１０１、Ｚ１０２、また交流電源Ａ１０１のインピ
ーダンスにより発生するサージを吸収するためのコンデ
ンサＣ１０１が必要になる。
な構成を示す回路図である。交流電源Ａ１０１から流れ
る電流は、スイッチＳＷ１０１がオンしたとき負荷Ｌ１
０１に流れ、スイッチＳＷ１０１がオフしたとき遮断さ
れる。しかし、このような回路の場合、実際には図１５
に示すように、スイッチＳＷ１０１がオフしたときに回
生電流を流すためのスイッチＳＷ１０２が設けられる。
さらに、スイッチＳＷ１０１−ＳＷ１０２間の貫通を防
ぐためにデッドタイムをもうけるが、このことにより発
生するサージを吸収するための双方向ツェナーダイオー
ドＺ１０１、Ｚ１０２、また交流電源Ａ１０１のインピ
ーダンスにより発生するサージを吸収するためのコンデ
ンサＣ１０１が必要になる。
【０００４】さらに、コスト面や電力ロスの面で有力な
手段は、図１６に示すように、双方向に電流を流せる交
流スイッチ回路を構成することである。この回路では、
図１５に示した回路において、前記スイッチＳＷ１０
１、ＳＷ１０２に、双方向に電流を流すことが可能な交
流用スイッチ素子ＡＳ１０１、ＡＳ１０２が用いられて
いる。この交流用スイッチ素子ＡＳ１０１、ＡＳ１０２
は、いずれも２つのＭＯＳ形電界効果トランジスタ（以
下ＭＯＳＦＥＴ）ＴＲ１０１、ＴＲ１０２を直列に接続
したものである。
手段は、図１６に示すように、双方向に電流を流せる交
流スイッチ回路を構成することである。この回路では、
図１５に示した回路において、前記スイッチＳＷ１０
１、ＳＷ１０２に、双方向に電流を流すことが可能な交
流用スイッチ素子ＡＳ１０１、ＡＳ１０２が用いられて
いる。この交流用スイッチ素子ＡＳ１０１、ＡＳ１０２
は、いずれも２つのＭＯＳ形電界効果トランジスタ（以
下ＭＯＳＦＥＴ）ＴＲ１０１、ＴＲ１０２を直列に接続
したものである。
【０００５】
【発明が解決しようとする課題】しかしながら、図１６
に示した交流用スイッチ素子では、ＭＯＳＦＥＴを直列
に２つ接続しているため、ＭＯＳＦＥＴ（素子）の数が
増加し、さらに配線抵抗が大きくなってしまう。したが
って、従来の交流スイッチ回路では、素子オン抵抗に余
裕のあるＭＯＳＦＥＴを多数準備しなければならず、低
価格化が阻害されてしまうという問題がある。
に示した交流用スイッチ素子では、ＭＯＳＦＥＴを直列
に２つ接続しているため、ＭＯＳＦＥＴ（素子）の数が
増加し、さらに配線抵抗が大きくなってしまう。したが
って、従来の交流スイッチ回路では、素子オン抵抗に余
裕のあるＭＯＳＦＥＴを多数準備しなければならず、低
価格化が阻害されてしまうという問題がある。
【０００６】また、前記ＴＲ１０１、ＴＲ１０２のゲー
ト駆動回路についてはソース電圧が異なるため、図１７
に示すように、フローティングの電源をそれぞれ用意し
なければならず、トランスを用いて電源を分離しなけれ
ばならないなど、回路が複雑になる。そこで、一般に、
図１８に示すようなブートストラップ電源Ｖｂｓ、制御
信号発生回路１０１、レベルシフト回路１０２、ドライ
ブ回路１０３、１０４、ダイオードＤ１０１、Ｄ１０
２、コンデンサＣ１０１、Ｃ１０２などから構成される
回路を用いるのが安価な方法として知られている。しか
し、交流用スイッチ素子の場合は、両端の電位が固定さ
れないため適用が困難である。
ト駆動回路についてはソース電圧が異なるため、図１７
に示すように、フローティングの電源をそれぞれ用意し
なければならず、トランスを用いて電源を分離しなけれ
ばならないなど、回路が複雑になる。そこで、一般に、
図１８に示すようなブートストラップ電源Ｖｂｓ、制御
信号発生回路１０１、レベルシフト回路１０２、ドライ
ブ回路１０３、１０４、ダイオードＤ１０１、Ｄ１０
２、コンデンサＣ１０１、Ｃ１０２などから構成される
回路を用いるのが安価な方法として知られている。しか
し、交流用スイッチ素子の場合は、両端の電位が固定さ
れないため適用が困難である。
【０００７】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、素子数を削減した簡素な構成で低価格
の交流用スイッチ素子を提供すること、及びこの交流用
スイッチ素子のゲート駆動を良好に行うことができる交
流スイッチ回路を提供することを目的とする。
れたものであり、素子数を削減した簡素な構成で低価格
の交流用スイッチ素子を提供すること、及びこの交流用
スイッチ素子のゲート駆動を良好に行うことができる交
流スイッチ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る交流用スイッチ素子は、第１導電形
の半導体基板上に形成された前記第１導電形と反対の第
２導電形の第１半導体領域と、前記第１半導体領域内に
分離されて形成された前記第１導電形の第２、第３半導
体領域と、前記第２半導体領域内に分離されて形成され
た前記第２導電形の第４、第５半導体領域と、前記第３
半導体領域内に分離されて形成された前記第２導電形の
第６、第７半導体領域と、前記第４、第５半導体領域と
前記第６、第７半導体領域との間の前記第２半導体領域
上部に形成された第１チャネル領域と、前記第４、第５
半導体領域と前記第６、第７半導体領域との間の前記第
３半導体領域上部に形成された第２チャネル領域と、前
記第１チャネル領域上に形成された第１制御電極と、前
記第２チャネル領域上に形成された第２制御電極とを具
備することを特徴とする。
に、この発明に係る交流用スイッチ素子は、第１導電形
の半導体基板上に形成された前記第１導電形と反対の第
２導電形の第１半導体領域と、前記第１半導体領域内に
分離されて形成された前記第１導電形の第２、第３半導
体領域と、前記第２半導体領域内に分離されて形成され
た前記第２導電形の第４、第５半導体領域と、前記第３
半導体領域内に分離されて形成された前記第２導電形の
第６、第７半導体領域と、前記第４、第５半導体領域と
前記第６、第７半導体領域との間の前記第２半導体領域
上部に形成された第１チャネル領域と、前記第４、第５
半導体領域と前記第６、第７半導体領域との間の前記第
３半導体領域上部に形成された第２チャネル領域と、前
記第１チャネル領域上に形成された第１制御電極と、前
記第２チャネル領域上に形成された第２制御電極とを具
備することを特徴とする。
【０００９】また、この発明に係る交流スイッチ回路
は、電流検出用端子付のＭＯＳ形トランジスタを有する
双方向に導通可能なスイッチ素子と、前記電流検出用端
子に流れる電流を検出する検出手段と、前記検出手段に
より検出した電流値に応じて前記ＭＯＳ形トランジスタ
のゲートへの印加電圧を制御する制御手段とを具備する
ことを特徴とする。
は、電流検出用端子付のＭＯＳ形トランジスタを有する
双方向に導通可能なスイッチ素子と、前記電流検出用端
子に流れる電流を検出する検出手段と、前記検出手段に
より検出した電流値に応じて前記ＭＯＳ形トランジスタ
のゲートへの印加電圧を制御する制御手段とを具備する
ことを特徴とする。
【００１０】また、この発明に係る交流スイッチ回路
は、ＭＯＳ形トランジスタを有する双方向に導通可能な
スイッチ素子と、前記ＭＯＳ形トランジスタのゲートの
駆動電圧を制御する制御手段と、前記制御手段へ前記駆
動電圧を供給するコンデンサと、前記スイッチ素子が接
続された交流電源と、前記交流電源の変化する最低電位
を基準にして前記コンデンサを昇圧するブートストラッ
プ回路とを具備することを特徴とする。
は、ＭＯＳ形トランジスタを有する双方向に導通可能な
スイッチ素子と、前記ＭＯＳ形トランジスタのゲートの
駆動電圧を制御する制御手段と、前記制御手段へ前記駆
動電圧を供給するコンデンサと、前記スイッチ素子が接
続された交流電源と、前記交流電源の変化する最低電位
を基準にして前記コンデンサを昇圧するブートストラッ
プ回路とを具備することを特徴とする。
【００１１】また、この発明に係る交流スイッチ回路
は、ＭＯＳ形トランジスタを有する双方向に導通可能な
スイッチ素子と、前記ＭＯＳ形トランジスタのゲートの
駆動電圧を制御する制御手段と、前記制御手段へ前記駆
動電圧を供給するコンデンサと、前記スイッチ素子が接
続された交流電源と、前記交流電源の変化する最低電位
を検出する検出手段と、前記検出手段より前記最低電位
を受け取り、前記最低電位を基準にして前記コンデンサ
を昇圧するブートストラップ回路とを具備することを特
徴とする。
は、ＭＯＳ形トランジスタを有する双方向に導通可能な
スイッチ素子と、前記ＭＯＳ形トランジスタのゲートの
駆動電圧を制御する制御手段と、前記制御手段へ前記駆
動電圧を供給するコンデンサと、前記スイッチ素子が接
続された交流電源と、前記交流電源の変化する最低電位
を検出する検出手段と、前記検出手段より前記最低電位
を受け取り、前記最低電位を基準にして前記コンデンサ
を昇圧するブートストラップ回路とを具備することを特
徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。まず、交流用スイッチ素
子（双方向スイッチ素子）について説明し、以下この素
子を駆動するドライブ回路を含む交流スイッチ回路につ
いて説明する。
実施の形態について説明する。まず、交流用スイッチ素
子（双方向スイッチ素子）について説明し、以下この素
子を駆動するドライブ回路を含む交流スイッチ回路につ
いて説明する。
【００１３】図１は、この発明の第１の実施の形態の交
流用スイッチ素子の構造を示す断面図である。図２は、
前記交流用スイッチ素子の回路図である。
流用スイッチ素子の構造を示す断面図である。図２は、
前記交流用スイッチ素子の回路図である。
【００１４】図１に示すように、ｐ形半導体基板１０上
にはドレインであるｎ形の低濃度領域（以下ｎ−領域）
１１が形成され、このｎ−領域１１内には２つのｐ形領
域１２Ａ、１２Ｂが形成されている。さらに、この２つ
のｐ形領域１２Ａ、１２Ｂ内にはソースであるｎ形の高
濃度領域（以下ｎ＋領域）１３Ａ、１３Ｂがそれぞれ形
成されている。
にはドレインであるｎ形の低濃度領域（以下ｎ−領域）
１１が形成され、このｎ−領域１１内には２つのｐ形領
域１２Ａ、１２Ｂが形成されている。さらに、この２つ
のｐ形領域１２Ａ、１２Ｂ内にはソースであるｎ形の高
濃度領域（以下ｎ＋領域）１３Ａ、１３Ｂがそれぞれ形
成されている。
【００１５】前記ｎ＋領域１３Ａとｎ＋領域１３Ｂ間の
ｐ形領域１２Ａ上部、及び前記ｎ＋領域１３Ａとｎ＋領
域１３Ｂ間のｐ形領域１２Ｂ上部はチャネル領域であ
る。これらチャネル領域上には、それぞれゲート絶縁膜
を介してゲート電極１６Ａ、１６Ｂが形成され、さらに
ゲート電極１６Ａ、１６Ｂにはゲート端子ＧＡ、ＧＢが
接続される。前記ｎ＋領域１３Ａ及びｐ形領域１２Ａに
はソース端子ＳＡが接続され、前記ｎ＋領域１３Ｂ及び
ｐ形領域１２Ｂにはソース端子ＳＢが接続される。
ｐ形領域１２Ａ上部、及び前記ｎ＋領域１３Ａとｎ＋領
域１３Ｂ間のｐ形領域１２Ｂ上部はチャネル領域であ
る。これらチャネル領域上には、それぞれゲート絶縁膜
を介してゲート電極１６Ａ、１６Ｂが形成され、さらに
ゲート電極１６Ａ、１６Ｂにはゲート端子ＧＡ、ＧＢが
接続される。前記ｎ＋領域１３Ａ及びｐ形領域１２Ａに
はソース端子ＳＡが接続され、前記ｎ＋領域１３Ｂ及び
ｐ形領域１２Ｂにはソース端子ＳＢが接続される。
【００１６】前述した構造を有する交流用スイッチ素子
では、ドレインであるｎ−領域を共有したＤＭＯＳ（Do
uble-Diffused MOSFET）形のｎチャネルＭＯＳＦＥＴが
２つ組み合わされて１つの素子が構成されている。ＭＯ
ＳＦＥＴにラテラル構造を用いることで２つのＭＯＳＦ
ＥＴの一体化（モノリシック化）が可能となり、さらに
２つのＭＯＳＦＥＴのソース、ドレインを対称に配置す
ることでドレインを共有化している。図面上、左側のス
イッチ素子をＳＷＡ、右側のスイッチ素子をＳＷＢとす
る。
では、ドレインであるｎ−領域を共有したＤＭＯＳ（Do
uble-Diffused MOSFET）形のｎチャネルＭＯＳＦＥＴが
２つ組み合わされて１つの素子が構成されている。ＭＯ
ＳＦＥＴにラテラル構造を用いることで２つのＭＯＳＦ
ＥＴの一体化（モノリシック化）が可能となり、さらに
２つのＭＯＳＦＥＴのソース、ドレインを対称に配置す
ることでドレインを共有化している。図面上、左側のス
イッチ素子をＳＷＡ、右側のスイッチ素子をＳＷＢとす
る。
【００１７】このような交流用スイッチ素子を構成する
２つのスイッチ素子ＳＷＡ、ＳＷＢでは、ゲート端子Ｇ
ＡとソースＳＡの間、及びゲート端子ＧＢとソースＳＢ
の間に正バイアスを加えることにより、チャネル領域の
ｐ領域が反転して反転層（チャネル）が形成され、一方
のスイッチ素子から他方のスイッチ素子へ電流が流れ
る。２つのスイッチ素子ＳＷＡ、ＳＷＢがオンするよう
にゲートＧＡとソースＳＡの間、及びゲートＧＢとソー
スＳＢの間がバイアスされれば、どちら側から電圧を印
加しても電流が流れる。一方、２つのスイッチ素子ＳＷ
Ａ、ＳＷＢがオフの状態では、互いの寄生ダイオードの
カソード同士が接続されているため、電流が流れる経路
はない。
２つのスイッチ素子ＳＷＡ、ＳＷＢでは、ゲート端子Ｇ
ＡとソースＳＡの間、及びゲート端子ＧＢとソースＳＢ
の間に正バイアスを加えることにより、チャネル領域の
ｐ領域が反転して反転層（チャネル）が形成され、一方
のスイッチ素子から他方のスイッチ素子へ電流が流れ
る。２つのスイッチ素子ＳＷＡ、ＳＷＢがオンするよう
にゲートＧＡとソースＳＡの間、及びゲートＧＢとソー
スＳＢの間がバイアスされれば、どちら側から電圧を印
加しても電流が流れる。一方、２つのスイッチ素子ＳＷ
Ａ、ＳＷＢがオフの状態では、互いの寄生ダイオードの
カソード同士が接続されているため、電流が流れる経路
はない。
【００１８】次に、図１に示した交流用スイッチ素子の
ドライブ回路について説明する。
ドライブ回路について説明する。
【００１９】図３、図４は、前記交流用スイッチ素子の
ドライブ回路を考察するための回路図である。
ドライブ回路を考察するための回路図である。
【００２０】図３に示すように、ゲート端子ＧＡとソー
スＳＡの間、及びゲート端子ＧＢとソースＳＢの間に電
源Ｅにより正バイアスを加えると、スイッチ素子ＳＷ
Ａ、ＳＷＢがオンして交流電源ＡＣから負荷２０に電流
が流れる。
スＳＡの間、及びゲート端子ＧＢとソースＳＢの間に電
源Ｅにより正バイアスを加えると、スイッチ素子ＳＷ
Ａ、ＳＷＢがオンして交流電源ＡＣから負荷２０に電流
が流れる。
【００２１】今、図３に示す回路において、スイッチ素
子ＳＷＡのゲートへの正バイアスを止めて図４に示すよ
うな状態にした場合を考えてみる。この場合、バイアス
を停止した方のスイッチ素子ＳＷＡは、図４に示すよう
に、ｐ領域がＩＧＢＴのコレクタと同様の動きをする。
このため、ＳＷＡ及びＳＷＢからなる交流用スイッチ素
子はＩＧＢＴとして動作する。しかし、交流ラインのス
イッチとして用いるためには、図１に示す素子は電流の
向きに応じて、片方のスイッチ素子のゲート−ソース間
バイアスをオン、オフしなければならない。
子ＳＷＡのゲートへの正バイアスを止めて図４に示すよ
うな状態にした場合を考えてみる。この場合、バイアス
を停止した方のスイッチ素子ＳＷＡは、図４に示すよう
に、ｐ領域がＩＧＢＴのコレクタと同様の動きをする。
このため、ＳＷＡ及びＳＷＢからなる交流用スイッチ素
子はＩＧＢＴとして動作する。しかし、交流ラインのス
イッチとして用いるためには、図１に示す素子は電流の
向きに応じて、片方のスイッチ素子のゲート−ソース間
バイアスをオン、オフしなければならない。
【００２２】そこで、電流の向きを検出する機能を備え
たドライブ回路を形成する必要がある。図５は、電流検
出機能を備えた交流用スイッチ素子のドライブ回路の構
成を示す回路図である。図６は図５に用いた交流用スイ
ッチ素子の構造を示す斜視図であり、図７は前記交流用
スイッチ素子の回路図である。なお、図６ではｐ形領域
１２Ａ、１２Ｂとｎ＋領域１３Ａ、１３Ｂのみを示す。
たドライブ回路を形成する必要がある。図５は、電流検
出機能を備えた交流用スイッチ素子のドライブ回路の構
成を示す回路図である。図６は図５に用いた交流用スイ
ッチ素子の構造を示す斜視図であり、図７は前記交流用
スイッチ素子の回路図である。なお、図６ではｐ形領域
１２Ａ、１２Ｂとｎ＋領域１３Ａ、１３Ｂのみを示す。
【００２３】図６、図７に示すように、この交流用スイ
ッチ素子は、図１に示す素子において、ソース領域であ
るｎ＋領域１３Ａ、１３Ｂの一部を切り離し、その切り
離した領域を電流を検出するセンス領域ＳＥ１としたも
のである。残りのソース領域はＭＡ１にて示してある。
センス領域ＳＥ１にはセンス端子ＳＥＡ、ＳＥＢがそれ
ぞれ接続され、ソース領域ＭＡ１にはメイン端子ＭＮ
Ａ、ＭＮＢが接続されている。図６、図７に示す交流用
スイッチ素子は、このように構成された電流センス付き
ＭＯＳＦＥＴである。その他の構造は、図１に示す素子
と同様である。
ッチ素子は、図１に示す素子において、ソース領域であ
るｎ＋領域１３Ａ、１３Ｂの一部を切り離し、その切り
離した領域を電流を検出するセンス領域ＳＥ１としたも
のである。残りのソース領域はＭＡ１にて示してある。
センス領域ＳＥ１にはセンス端子ＳＥＡ、ＳＥＢがそれ
ぞれ接続され、ソース領域ＭＡ１にはメイン端子ＭＮ
Ａ、ＭＮＢが接続されている。図６、図７に示す交流用
スイッチ素子は、このように構成された電流センス付き
ＭＯＳＦＥＴである。その他の構造は、図１に示す素子
と同様である。
【００２４】図６、図７に示す交流用スイッチ素子で
は、パターン上におけるセンス領域ＳＥ１とソース領域
ＭＡ１の面積比により電流が分流される。例えば、セン
ス領域ＳＥ１とソース領域ＭＡ１がＮ：１の面積比の場
合、電流もＮ：１の比で流れることになる。
は、パターン上におけるセンス領域ＳＥ１とソース領域
ＭＡ１の面積比により電流が分流される。例えば、セン
ス領域ＳＥ１とソース領域ＭＡ１がＮ：１の面積比の場
合、電流もＮ：１の比で流れることになる。
【００２５】次に、図５に示すドライブ回路について説
明する。図５に示すように、Ａ端子は、交流用スイッチ
素子Ｓ１におけるスイッチ素子ＳＷＡのメイン端子ＭＮ
Ａに接続されるとともに、抵抗Ｒ１を介して前記スイッ
チ素子ＳＷＡのセンス端子ＳＥＡに、電源Ｅ１を介して
オペアンプＯＰ１の負端子にぞれぞれ接続される。前記
抵抗Ｒ１とセンス端子ＳＥＡの接続点は、オペアンプＯ
Ｐ１の正端子に接続され、このオペアンプＯＰ１の出力
端子はＡＮＤ回路ＡＤ１の第１端子に接続される。
明する。図５に示すように、Ａ端子は、交流用スイッチ
素子Ｓ１におけるスイッチ素子ＳＷＡのメイン端子ＭＮ
Ａに接続されるとともに、抵抗Ｒ１を介して前記スイッ
チ素子ＳＷＡのセンス端子ＳＥＡに、電源Ｅ１を介して
オペアンプＯＰ１の負端子にぞれぞれ接続される。前記
抵抗Ｒ１とセンス端子ＳＥＡの接続点は、オペアンプＯ
Ｐ１の正端子に接続され、このオペアンプＯＰ１の出力
端子はＡＮＤ回路ＡＤ１の第１端子に接続される。
【００２６】また、Ｂ端子は、スイッチ素子ＳＷＢのメ
イン端子ＭＮＢに接続されるとともに、抵抗Ｒ２を介し
て前記スイッチ素子ＳＷＢのセンス端子ＳＥＢに、また
電源Ｅ２を介してオペアンプＯＰ２の負端子にぞれぞれ
接続される。前記抵抗Ｒ２とセンス端子ＳＥＢの接続点
は、オペアンプＯＰ２の正端子に接続され、このオペア
ンプＯＰ２の出力端子はＡＮＤ回路ＡＤ２の第１端子に
接続される。さらに、前記ＡＮＤ回路ＡＤ１、ＡＤ２の
第２端子同士が接続されている。
イン端子ＭＮＢに接続されるとともに、抵抗Ｒ２を介し
て前記スイッチ素子ＳＷＢのセンス端子ＳＥＢに、また
電源Ｅ２を介してオペアンプＯＰ２の負端子にぞれぞれ
接続される。前記抵抗Ｒ２とセンス端子ＳＥＢの接続点
は、オペアンプＯＰ２の正端子に接続され、このオペア
ンプＯＰ２の出力端子はＡＮＤ回路ＡＤ２の第１端子に
接続される。さらに、前記ＡＮＤ回路ＡＤ１、ＡＤ２の
第２端子同士が接続されている。
【００２７】このように構成されたドライブ回路は、電
流の向きとその電流値を電流センス付きＭＯＳＦＥＴの
センス端子ＳＥＡ、ＳＥＢで検出し、検出した電流値が
設定値を超えるとそのＭＯＳＦＥＴのゲートをオフする
回路である。Ｂ端子を正電圧に、Ａ端子を負電圧に設定
すれば、電流が流れ込む側のスイッチ素子ＳＷＢについ
ては、ゲートがオフされる。そして、以降電流の向きが
反転するまで、ＩＧＢＴのコレクタとして動作する。交
流の波形が反転し、電流の向きが逆転すると、もう一
度、スイッチ素子ＳＷＢのゲートがバイアスされ、ＭＯ
ＳＦＥＴとして動作する。
流の向きとその電流値を電流センス付きＭＯＳＦＥＴの
センス端子ＳＥＡ、ＳＥＢで検出し、検出した電流値が
設定値を超えるとそのＭＯＳＦＥＴのゲートをオフする
回路である。Ｂ端子を正電圧に、Ａ端子を負電圧に設定
すれば、電流が流れ込む側のスイッチ素子ＳＷＢについ
ては、ゲートがオフされる。そして、以降電流の向きが
反転するまで、ＩＧＢＴのコレクタとして動作する。交
流の波形が反転し、電流の向きが逆転すると、もう一
度、スイッチ素子ＳＷＢのゲートがバイアスされ、ＭＯ
ＳＦＥＴとして動作する。
【００２８】また、図５に示したドライブ回路を、図１
６に示した交流スイッチ回路に適用すると、図８に示す
ようになる。
６に示した交流スイッチ回路に適用すると、図８に示す
ようになる。
【００２９】図８に示す交流スイッチ回路は、交流電源
ＡＣと負荷２０とを接続する電源ラインに対して、交流
用スイッチ素子Ｓ１を含む前記ドライブ回路を直列に接
続し、交流用スイッチ素子Ｓ２を含む前記ドライブ回路
を負荷２０に対して並列に接続して、図に示すように構
成したものである。交流用スイッチ素子Ｓ１のゲートに
接続されたＡＮＤ回路ＡＤ１、ＡＤ２の第２端子同士は
接続され、この接続点にはレベルシフト回路２１の出力
部が接続される。同様に、交流用スイッチ素子Ｓ２のゲ
ートに接続されたＡＮＤ回路ＡＤ３、ＡＤ４の第２端子
同士は接続され、この接続点にはレベルシフト回路２１
の出力部が接続される。さらに、このレベルシフト回路
２１には、制御信号発生回路２２が接続されている。
ＡＣと負荷２０とを接続する電源ラインに対して、交流
用スイッチ素子Ｓ１を含む前記ドライブ回路を直列に接
続し、交流用スイッチ素子Ｓ２を含む前記ドライブ回路
を負荷２０に対して並列に接続して、図に示すように構
成したものである。交流用スイッチ素子Ｓ１のゲートに
接続されたＡＮＤ回路ＡＤ１、ＡＤ２の第２端子同士は
接続され、この接続点にはレベルシフト回路２１の出力
部が接続される。同様に、交流用スイッチ素子Ｓ２のゲ
ートに接続されたＡＮＤ回路ＡＤ３、ＡＤ４の第２端子
同士は接続され、この接続点にはレベルシフト回路２１
の出力部が接続される。さらに、このレベルシフト回路
２１には、制御信号発生回路２２が接続されている。
【００３０】この第１の実施に形態を用いれば、電流の
向きに応じていずれか片方のスイッチ素子をオフしてＩ
ＧＢＴを形成することができ、複雑な回路と単体ＩＧＢ
Ｔを組み合わせることなく、交流を切り換えるスイッチ
を形成することができる。また、電流値によりＭＯＳＦ
ＥＴとＩＧＢＴとを自在に切り換えられるので、残り電
圧が大きくなる大電流領域では、ＩＧＢＴとして低いＶ
ｃｅを実現でき、ＩＧＢＴ特有のダイオードＶＦ分のロ
スが問題となる低電流（残り電圧の低い）領域ではＭＯ
ＳＦＥＴとして動作するように設定できる。これによ
り、単体のＩＧＢＴを用いるよりも、さらに低い電力ロ
スのスイッチを実現できる。
向きに応じていずれか片方のスイッチ素子をオフしてＩ
ＧＢＴを形成することができ、複雑な回路と単体ＩＧＢ
Ｔを組み合わせることなく、交流を切り換えるスイッチ
を形成することができる。また、電流値によりＭＯＳＦ
ＥＴとＩＧＢＴとを自在に切り換えられるので、残り電
圧が大きくなる大電流領域では、ＩＧＢＴとして低いＶ
ｃｅを実現でき、ＩＧＢＴ特有のダイオードＶＦ分のロ
スが問題となる低電流（残り電圧の低い）領域ではＭＯ
ＳＦＥＴとして動作するように設定できる。これによ
り、単体のＩＧＢＴを用いるよりも、さらに低い電力ロ
スのスイッチを実現できる。
【００３１】次に、この発明の第２の実施の形態の交流
スイッチ回路について説明する。
スイッチ回路について説明する。
【００３２】図９は、この発明の第２の実施の形態の交
流スイッチ回路の構成を示す回路図である。
流スイッチ回路の構成を示す回路図である。
【００３３】図９に示すように、ブートストラップ電源
Ｖｂｓの正電圧側は、ダイオードＤＩ１を介してドライ
ブ回路ＤＲ１の第１端子Ｔ１に接続される。同様に、ブ
ートストラップ電源Ｖｂｓの正電圧側は、ダイオードＤ
Ｉ２を介してドライブ回路ＤＲ２の第１端子Ｔ１に、ま
たダイオードＤＩ３を介してドライブ回路ＤＲ３の第１
端子Ｔ１にそれぞれ接続される。ダイオードＤＩ１のカ
ソードは、コンデンサＣ１を介してドライブ回路ＤＲ１
の第２端子Ｔ２とスイッチ素子ＳＷＤのソースに接続さ
れる。同様に、ダイオードＤＩ２のカソードは、コンデ
ンサＣ２を介してドライブ回路ＤＲ２の第２端子Ｔ２と
スイッチ素子ＳＷＢのソースに接続される。ダイオード
ＤＩ３のカソードは、コンデンサＣ３を介してドライブ
回路ＤＲ３の第２端子Ｔ２とスイッチ素子ＳＷＡ、ＳＷ
Ｃのソース、及び負荷２０の一端にそれぞれ接続され
る。
Ｖｂｓの正電圧側は、ダイオードＤＩ１を介してドライ
ブ回路ＤＲ１の第１端子Ｔ１に接続される。同様に、ブ
ートストラップ電源Ｖｂｓの正電圧側は、ダイオードＤ
Ｉ２を介してドライブ回路ＤＲ２の第１端子Ｔ１に、ま
たダイオードＤＩ３を介してドライブ回路ＤＲ３の第１
端子Ｔ１にそれぞれ接続される。ダイオードＤＩ１のカ
ソードは、コンデンサＣ１を介してドライブ回路ＤＲ１
の第２端子Ｔ２とスイッチ素子ＳＷＤのソースに接続さ
れる。同様に、ダイオードＤＩ２のカソードは、コンデ
ンサＣ２を介してドライブ回路ＤＲ２の第２端子Ｔ２と
スイッチ素子ＳＷＢのソースに接続される。ダイオード
ＤＩ３のカソードは、コンデンサＣ３を介してドライブ
回路ＤＲ３の第２端子Ｔ２とスイッチ素子ＳＷＡ、ＳＷ
Ｃのソース、及び負荷２０の一端にそれぞれ接続され
る。
【００３４】また、レベルシフト回路２１には、ブート
ストラップ電源Ｖｂｓの正電圧側及び基準電圧（ＧＮ
Ｄ）、さらに制御信号発生回路２２の出力部がそれぞれ
接続される。前記制御信号発生回路２２には、基準電圧
（ＧＮＤ）が接続される。また、レベルシフト回路２１
の出力部は、前記ドライブ回路ＤＲ１、ＤＲ２、ＤＲ３
の第３端子Ｔ３にそれぞれ接続される。そして、ドライ
ブ回路ＤＲ１の出力端子Ｔ４は、インバータＩＶ１を介
してスイッチ素子ＳＷＤのゲートに接続される。ドライ
バ回路ＤＲ２の出力端子Ｔ４はスイッチ素子ＳＷＢのゲ
ートに接続される。さらに、ドライバ回路ＤＲ３の出力
端子Ｔ４は、スイッチ素子ＳＷＡのゲートに接続される
とともに、インバータＩＶ２を介してスイッチ素子ＳＷ
Ｃのゲートに接続される。さらに、スイッチ素子ＳＷＡ
とＳＷＢのドレイン同士、またスイッチ素子ＳＷＣとＳ
ＷＤのドレイン同士が接続される。
ストラップ電源Ｖｂｓの正電圧側及び基準電圧（ＧＮ
Ｄ）、さらに制御信号発生回路２２の出力部がそれぞれ
接続される。前記制御信号発生回路２２には、基準電圧
（ＧＮＤ）が接続される。また、レベルシフト回路２１
の出力部は、前記ドライブ回路ＤＲ１、ＤＲ２、ＤＲ３
の第３端子Ｔ３にそれぞれ接続される。そして、ドライ
ブ回路ＤＲ１の出力端子Ｔ４は、インバータＩＶ１を介
してスイッチ素子ＳＷＤのゲートに接続される。ドライ
バ回路ＤＲ２の出力端子Ｔ４はスイッチ素子ＳＷＢのゲ
ートに接続される。さらに、ドライバ回路ＤＲ３の出力
端子Ｔ４は、スイッチ素子ＳＷＡのゲートに接続される
とともに、インバータＩＶ２を介してスイッチ素子ＳＷ
Ｃのゲートに接続される。さらに、スイッチ素子ＳＷＡ
とＳＷＢのドレイン同士、またスイッチ素子ＳＷＣとＳ
ＷＤのドレイン同士が接続される。
【００３５】また、交流電源ＡＣの一方の端子２３に
は、スイッチ素子ＳＷＥのドレイン、ダイオードＤＩ４
のカソード、及びスイッチ素子ＳＷＢのソースがそれぞ
れ接続される。交流電源ＡＣの他方の端子２４には、ス
イッチ素子ＳＷＦのドレイン、ダイオードＤＩ５のカソ
ード、スイッチ素子ＳＷＤのソース、及び負荷２０の他
端がそれぞれ接続される。
は、スイッチ素子ＳＷＥのドレイン、ダイオードＤＩ４
のカソード、及びスイッチ素子ＳＷＢのソースがそれぞ
れ接続される。交流電源ＡＣの他方の端子２４には、ス
イッチ素子ＳＷＦのドレイン、ダイオードＤＩ５のカソ
ード、スイッチ素子ＳＷＤのソース、及び負荷２０の他
端がそれぞれ接続される。
【００３６】さらに、ブートストラップ電源Ｖｂｓの正
電圧側は、抵抗Ｒ３を介してスイッチ素子ＳＷＥのゲー
トとダイオードＤＩ５のアノードに接続される。さら
に、前記正電圧側は、抵抗Ｒ４を介してスイッチ素子Ｓ
ＷＦのゲートとダイオードＤＩ４のアノードに接続され
る。スイッチ素子ＳＷＥとＳＷＦのソース同士は接続さ
れ、この接続点には基準電圧が接続される。
電圧側は、抵抗Ｒ３を介してスイッチ素子ＳＷＥのゲー
トとダイオードＤＩ５のアノードに接続される。さら
に、前記正電圧側は、抵抗Ｒ４を介してスイッチ素子Ｓ
ＷＦのゲートとダイオードＤＩ４のアノードに接続され
る。スイッチ素子ＳＷＥとＳＷＦのソース同士は接続さ
れ、この接続点には基準電圧が接続される。
【００３７】また、図１０は、前記レベルシフト回路２
１の構成の一例を示す回路図である。レベルシフト回路
２１は、基準電圧（ＧＮＤ）を基準に、制御信号発生回
路２２から入力される制御信号をドライブ回路ＤＲ１〜
ＤＲ３にそれぞれ供給する。ブートストラップ電源Ｖｂ
ｓから出力される信号Ｖｂｓは、抵抗Ｒ５を介してＮＡ
ＮＤ回路ＮＤ１の第１端子とｎチャネルＭＯＳトランジ
スタ（以下ｎＭＯＳトランジスタ）ＴＲ１のドレインに
入力される。さらに、信号Ｖｂｓは、抵抗Ｒ６を介して
ＮＡＮＤ回路ＮＤ２の第１端子とｎＭＯＳトランジスタ
ＴＲ２のドレインに入力される。これらｎＭＯＳトラン
ジスタＴＲ１、ＴＲ２のソースにはＧＮＤが供給され
る。
１の構成の一例を示す回路図である。レベルシフト回路
２１は、基準電圧（ＧＮＤ）を基準に、制御信号発生回
路２２から入力される制御信号をドライブ回路ＤＲ１〜
ＤＲ３にそれぞれ供給する。ブートストラップ電源Ｖｂ
ｓから出力される信号Ｖｂｓは、抵抗Ｒ５を介してＮＡ
ＮＤ回路ＮＤ１の第１端子とｎチャネルＭＯＳトランジ
スタ（以下ｎＭＯＳトランジスタ）ＴＲ１のドレインに
入力される。さらに、信号Ｖｂｓは、抵抗Ｒ６を介して
ＮＡＮＤ回路ＮＤ２の第１端子とｎＭＯＳトランジスタ
ＴＲ２のドレインに入力される。これらｎＭＯＳトラン
ジスタＴＲ１、ＴＲ２のソースにはＧＮＤが供給され
る。
【００３８】また、ＮＡＮＤ回路ＮＤ１の出力信号はＮ
ＡＮＤ回路ＮＤ２の第２端子に入力される。ＮＡＮＤ回
路ＮＤ２の出力信号は、ドライブ回路ＤＲ１〜ＤＲ３に
それぞれ出力されるとともに、ＮＡＮＤ回路ＮＤ１の第
２端子に入力される。さらに、制御信号発生回路２２か
ら出力される制御信号がインバータＩＶ３を介してｎＭ
ＯＳトランジスタＴＲ１のゲートに入力され、さらに前
記制御信号がｎＭＯＳトランジスタＴＲ２のゲートに入
力される。
ＡＮＤ回路ＮＤ２の第２端子に入力される。ＮＡＮＤ回
路ＮＤ２の出力信号は、ドライブ回路ＤＲ１〜ＤＲ３に
それぞれ出力されるとともに、ＮＡＮＤ回路ＮＤ１の第
２端子に入力される。さらに、制御信号発生回路２２か
ら出力される制御信号がインバータＩＶ３を介してｎＭ
ＯＳトランジスタＴＲ１のゲートに入力され、さらに前
記制御信号がｎＭＯＳトランジスタＴＲ２のゲートに入
力される。
【００３９】このように構成されたレベルシフト回路で
は、オン、オフのそれぞれを受け持つソース接地の高耐
圧ＦＥＴ（ＴＲ１、ＴＲ２）が接続されており、入力さ
れる制御信号はＦＥＴのｇｍにより電流に変換され、受
け側の抵抗Ｒ５、Ｒ６によりブートストラップ電源Ｖｂ
ｓを基準にした信号に変換される。そして、制御信号発
生回路２２から出力される制御信号が“Ｈ”のとき、Ｎ
ＡＮＤ回路ＮＤ２からドライブ回路ＤＲ１〜ＤＲ３にレ
ベル変換された信号が出力される。一方、制御信号が
“Ｌ”のとき、ＮＡＮＤ回路ＮＤ２からドライブ回路Ｄ
Ｒ１〜ＤＲ３に基準電圧が出力される。
は、オン、オフのそれぞれを受け持つソース接地の高耐
圧ＦＥＴ（ＴＲ１、ＴＲ２）が接続されており、入力さ
れる制御信号はＦＥＴのｇｍにより電流に変換され、受
け側の抵抗Ｒ５、Ｒ６によりブートストラップ電源Ｖｂ
ｓを基準にした信号に変換される。そして、制御信号発
生回路２２から出力される制御信号が“Ｈ”のとき、Ｎ
ＡＮＤ回路ＮＤ２からドライブ回路ＤＲ１〜ＤＲ３にレ
ベル変換された信号が出力される。一方、制御信号が
“Ｌ”のとき、ＮＡＮＤ回路ＮＤ２からドライブ回路Ｄ
Ｒ１〜ＤＲ３に基準電圧が出力される。
【００４０】また、ドライブ回路ＤＲ１〜ＤＲ３は、例
えば図１１に示すように、２つのｎＭＯＳトランジスタ
ＴＲ３、ＴＲ４が接続された回路により構成される。レ
ベルシフト回路２１から“Ｈ”が入力されると、ｎＭＯ
ＳトランジスタＴＲ３がオンし、ｐＭＯＳトランジスタ
ＴＲ４がオフして、Ｖｂｓがスイッチ素子に出力され
る。一方、レベルシフト回路２１から“Ｌ”が入力され
ると、ｎＭＯＳトランジスタＴＲ４がオンし、ｐＭＯＳ
トランジスタＴＲ３がオフして、基準電圧がスイッチ素
子に出力される。
えば図１１に示すように、２つのｎＭＯＳトランジスタ
ＴＲ３、ＴＲ４が接続された回路により構成される。レ
ベルシフト回路２１から“Ｈ”が入力されると、ｎＭＯ
ＳトランジスタＴＲ３がオンし、ｐＭＯＳトランジスタ
ＴＲ４がオフして、Ｖｂｓがスイッチ素子に出力され
る。一方、レベルシフト回路２１から“Ｌ”が入力され
ると、ｎＭＯＳトランジスタＴＲ４がオンし、ｐＭＯＳ
トランジスタＴＲ３がオフして、基準電圧がスイッチ素
子に出力される。
【００４１】以上のように構成された図９に示す交流ス
イッチ回路の動作は次にようになる。
イッチ回路の動作は次にようになる。
【００４２】図９に示した２つの交流用スイッチ素子
（双方向スイッチ素子）Ｓ１、Ｓ２は、それぞれドレイ
ン同士が接続されたスイッチ素子ＳＷＡとＳＷＢ、スイ
ッチ素子ＳＷＣとＳＷＤからなる。スイッチ素子ＳＷＡ
〜ＳＷＤの各ゲートは、ブートストラップにより充電さ
れたコンデンサＣ１〜Ｃ３の電位でドライブ回路を介し
てバイアスされる。
（双方向スイッチ素子）Ｓ１、Ｓ２は、それぞれドレイ
ン同士が接続されたスイッチ素子ＳＷＡとＳＷＢ、スイ
ッチ素子ＳＷＣとＳＷＤからなる。スイッチ素子ＳＷＡ
〜ＳＷＤの各ゲートは、ブートストラップにより充電さ
れたコンデンサＣ１〜Ｃ３の電位でドライブ回路を介し
てバイアスされる。
【００４３】２つのスイッチＳ１、Ｓ２の接点になるス
イッチ素子ＳＷＡ、ＳＷＣは、ソース同士が接続されて
おり基準が同じであるため、同一の電源で駆動される。
また、スイッチ素子ＳＷＢ、ＳＷＤについては各々単独
での電源が必要になり、合計で３回路のブートストラッ
プ電源があればよい。ただし、交流電源が交互に変化す
るため、ブートストラップを構成するためには、常に最
低電位を基準に昇圧してやる必要がある。
イッチ素子ＳＷＡ、ＳＷＣは、ソース同士が接続されて
おり基準が同じであるため、同一の電源で駆動される。
また、スイッチ素子ＳＷＢ、ＳＷＤについては各々単独
での電源が必要になり、合計で３回路のブートストラッ
プ電源があればよい。ただし、交流電源が交互に変化す
るため、ブートストラップを構成するためには、常に最
低電位を基準に昇圧してやる必要がある。
【００４４】図９中に２５にて示す回路は、これを解決
するための回路である。スイッチ素子ＳＷＥ、ＳＷＦ
は、スイッチ素子ＳＷＡ〜ＳＷＤにフローティング電源
を供給するためのブートストラップ回路の電源の接地側
を、交流最低電位に追従させるためのものである。よっ
て、スイッチ素子ＳＷＥ、ＳＷＦは、端子２３、端子２
４のうち、常に低い方の電圧に前記接地側を追従させる
ように働く。今、仮に端子２３の電位が端子２４の電位
より高いとすると、スイッチ素子ＳＷＦでは、ブートス
トラップ電源ＶｂｓのＧＮＤがスイッチ素子ＳＷＦの寄
生ダイオードＤｆによりすでに端子２４の電位に引かれ
ている。これにより、スイッチ素子ＳＷＥ、ＳＷＦのソ
ースの接点電位は、端子２４の電位Ｖ２４にＤｆの電圧
降下分ＶＦを加えたＶ２４＋ＶＦになっている。一方、
スイッチ素子ＳＷＥのゲートはダイオードＤＩ５により
同電位のＶ２４＋ＶＦになる。したがって、スイッチ素
子ＳＷＥはオンせずに、スイッチ素子ＳＷＦがオンし、
ブートストラップ電源ＶｂｓのＧＮＤはＳＷＦを構成す
るＭＯＳＦＥＴのオン抵抗を介して端子２４の電源ライ
ンに接続される。これにより、コンデンサＣ１が充電さ
れる。
するための回路である。スイッチ素子ＳＷＥ、ＳＷＦ
は、スイッチ素子ＳＷＡ〜ＳＷＤにフローティング電源
を供給するためのブートストラップ回路の電源の接地側
を、交流最低電位に追従させるためのものである。よっ
て、スイッチ素子ＳＷＥ、ＳＷＦは、端子２３、端子２
４のうち、常に低い方の電圧に前記接地側を追従させる
ように働く。今、仮に端子２３の電位が端子２４の電位
より高いとすると、スイッチ素子ＳＷＦでは、ブートス
トラップ電源ＶｂｓのＧＮＤがスイッチ素子ＳＷＦの寄
生ダイオードＤｆによりすでに端子２４の電位に引かれ
ている。これにより、スイッチ素子ＳＷＥ、ＳＷＦのソ
ースの接点電位は、端子２４の電位Ｖ２４にＤｆの電圧
降下分ＶＦを加えたＶ２４＋ＶＦになっている。一方、
スイッチ素子ＳＷＥのゲートはダイオードＤＩ５により
同電位のＶ２４＋ＶＦになる。したがって、スイッチ素
子ＳＷＥはオンせずに、スイッチ素子ＳＷＦがオンし、
ブートストラップ電源ＶｂｓのＧＮＤはＳＷＦを構成す
るＭＯＳＦＥＴのオン抵抗を介して端子２４の電源ライ
ンに接続される。これにより、コンデンサＣ１が充電さ
れる。
【００４５】一方、端子２４の電位が端子２３の電位よ
り高いときも、同様にスイッチ素子ＳＷＥでは、ブート
ストラップ電源ＶｂｓのＧＮＤがスイッチ素子ＳＷＥの
寄生ダイオードＤｅによりすでに端子２３の電位に引か
れている。これにより、スイッチ素子ＳＷＥ、ＳＷＦの
ソースの接点電位は、端子２３の電位Ｖ２３にＤｅの電
圧降下分ＶＥを加えたＶ２３＋ＶＥになっている。一
方、スイッチ素子ＳＷＦのゲートはＤＩ４により同電位
のＶ２３＋ＶＥになる。したがって、スイッチ素子ＳＷ
Ｆはオンせずに、スイッチ素子ＳＷＥがオンし、ブート
ストラップ電源ＶｂｓのＧＮＤはＳＷＥを構成するＭＯ
ＳＦＥＴのオン抵抗を介して端子２３の電源ラインに接
続される。これにより、コンデンサＣ２が充電される。
り高いときも、同様にスイッチ素子ＳＷＥでは、ブート
ストラップ電源ＶｂｓのＧＮＤがスイッチ素子ＳＷＥの
寄生ダイオードＤｅによりすでに端子２３の電位に引か
れている。これにより、スイッチ素子ＳＷＥ、ＳＷＦの
ソースの接点電位は、端子２３の電位Ｖ２３にＤｅの電
圧降下分ＶＥを加えたＶ２３＋ＶＥになっている。一
方、スイッチ素子ＳＷＦのゲートはＤＩ４により同電位
のＶ２３＋ＶＥになる。したがって、スイッチ素子ＳＷ
Ｆはオンせずに、スイッチ素子ＳＷＥがオンし、ブート
ストラップ電源ＶｂｓのＧＮＤはＳＷＥを構成するＭＯ
ＳＦＥＴのオン抵抗を介して端子２３の電源ラインに接
続される。これにより、コンデンサＣ２が充電される。
【００４６】コンデンサＣ３の負極側は、スイッチ素子
ＳＷＢまたはＳＷＤがオンし、かつソース側が最低電位
であるとき、スイッチ素子ＳＷＡまたはＳＷＣの寄生ダ
イオードＤａ、Ｄｃを介して最低電位になっている端子
２３または端子２４の電源ラインに接続される。これに
より、コンデンサＣ３が充電される。
ＳＷＢまたはＳＷＤがオンし、かつソース側が最低電位
であるとき、スイッチ素子ＳＷＡまたはＳＷＣの寄生ダ
イオードＤａ、Ｄｃを介して最低電位になっている端子
２３または端子２４の電源ラインに接続される。これに
より、コンデンサＣ３が充電される。
【００４７】前記コンデンサＣ１〜Ｃ３が充電された後
は、ブートストラップ電源としてＶｂｓの電圧を発生す
るため、スイッチ素子ＳＷＡ〜ＳＷＤのゲート制御は、
交流電源と無関係になり、ドライブ回路ＤＲ１〜ＤＲ３
から出力されるスイッチングパルスで行われる。このと
き、コンデンサＣ１〜Ｃ３が充電されるタイミングは、
図１２に示すようになる。図１２中の符号は、図９に示
す回路図における端子またはラインを示す。
は、ブートストラップ電源としてＶｂｓの電圧を発生す
るため、スイッチ素子ＳＷＡ〜ＳＷＤのゲート制御は、
交流電源と無関係になり、ドライブ回路ＤＲ１〜ＤＲ３
から出力されるスイッチングパルスで行われる。このと
き、コンデンサＣ１〜Ｃ３が充電されるタイミングは、
図１２に示すようになる。図１２中の符号は、図９に示
す回路図における端子またはラインを示す。
【００４８】また、前述した交流スイッチ回路に用いる
交流用スイッチ素子（双方向スイッチ素子）には、図１
３に示すようなＳＯＩ（Silicon on Insulator）構造を
有する素子を用いてもよい。図１３は、交流用スイッチ
素子ＳＷＡ、ＳＷＢ（及びＳＷＣ、ＳＷＤ）の構造を示
す模式的な断面図である。
交流用スイッチ素子（双方向スイッチ素子）には、図１
３に示すようなＳＯＩ（Silicon on Insulator）構造を
有する素子を用いてもよい。図１３は、交流用スイッチ
素子ＳＷＡ、ＳＷＢ（及びＳＷＣ、ＳＷＤ）の構造を示
す模式的な断面図である。
【００４９】図１３に示すように、ｐ形半導体基板１０
上には絶縁膜、例えばシリコン酸化膜（ＳｉＯ２）１７
が形成され、このシリコン酸化膜１７内にはドレインで
あるｎ形の低濃度領域（以下ｎ−領域）１１が形成され
ている。このｎ−領域１１内には２つのｐ形領域１２
Ａ、１２Ｂが形成されている。さらに、この２つのｐ形
領域１２Ａ、１２Ｂ内にはソースであるｎ形の高濃度領
域（以下ｎ＋領域）１３Ａ、１３Ｂがそれぞれ形成され
ている。
上には絶縁膜、例えばシリコン酸化膜（ＳｉＯ２）１７
が形成され、このシリコン酸化膜１７内にはドレインで
あるｎ形の低濃度領域（以下ｎ−領域）１１が形成され
ている。このｎ−領域１１内には２つのｐ形領域１２
Ａ、１２Ｂが形成されている。さらに、この２つのｐ形
領域１２Ａ、１２Ｂ内にはソースであるｎ形の高濃度領
域（以下ｎ＋領域）１３Ａ、１３Ｂがそれぞれ形成され
ている。
【００５０】前記ｎ＋領域１３Ａとｎ＋領域１３Ｂ間の
ｐ形領域１２Ａ上部、及び前記ｎ＋領域１３Ａとｎ＋領
域１３Ｂ間のｐ形領域１２Ｂ上部はチャネル領域であ
る。これらチャネル領域上には、それぞれゲート絶縁膜
を介してゲート電極１６Ａ、１６Ｂが形成されている。
さらに、ゲート電極１６Ａ、１６Ｂにはゲート端子Ｇ
Ａ、ＧＢが接続され、前記ｎ＋領域１３Ａ及びｐ形領域
１２Ａにはソース端子ＳＡ、前記ｎ＋領域１３Ｂ及びｐ
形領域１２Ｂにはソース端子ＳＢがそれぞれ接続され
る。
ｐ形領域１２Ａ上部、及び前記ｎ＋領域１３Ａとｎ＋領
域１３Ｂ間のｐ形領域１２Ｂ上部はチャネル領域であ
る。これらチャネル領域上には、それぞれゲート絶縁膜
を介してゲート電極１６Ａ、１６Ｂが形成されている。
さらに、ゲート電極１６Ａ、１６Ｂにはゲート端子Ｇ
Ａ、ＧＢが接続され、前記ｎ＋領域１３Ａ及びｐ形領域
１２Ａにはソース端子ＳＡ、前記ｎ＋領域１３Ｂ及びｐ
形領域１２Ｂにはソース端子ＳＢがそれぞれ接続され
る。
【００５１】前述した構造を有する交流用スイッチ素子
では、ドレインであるｎ−領域を共有したＤＭＯＳ（Do
uble-Diffused MOSFET）形のｎチャネルＭＯＳＦＥＴが
２つ組み合わされて１つの素子が構成されている。ＭＯ
ＳＦＥＴにラテラル構造を用いることで２つのＭＯＳＦ
ＥＴの一体化（モノリシック化）が可能となり、さらに
２つのＭＯＳＦＥＴのソース、ドレインを対称に配置す
ることでドレインを共有化している。
では、ドレインであるｎ−領域を共有したＤＭＯＳ（Do
uble-Diffused MOSFET）形のｎチャネルＭＯＳＦＥＴが
２つ組み合わされて１つの素子が構成されている。ＭＯ
ＳＦＥＴにラテラル構造を用いることで２つのＭＯＳＦ
ＥＴの一体化（モノリシック化）が可能となり、さらに
２つのＭＯＳＦＥＴのソース、ドレインを対称に配置す
ることでドレインを共有化している。
【００５２】このような交流用スイッチ素子を構成する
２つのＭＯＳＦＥＴでは、ゲート端子ＧＡとソースＳＡ
の間、及びゲート端子ＧＢとソースＳＢの間に正バイア
スを加えることにより、チャネル領域のｐ領域が反転し
て反転層（チャネル）が形成され、一方のＭＯＳＦＥＴ
から他方のＭＯＳＦＥＴへ電流が流れる。２つのＭＯＳ
ＦＥＴがオンするようにゲートＧＡとソースＳＡの間、
及びゲートＧＢとソースＳＢの間がバイアスされれば、
どちら側から電圧を印加しても電流が流れる。一方、２
つのＭＯＳＦＥＴがオフの状態では、互いの寄生ダイオ
ードのカソード同士が接続されているため、電流が流れ
る経路はない。以上により、誘電体分離を用いた集積回
路上に交流用スイッチ素子を形成できる。
２つのＭＯＳＦＥＴでは、ゲート端子ＧＡとソースＳＡ
の間、及びゲート端子ＧＢとソースＳＢの間に正バイア
スを加えることにより、チャネル領域のｐ領域が反転し
て反転層（チャネル）が形成され、一方のＭＯＳＦＥＴ
から他方のＭＯＳＦＥＴへ電流が流れる。２つのＭＯＳ
ＦＥＴがオンするようにゲートＧＡとソースＳＡの間、
及びゲートＧＢとソースＳＢの間がバイアスされれば、
どちら側から電圧を印加しても電流が流れる。一方、２
つのＭＯＳＦＥＴがオフの状態では、互いの寄生ダイオ
ードのカソード同士が接続されているため、電流が流れ
る経路はない。以上により、誘電体分離を用いた集積回
路上に交流用スイッチ素子を形成できる。
【００５３】このようなＳＯＩ構造を有する交流用スイ
ッチ素子によれば、誘電体分離の集積回路を応用し安価
で高速なスイッチングが可能な双方向スイッチ素子を実
現できる。また、ディスクリート回路ではノイズによる
誤動作が懸念されるが、この実施の形態のようにモノシ
リック化することにより、スイッチング時などに発生す
るノイズに誤動作することなく、安定した動作が可能に
なる。
ッチ素子によれば、誘電体分離の集積回路を応用し安価
で高速なスイッチングが可能な双方向スイッチ素子を実
現できる。また、ディスクリート回路ではノイズによる
誤動作が懸念されるが、この実施の形態のようにモノシ
リック化することにより、スイッチング時などに発生す
るノイズに誤動作することなく、安定した動作が可能に
なる。
【００５４】以上説明したようにこの第２の実施の形態
によれば、交流電源で動作するフローティング電源を安
価で得られ、半導体素子で構成される双方向スイッチ素
子のゲート駆動を交流回路の中で良好に行うことができ
る。
によれば、交流電源で動作するフローティング電源を安
価で得られ、半導体素子で構成される双方向スイッチ素
子のゲート駆動を交流回路の中で良好に行うことができ
る。
【００５５】
【発明の効果】以上述べたようにこの発明によれば、素
子数を削減した簡素な構成で低価格の交流用スイッチ素
子を提供すること、及びこの交流用スイッチ素子のゲー
ト駆動を良好に行うことができる交流スイッチ回路を提
供することができる。
子数を削減した簡素な構成で低価格の交流用スイッチ素
子を提供すること、及びこの交流用スイッチ素子のゲー
ト駆動を良好に行うことができる交流スイッチ回路を提
供することができる。
【図１】この発明の第１の実施の形態の交流用スイッチ
素子の構造を示す断面図である。
素子の構造を示す断面図である。
【図２】この発明の第１の実施の形態の交流用スイッチ
素子の回路図である。
素子の回路図である。
【図３】前記交流用スイッチ素子のドライブ回路を考察
するための回路図である。
するための回路図である。
【図４】前記交流用スイッチ素子のドライブ回路を考察
するための他の回路図である。
するための他の回路図である。
【図５】電流検出機能を備えた交流用スイッチ素子のド
ライブ回路の構成を示す回路図である。
ライブ回路の構成を示す回路図である。
【図６】前記交流用スイッチ素子の構造を示す斜視図で
ある。
ある。
【図７】前記交流用スイッチ素子の回路図である。
【図８】図５に示したドライブ回路を交流スイッチ回路
に適用した場合の回路図である。
に適用した場合の回路図である。
【図９】この発明の第２の実施の形態の交流スイッチ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図１０】前記交流スイッチ回路におけるレベルシフト
回路の一構成例を示す回路図である。
回路の一構成例を示す回路図である。
【図１１】前記交流スイッチ回路におけるドライブ回路
の一構成例を示す回路図である。
の一構成例を示す回路図である。
【図１２】前記交流スイッチ回路におけるコンデンサ充
電時のタイミングチャートである。
電時のタイミングチャートである。
【図１３】ＳＯＩ構造を有する交流用スイッチ素子の構
造を示す断面図である。
造を示す断面図である。
【図１４】交流スイッチ回路の基本的な構成を示す回路
図である。
図である。
【図１５】従来の交流スイッチ回路の一構成例を示す回
路図である。
路図である。
【図１６】従来の交流スイッチ回路の別の構成例を示す
回路図である。
回路図である。
【図１７】前記交流スイッチ回路における交流用スイッ
チ素子のゲートバイアス用のフローティング電源を示す
回路図である。
チ素子のゲートバイアス用のフローティング電源を示す
回路図である。
【図１８】前記交流用スイッチ素子のゲートバイアス用
のフローティング電源をブートストラップ法で実現した
回路図である。
のフローティング電源をブートストラップ法で実現した
回路図である。
１０…ｐ形半導体基板 １１…ｎ形の低濃度領域（以下ｎ−領域） １２Ａ、１２Ｂ…ｐ形領域 １３Ａ、１３Ｂ…ｎ形の高濃度領域（以下ｎ＋領域） １６Ａ、１６Ｂ…ゲート電極 ２０…負荷 ２１…レベルシフト回路 ２２…制御信号発生回路 ＡＣ…交流電源 ＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４…ＡＮＤ回路 Ｅ、Ｅ１、Ｅ２…電源 ＧＡ、ＧＢ…ゲート端子 ＭＡ１…ソース領域 ＭＮＡ、ＭＮＢ…メイン端子 ＯＰ１、ＯＰ２…オペアンプ Ｒ１、Ｒ２…抵抗 Ｓ１、Ｓ２…交流用スイッチ素子 ＳＡ、ＳＢ…ソース端子 ＳＥ１…センス領域 ＳＥＡ、ＳＥＢ…センス端子 ＳＷＡ、ＳＷＢ…スイッチ素子
フロントページの続き Ｆターム(参考） 5F048 AA00 AA07 AB03 AB04 AB10 AC01 AC06 AC10 BA07 BC03 BD06 BG07 5J055 AX12 AX44 BX01 BX16 CX10 CX18 DX13 DX22 DX72 DX83 EX07 EX11 EY01 EY10 EY12 EZ07 EZ09 EZ18 EZ20 EZ25 EZ59 FX04 FX31 FX32 GX01 GX04 GX07
Claims (7)
- 【請求項１】 第１導電形の半導体基板上に形成された
前記第１導電形と反対の第２導電形の第１半導体領域
と、 前記第１半導体領域内に分離されて形成された前記第１
導電形の第２、第３半導体領域と、 前記第２半導体領域内に分離されて形成された前記第２
導電形の第４、第５半導体領域と、 前記第３半導体領域内に分離されて形成された前記第２
導電形の第６、第７半導体領域と、 前記第４、第５半導体領域と前記第６、第７半導体領域
との間の前記第２半導体領域上部に形成された第１チャ
ネル領域と、 前記第４、第５半導体領域と前記第６、第７半導体領域
との間の前記第３半導体領域上部に形成された第２チャ
ネル領域と、 前記第１チャネル領域上に形成された第１制御電極と、 前記第２チャネル領域上に形成された第２制御電極と、 を具備することを特徴とする交流用スイッチ素子。 - 【請求項２】 前記第５半導体領域及び前記第７半導体
領域は電流を検出するために設けられた領域であること
を特徴とする請求項１記載の交流用スイッチ素子。 - 【請求項３】 電流検出用端子付のＭＯＳ形トランジス
タを有する双方向に導通可能なスイッチ素子と、 前記電流検出用端子に流れる電流を検出する検出手段
と、 前記検出手段により検出した電流値に応じて前記ＭＯＳ
形トランジスタのゲートへの印加電圧を制御する制御手
段と、 を具備することを特徴とする交流スイッチ回路。 - 【請求項４】 前記電流検出用端子付のＭＯＳ形トラン
ジスタは、第１導電形の半導体基板上に形成された前記
第１導電形と反対の第２導電形の第１半導体領域と、前
記第１半導体領域内に分離されて形成された前記第１導
電形の第２、第３半導体領域と、前記第２半導体領域内
に分離されて形成された前記第２導電形の第４、第５半
導体領域と、前記第３半導体領域内に分離されて形成さ
れた前記第２導電形の第６、第７半導体領域と、前記第
４、第５半導体領域と前記第６、第７半導体領域との間
の前記第２半導体領域上部に形成された第１チャネル領
域と、前記第４、第５半導体領域と前記第６、第７半導
体領域との間の前記第３半導体領域上部に形成された第
２チャネル領域と、前記第１チャネル領域上に形成され
た第１制御電極と、前記第２チャネル領域上に形成され
た第２制御電極とを具備することを特徴とする請求項３
記載の交流スイッチ回路。 - 【請求項５】 ＭＯＳ形トランジスタを有する双方向に
導通可能なスイッチ素子と、 前記ＭＯＳ形トランジスタのゲートの駆動電圧を制御す
る制御手段と、 前記制御手段へ前記駆動電圧を供給するコンデンサと、 前記スイッチ素子が接続された交流電源と、 前記交流電源の変化する最低電位を基準にして前記コン
デンサを昇圧するブートストラップ回路と、 を具備することを特徴とする交流スイッチ回路。 - 【請求項６】 ＭＯＳ形トランジスタを有する双方向に
導通可能なスイッチ素子と、 前記ＭＯＳ形トランジスタのゲートの駆動電圧を制御す
る制御手段と、 前記制御手段へ前記駆動電圧を供給するコンデンサと、 前記スイッチ素子が接続された交流電源と、 前記交流電源の変化する最低電位を検出する検出手段
と、 前記検出手段より前記最低電位を受け取り、前記最低電
位を基準にして前記コンデンサを昇圧するブートストラ
ップ回路と、 を具備することを特徴とする交流スイッチ回路。 - 【請求項７】 前記検出手段は、前記交流電源の両端子
間に直列接続された２つのＭＯＳ形トランジスタと、前
記ＭＯＳ形トランジスタのゲートと前記交流電源の端子
との間にそれぞれ設けられた２つのダイオードとを有す
ることを特徴とする請求項６記載の交流スイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07606299A JP3857462B2 (ja) | 1999-03-19 | 1999-03-19 | 交流スイッチ回路 |
| US09/526,881 US6313513B1 (en) | 1999-03-19 | 2000-03-16 | AC switch device used for switching AC circuit and AC switch circuit having the AC switch device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07606299A JP3857462B2 (ja) | 1999-03-19 | 1999-03-19 | 交流スイッチ回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000269353A true JP2000269353A (ja) | 2000-09-29 |
| JP3857462B2 JP3857462B2 (ja) | 2006-12-13 |
Family
ID=13594295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07606299A Expired - Fee Related JP3857462B2 (ja) | 1999-03-19 | 1999-03-19 | 交流スイッチ回路 |
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| Country | Link |
|---|---|
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| JP (1) | JP3857462B2 (ja) |
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| JP2006186307A (ja) * | 2004-12-02 | 2006-07-13 | Nissan Motor Co Ltd | 半導体装置 |
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| JP2017183957A (ja) * | 2016-03-30 | 2017-10-05 | 三菱電機株式会社 | 双方向スイッチモジュールおよびマトリクスコンバータ |
| JP2024089848A (ja) * | 2022-12-22 | 2024-07-04 | 三菱電機株式会社 | 半導体装置、半導体回路、及び、半導体装置の制御方法 |
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| US7432820B1 (en) | 2007-05-31 | 2008-10-07 | Phan Charlie D | Sound-flag synchronized action controller |
| US7772668B2 (en) * | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
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| US4783690A (en) | 1983-09-06 | 1988-11-08 | General Electric Company | Power semiconductor device with main current section and emulation current section |
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1999
- 1999-03-19 JP JP07606299A patent/JP3857462B2/ja not_active Expired - Fee Related
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2000
- 2000-03-16 US US09/526,881 patent/US6313513B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
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