JPH11307724A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11307724A JPH11307724A JP10110489A JP11048998A JPH11307724A JP H11307724 A JPH11307724 A JP H11307724A JP 10110489 A JP10110489 A JP 10110489A JP 11048998 A JP11048998 A JP 11048998A JP H11307724 A JPH11307724 A JP H11307724A
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- JP
- Japan
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- wiring
- wiring layer
- integrated circuit
- bonding pad
- semiconductor integrated
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/923—Bond pads having multiple stacked layers
- H10W72/9232—Bond pads having multiple stacked layers with additional elements interposed between layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【構成】 入力保護回路を構成する保護素子がボンディ
ングパッド４０ａの下方に配置されるので、保護素子と
ボンディングパッド４０ａとが重なる部分の面積だけ、
入力部１２のサイズが縮小される。ワイヤボンディング
の際には、キャピラリからボンディングパッド４０ａへ
衝撃が伝わるが、各配線層４０，３８および３６がこの
衝撃を吸収するので、配線層３６のさらに下方に配置さ
れた保護素子へ過大な衝撃が伝わることはない。 【効果】 保護素子特性の変動を生じることなくチップ
を小型化できる。
ングパッド４０ａの下方に配置されるので、保護素子と
ボンディングパッド４０ａとが重なる部分の面積だけ、
入力部１２のサイズが縮小される。ワイヤボンディング
の際には、キャピラリからボンディングパッド４０ａへ
衝撃が伝わるが、各配線層４０，３８および３６がこの
衝撃を吸収するので、配線層３６のさらに下方に配置さ
れた保護素子へ過大な衝撃が伝わることはない。 【効果】 保護素子特性の変動を生じることなくチップ
を小型化できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特にたとえば基板上にそれぞれ層間絶縁層を介して
３層以上の配線層を形成した、半導体集積回路に関す
る。
し、特にたとえば基板上にそれぞれ層間絶縁層を介して
３層以上の配線層を形成した、半導体集積回路に関す
る。
【０００２】
【従来の技術】図５に示すこの種の従来の半導体集積回
路１では、内部回路の周辺部に入力部２が設けられ、こ
の入力部２にボンディングパッド３と入力保護回路４と
が平面的に配置される。入力保護回路４は、図６の等価
回路図に示すように、保護ダイオード５ａおよび５ｂな
らびに保護抵抗６ａおよび６ｂによって構成され、保護
抵抗６ａにボンディングパッド３が接続され、保護抵抗
６ｂに図示しない内部回路が接続される。そして、ボン
ディングパッド３に図示しない外部素子から所定値以上
のサージ電流が供給された場合、このサージ電流が保護
ダイオード５ａまたは５ｂのいずれかを通して設置電位
（Ｖｇｎｄ）または電源電位（Ｖｃｃ）に解放され、そ
れによって、内部回路が保護される。
路１では、内部回路の周辺部に入力部２が設けられ、こ
の入力部２にボンディングパッド３と入力保護回路４と
が平面的に配置される。入力保護回路４は、図６の等価
回路図に示すように、保護ダイオード５ａおよび５ｂな
らびに保護抵抗６ａおよび６ｂによって構成され、保護
抵抗６ａにボンディングパッド３が接続され、保護抵抗
６ｂに図示しない内部回路が接続される。そして、ボン
ディングパッド３に図示しない外部素子から所定値以上
のサージ電流が供給された場合、このサージ電流が保護
ダイオード５ａまたは５ｂのいずれかを通して設置電位
（Ｖｇｎｄ）または電源電位（Ｖｃｃ）に解放され、そ
れによって、内部回路が保護される。
【０００３】
【発明が解決しようとする課題】従来技術では、ボンデ
ィングパッド３と入力保護回路４とが平面的に配置され
ていたので、これらの占める面積によって入力部２のサ
イズが決定されていた。また、サージ電流を十分に吸収
するためには、入力保護回路４を構成する各保護素子の
面積を所定の大きさ以上に確保しなければならなかっ
た。したがって、内部回路の微細化が進んでも入力部２
のサイズを縮小することはできず、チップを小型化する
ことができなかった。
ィングパッド３と入力保護回路４とが平面的に配置され
ていたので、これらの占める面積によって入力部２のサ
イズが決定されていた。また、サージ電流を十分に吸収
するためには、入力保護回路４を構成する各保護素子の
面積を所定の大きさ以上に確保しなければならなかっ
た。したがって、内部回路の微細化が進んでも入力部２
のサイズを縮小することはできず、チップを小型化する
ことができなかった。
【０００４】なお、入力保護回路４をボンディングパッ
ド３の下方に重ねて配置すれば、入力部２の横方向への
広がりを抑えることができるが、この場合には、ワイヤ
ボンディングの際にキャピラリから受ける衝撃がボンデ
ィングパッド３下方の入力保護回路４にまで伝わるた
め、この衝撃によって各保護素子の電気的特性が変動し
てしまう恐れがあった。したがって、従来技術ではこの
構成を採用することはできなかった。
ド３の下方に重ねて配置すれば、入力部２の横方向への
広がりを抑えることができるが、この場合には、ワイヤ
ボンディングの際にキャピラリから受ける衝撃がボンデ
ィングパッド３下方の入力保護回路４にまで伝わるた
め、この衝撃によって各保護素子の電気的特性が変動し
てしまう恐れがあった。したがって、従来技術ではこの
構成を採用することはできなかった。
【０００５】それゆえに、この発明の主たる目的は、保
護素子の特性変動を生じることなくチップを小型化でき
る、半導体集積回路を提供することである。
護素子の特性変動を生じることなくチップを小型化でき
る、半導体集積回路を提供することである。
【０００６】
【課題を解決するための手段】この発明は、基板上にそ
れぞれ層間絶縁層を介して３層以上の配線層を形成した
半導体集積回路において、基板に保護回路を構成する保
護素子を形成し、保護素子と最下配線層とをプラグを介
して接続し、最上配線層にボンディングパッドを形成
し、最下配線層と最上配線層とを中間配線層を介して接
続したことを特徴とする、半導体集積回路である。
れぞれ層間絶縁層を介して３層以上の配線層を形成した
半導体集積回路において、基板に保護回路を構成する保
護素子を形成し、保護素子と最下配線層とをプラグを介
して接続し、最上配線層にボンディングパッドを形成
し、最下配線層と最上配線層とを中間配線層を介して接
続したことを特徴とする、半導体集積回路である。
【０００７】
【作用】保護回路を構成する保護素子がボンディングパ
ッドの下方に配置されるので、保護素子とボンディング
パッドとが重なる部分の面積だけ、入力部または出力部
のサイズが縮小される。ワイヤボンディングの際には、
ボンディングワイヤを押圧するためのキャピラリからボ
ンディングパッドへ衝撃が伝わるが、３層以上の各配線
層がこの衝撃を吸収するので、下層へ向かうほど衝撃が
緩和される。したがって、最下配線層のさらに下方に配
置された保護素子に過大な衝撃が伝わることはない。
ッドの下方に配置されるので、保護素子とボンディング
パッドとが重なる部分の面積だけ、入力部または出力部
のサイズが縮小される。ワイヤボンディングの際には、
ボンディングワイヤを押圧するためのキャピラリからボ
ンディングパッドへ衝撃が伝わるが、３層以上の各配線
層がこの衝撃を吸収するので、下層へ向かうほど衝撃が
緩和される。したがって、最下配線層のさらに下方に配
置された保護素子に過大な衝撃が伝わることはない。
【０００８】
【発明の効果】この発明によれば、入力部または出力部
のサイズを縮小できるので、チップを小型化できる。し
たがって、単位面積当たりのチップの取れ数を向上で
き、チップのコストを低減できる。しかも、保護素子に
過大な衝撃が伝わるのを防止できるので、保護素子の電
気的特性が変動することもない。
のサイズを縮小できるので、チップを小型化できる。し
たがって、単位面積当たりのチップの取れ数を向上で
き、チップのコストを低減できる。しかも、保護素子に
過大な衝撃が伝わるのを防止できるので、保護素子の電
気的特性が変動することもない。
【０００９】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１０】
【実施例】図１〜図３に示すこの実施例の半導体集積回
路１０は、ＬＳＩ（大規模集積回路）やＶＬＳＩ（超大
規模集積回路）等に適用されるものであり、内部回路と
その周囲に配置された入力部１２とを含む。入力部１２
には、図４の等価回路図で示される入力保護回路１２ａ
が構成され、この入力保護回路１２ａによって外部素子
からのサージ電流が吸収される。
路１０は、ＬＳＩ（大規模集積回路）やＶＬＳＩ（超大
規模集積回路）等に適用されるものであり、内部回路と
その周囲に配置された入力部１２とを含む。入力部１２
には、図４の等価回路図で示される入力保護回路１２ａ
が構成され、この入力保護回路１２ａによって外部素子
からのサージ電流が吸収される。
【００１１】半導体集積回路１０は、シリコン（Ｓｉ）
等からなる一導電型（Ｐ型またはＮ型）の基板１４を含
み、基板１４の上部には、Ｐ型の拡散領域からなるＰウ
ェル１６ａとＮ型の拡散領域からなるＮウェル１６ｂと
が隣接して形成され、基板１４の上面には、フィールド
酸化膜１８が形成される。そして、Ｐウェル１６ａの表
面中央部には不純物濃度の高いＮ+ 拡散領域２０ａが形
成され、Ｎウェル１６ｂの表面中央部には不純物濃度の
高いＰ+ 拡散領域２０ｂが形成され、Ｎ+ 拡散領域２０
ａとＰウェル１６ａとの間でＰ／Ｎ接合部すなわちダイ
オ−ド２２ａ（図４）が構成され、Ｐ+ 拡散領域２０ｂ
とＮウェル１６ｂとの間でダイオ−ド２２ｂ（図４）が
構成される。また、Ｎ+ 拡散領域２０ａおよびＰ+ 拡散
領域２０ｂのそれぞれから所定間隔を隔てた位置にこれ
らを個別に包囲するようにして不純物濃度の高いＰ+ コ
ンタクト領域２４ａおよびＮ+ コンタクト領域２４ｂが
形成される。また、Ｐウェル１６ａとＮウェル１６ｂと
の境界上に位置するフィ−ルド酸化膜１８の上面には、
図４に示した保護抵抗２６ａおよび２６ｂを構成するポ
リシリコン等からなる配線２８が形成され、配線２８の
一端が図示しない内部回路に接続される。
等からなる一導電型（Ｐ型またはＮ型）の基板１４を含
み、基板１４の上部には、Ｐ型の拡散領域からなるＰウ
ェル１６ａとＮ型の拡散領域からなるＮウェル１６ｂと
が隣接して形成され、基板１４の上面には、フィールド
酸化膜１８が形成される。そして、Ｐウェル１６ａの表
面中央部には不純物濃度の高いＮ+ 拡散領域２０ａが形
成され、Ｎウェル１６ｂの表面中央部には不純物濃度の
高いＰ+ 拡散領域２０ｂが形成され、Ｎ+ 拡散領域２０
ａとＰウェル１６ａとの間でＰ／Ｎ接合部すなわちダイ
オ−ド２２ａ（図４）が構成され、Ｐ+ 拡散領域２０ｂ
とＮウェル１６ｂとの間でダイオ−ド２２ｂ（図４）が
構成される。また、Ｎ+ 拡散領域２０ａおよびＰ+ 拡散
領域２０ｂのそれぞれから所定間隔を隔てた位置にこれ
らを個別に包囲するようにして不純物濃度の高いＰ+ コ
ンタクト領域２４ａおよびＮ+ コンタクト領域２４ｂが
形成される。また、Ｐウェル１６ａとＮウェル１６ｂと
の境界上に位置するフィ−ルド酸化膜１８の上面には、
図４に示した保護抵抗２６ａおよび２６ｂを構成するポ
リシリコン等からなる配線２８が形成され、配線２８の
一端が図示しない内部回路に接続される。
【００１２】そして、フィールド酸化膜１８上に酸化シ
リコン（ＳｉＯ2 ）等からなる層間絶縁層３０ａが形成
され、層間絶縁層３０ａにＮ+ 拡散領域２０ａ，Ｐ+ 拡
散領域２０ｂ，Ｐ+ コンタクト領域２４ａ，Ｎ+ コンタ
クト領域２４ｂおよび配線２８のそれぞれに連通するコ
ンタクトホール３２が形成され、このコンタクトホール
３２にタングステン（Ｗ）等からなるプラグ３４が埋め
込まれる。そして、層間絶縁層３０ａおよびプラグ３４
の上面にアルミニウム（Ａｌ）または銅（Ｃｕ）等の金
属からなる第１配線層３６が形成され、その上に同金属
からなる第２配線層３８および第３配線層４０が酸化シ
リコン（ＳｉＯ2 ）等からなる層間絶縁層３０ｂおよび
３０ｃを介して形成され、さらに第３配線層４０の周縁
部を覆うようにして酸化シリコン（ＳｉＯ2 ）等からな
る絶縁層４２が形成される。
リコン（ＳｉＯ2 ）等からなる層間絶縁層３０ａが形成
され、層間絶縁層３０ａにＮ+ 拡散領域２０ａ，Ｐ+ 拡
散領域２０ｂ，Ｐ+ コンタクト領域２４ａ，Ｎ+ コンタ
クト領域２４ｂおよび配線２８のそれぞれに連通するコ
ンタクトホール３２が形成され、このコンタクトホール
３２にタングステン（Ｗ）等からなるプラグ３４が埋め
込まれる。そして、層間絶縁層３０ａおよびプラグ３４
の上面にアルミニウム（Ａｌ）または銅（Ｃｕ）等の金
属からなる第１配線層３６が形成され、その上に同金属
からなる第２配線層３８および第３配線層４０が酸化シ
リコン（ＳｉＯ2 ）等からなる層間絶縁層３０ｂおよび
３０ｃを介して形成され、さらに第３配線層４０の周縁
部を覆うようにして酸化シリコン（ＳｉＯ2 ）等からな
る絶縁層４２が形成される。
【００１３】第１配線層３６は、バッファ部３６ａおよ
び配線接続部３６ｂ（図３）を含みバッファ部３６ａと
Ｎ+ 拡散領域２０ａ，Ｐ+ 拡散領域２０ｂおよび配線２
８のそれぞれとがプラグ３４を介して接続され、配線接
続部３６ｂと配線２８とがプラグ３４を介して接続され
る。第１配線層３６に接続されないＰ+ コンタクト領域
２４ａおよびＮ+ コンタクト領域２４ｂはプラグ３４を
介して図示しないＧＮＤ配線およびＶｃｃ配線に接続さ
れる。第２配線層３８は、他の素子と接続されないアイ
ランド状のバッファ部３８ａおよび配線接続部３８ｂ
（図３）を含み、配線接続部３８ｂと配線接続部３６ｂ
とが層間絶縁層３０ｂに形成されたタングステン（Ｗ）
等からなるプラグ４４を介して接続される。第３配線層
４０は、ボンディングパッド４０ａを含み、このボンデ
ィングパッド４０ａが層間絶縁層３０ｃに形成されたタ
ングステン（Ｗ）等からなるプラグ４６を介して配線接
続部３８ｂに接続される。各配線層３６，３８および４
０の面積は、入力保護回路１２ａを構成する各素子（少
なくともＮ+ 拡散領域２０ａおよびＰ+ 拡散領域２０
ｂ）を覆うことのできる大きさに設定される。なお、各
配線層３６，３８および４０のサイズや位置関係は、半
導体集積回路１０のサイズや電気的要件や設計仕様等に
基づいて決定され、たとえば、一辺のサイズが３０μｍ
〜３００μｍの範囲の矩形状で、層厚０．３μｍ〜３μ
ｍの範囲、および相互の間隔が１０μｍ〜３００μｍの
範囲で実施可能である。
び配線接続部３６ｂ（図３）を含みバッファ部３６ａと
Ｎ+ 拡散領域２０ａ，Ｐ+ 拡散領域２０ｂおよび配線２
８のそれぞれとがプラグ３４を介して接続され、配線接
続部３６ｂと配線２８とがプラグ３４を介して接続され
る。第１配線層３６に接続されないＰ+ コンタクト領域
２４ａおよびＮ+ コンタクト領域２４ｂはプラグ３４を
介して図示しないＧＮＤ配線およびＶｃｃ配線に接続さ
れる。第２配線層３８は、他の素子と接続されないアイ
ランド状のバッファ部３８ａおよび配線接続部３８ｂ
（図３）を含み、配線接続部３８ｂと配線接続部３６ｂ
とが層間絶縁層３０ｂに形成されたタングステン（Ｗ）
等からなるプラグ４４を介して接続される。第３配線層
４０は、ボンディングパッド４０ａを含み、このボンデ
ィングパッド４０ａが層間絶縁層３０ｃに形成されたタ
ングステン（Ｗ）等からなるプラグ４６を介して配線接
続部３８ｂに接続される。各配線層３６，３８および４
０の面積は、入力保護回路１２ａを構成する各素子（少
なくともＮ+ 拡散領域２０ａおよびＰ+ 拡散領域２０
ｂ）を覆うことのできる大きさに設定される。なお、各
配線層３６，３８および４０のサイズや位置関係は、半
導体集積回路１０のサイズや電気的要件や設計仕様等に
基づいて決定され、たとえば、一辺のサイズが３０μｍ
〜３００μｍの範囲の矩形状で、層厚０．３μｍ〜３μ
ｍの範囲、および相互の間隔が１０μｍ〜３００μｍの
範囲で実施可能である。
【００１４】なお、各配線層３６，３８および４０を形
成する際には、ボンディングパッド４０ａの表面を平坦
にしてボンディングの際の接合性を向上するために、層
間絶縁層３０ａ，３０ｂおよび３０ｃならびにプラグ３
４，４４および４６のそれぞれの上面がＣＭＰ（化学的
機械研磨）等のような周知の平坦化プロセスによって平
坦化される。
成する際には、ボンディングパッド４０ａの表面を平坦
にしてボンディングの際の接合性を向上するために、層
間絶縁層３０ａ，３０ｂおよび３０ｃならびにプラグ３
４，４４および４６のそれぞれの上面がＣＭＰ（化学的
機械研磨）等のような周知の平坦化プロセスによって平
坦化される。
【００１５】そして、この半導体集積回路１０を含むチ
ップがリード・フレーム上にマウンティングされ、ボン
ディングパッド４０ａとリード・フレームの対応するリ
ードとがアルミニウム（Ａｌ）または金（Ａｕ）等のボ
ンディングワイヤを用いて接続される。このボンディン
グ工程では、筒状のキャピラリに通されたボンディング
ワイヤの下端に球状のボールが形成され、そのボールが
ボンディングパッド４０ａの上面に所定のボンド荷重で
押圧されて超音波により接続される。そのため、キャピ
ラリからボンディングパッド４０ａへ過大な衝撃が加わ
るが、この衝撃は比較的軟らかいアルミニウム（Ａｌ）
または銅（Ｃｕ）等の金属からなる各配線層３０，３２
および３４によって吸収される。
ップがリード・フレーム上にマウンティングされ、ボン
ディングパッド４０ａとリード・フレームの対応するリ
ードとがアルミニウム（Ａｌ）または金（Ａｕ）等のボ
ンディングワイヤを用いて接続される。このボンディン
グ工程では、筒状のキャピラリに通されたボンディング
ワイヤの下端に球状のボールが形成され、そのボールが
ボンディングパッド４０ａの上面に所定のボンド荷重で
押圧されて超音波により接続される。そのため、キャピ
ラリからボンディングパッド４０ａへ過大な衝撃が加わ
るが、この衝撃は比較的軟らかいアルミニウム（Ａｌ）
または銅（Ｃｕ）等の金属からなる各配線層３０，３２
および３４によって吸収される。
【００１６】半導体集積回路１０を装置に組み込んだ
後、図示しない外部素子からボンディングパッド４０ａ
へ電流が供給されると、この電流は第２配線層３８の配
線接続部３８ｂ、第１配線層３６の配線接続部３６ｂお
よび抵抗２６ａおよび２６ｂ（図４）を構成する配線２
８を通して図示しない内部回路へ供給される。このと
き、供給された電流の値が所定値以下であれば、その電
流がそのまま内部回路へ供給される。一方、電流値が所
定値を超える場合には、ダイオ−ド２２ａまたは２２ｂ
のいずれかがオンされ、この電流（サージ電流）が接地
電位（Ｖｇｎｄ）または電源電位（Ｖｃｃ）に解放され
て内部回路が保護される。
後、図示しない外部素子からボンディングパッド４０ａ
へ電流が供給されると、この電流は第２配線層３８の配
線接続部３８ｂ、第１配線層３６の配線接続部３６ｂお
よび抵抗２６ａおよび２６ｂ（図４）を構成する配線２
８を通して図示しない内部回路へ供給される。このと
き、供給された電流の値が所定値以下であれば、その電
流がそのまま内部回路へ供給される。一方、電流値が所
定値を超える場合には、ダイオ−ド２２ａまたは２２ｂ
のいずれかがオンされ、この電流（サージ電流）が接地
電位（Ｖｇｎｄ）または電源電位（Ｖｃｃ）に解放され
て内部回路が保護される。
【００１７】この実施例によれば、ワイヤボンディング
の際にキャピラリから受けた衝撃を第３配線層４０（ボ
ンディングパッド４０ａ），第２配線層３８および第１
配線層３６によって吸収できるので、入力保護回路１２
ａを構成する各素子の電気的特性が衝撃によって変動さ
れることはない。したがって、ボンディングパッド４０
ａの下方に入力保護回路１２ａを配置した構成でも何ら
問題はなく、この構成よって、入力部１２の横方向への
広がりを抑えることができ、チップを小型化できる。ま
た、単位面積当たりのチップの取れ数を向上でき、チッ
プのコストを低減できる。
の際にキャピラリから受けた衝撃を第３配線層４０（ボ
ンディングパッド４０ａ），第２配線層３８および第１
配線層３６によって吸収できるので、入力保護回路１２
ａを構成する各素子の電気的特性が衝撃によって変動さ
れることはない。したがって、ボンディングパッド４０
ａの下方に入力保護回路１２ａを配置した構成でも何ら
問題はなく、この構成よって、入力部１２の横方向への
広がりを抑えることができ、チップを小型化できる。ま
た、単位面積当たりのチップの取れ数を向上でき、チッ
プのコストを低減できる。
【００１８】また、ＣＭＰ（化学的機械研磨）等のよう
な平坦化プロセスを用いて各層を形成し、ボンディング
パッド４０ａの表面を平坦にしているので、ボンディン
グパッド４０ａに対してボンディングワイヤ（ボール）
を確実に接合できる。なお、上述の実施例では、３層配
線構造に組み込まれた入力保護回路について説明した
が、この発明は４層以上の配線構造に組み込まれた入力
保護回路や３層以上の配線構造に組み込まれた出力保護
回路についても同様に適用できる。
な平坦化プロセスを用いて各層を形成し、ボンディング
パッド４０ａの表面を平坦にしているので、ボンディン
グパッド４０ａに対してボンディングワイヤ（ボール）
を確実に接合できる。なお、上述の実施例では、３層配
線構造に組み込まれた入力保護回路について説明した
が、この発明は４層以上の配線構造に組み込まれた入力
保護回路や３層以上の配線構造に組み込まれた出力保護
回路についても同様に適用できる。
【図１】この発明の一実施例を示す図解図である。
【図２】図１におけるII−II線断面図である。
【図３】図１におけるIII-III 線断面図である。
【図４】図１実施例の入力保護回路を示す等価回路図で
ある。
ある。
【図５】従来技術を示す図解図である。
【図６】従来技術の入力保護回路を示す等価回路図であ
る。
る。
１０ …半導体集積回路 １２ …入力部 １２ａ …入力保護回路 １４ …基板 ２８ …配線 ３０ａ，３０ｂ，３０ｃ …層間絶縁層 ３６ …第１配線層 ３８ …第２配線層 ４０ …第３配線層 ４０ａ …ボンディングパッド
Claims (3)
- 【請求項１】基板上にそれぞれ層間絶縁層を介して３層
以上の配線層を形成した半導体集積回路において、 前記基板に保護回路を構成する保護素子を形成し、前記
保護素子と最下配線層とをプラグを介して接続し、最上
配線層にボンディングパッドを形成し、前記最下配線層
と前記最上配線層とを中間配線層を介して接続したこと
を特徴とする、半導体集積回路。 - 【請求項２】前記配線層は金属層を含む、請求項１記載
の半導体集積回路。 - 【請求項３】前記配線層は平坦化された前記層間絶縁層
の上面に形成される、請求項１または２記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11048998A JP3948822B2 (ja) | 1998-04-21 | 1998-04-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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