JPH11308636A - Ｙｃ分離装置 - Google Patents
Ｙｃ分離装置Info
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- JPH11308636A JPH11308636A JP11350698A JP11350698A JPH11308636A JP H11308636 A JPH11308636 A JP H11308636A JP 11350698 A JP11350698 A JP 11350698A JP 11350698 A JP11350698 A JP 11350698A JP H11308636 A JPH11308636 A JP H11308636A
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Abstract
(57)【要約】
【課題】 ＰＡＬ信号の輝度信号と色信号を分離するＹ
Ｃ分離装置において、水平同期信号とクロックが非同期
の場合に発生するジッタを改善する。 【解決手段】 Ａ／Ｄ変換器、水平遅延器、クロック
源、水平同期信号発生手段、階差検知手段、補間手段、
線形結合手段、補償遅延回路、減算器を有し、水平同期
信号発生手段とクロックの階差｛ｄ（ｎ）−ｄ（ｎ−
２）｝を求め、水平遅延器出力の傾斜｛Ｖ（ｎ−２，
ｍ）−Ｖ（ｎ，ｍ）｝／ｔから前記階差分を直線補間す
ることで、時間ずれに対応した振幅補正をすることでジ
ッタ低減をはかるものである。
Ｃ分離装置において、水平同期信号とクロックが非同期
の場合に発生するジッタを改善する。 【解決手段】 Ａ／Ｄ変換器、水平遅延器、クロック
源、水平同期信号発生手段、階差検知手段、補間手段、
線形結合手段、補償遅延回路、減算器を有し、水平同期
信号発生手段とクロックの階差｛ｄ（ｎ）−ｄ（ｎ−
２）｝を求め、水平遅延器出力の傾斜｛Ｖ（ｎ−２，
ｍ）−Ｖ（ｎ，ｍ）｝／ｔから前記階差分を直線補間す
ることで、時間ずれに対応した振幅補正をすることでジ
ッタ低減をはかるものである。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＰＡＬ複合映像
信号のＹＣ分離装置に関し、色搬送波信号位相変化およ
びジッタの改良に用いるものである。
信号のＹＣ分離装置に関し、色搬送波信号位相変化およ
びジッタの改良に用いるものである。
【０００２】
【従来の技術】図１１は映像の垂直方向非相関ノイズを
低減する従来のＰＡＬ複合映像信号のＹＣ分離装置を示
す図である。図において、１０は映像信号源、２０はＡ
／Ｄ変換器、３０は水平遅延器、４０は線形結合手段、
５０はクロック源、６０は水平同期信号発生手段、７０
ａ，７０ｂはＤ／Ａ変換器、２００はＹＣ分離器、２３
０は補償遅延回路、２４０は減算器である。
低減する従来のＰＡＬ複合映像信号のＹＣ分離装置を示
す図である。図において、１０は映像信号源、２０はＡ
／Ｄ変換器、３０は水平遅延器、４０は線形結合手段、
５０はクロック源、６０は水平同期信号発生手段、７０
ａ，７０ｂはＤ／Ａ変換器、２００はＹＣ分離器、２３
０は補償遅延回路、２４０は減算器である。
【０００３】この動作について説明する。映像信号源１
０において発生した映像信号ｖはＡ／Ｄ変換器２０によ
りデジタル信号Ｖに変換される。デジタル信号Ｖは、水
平遅延器３０および線形結合手段４０に与えられる。水
平遅延器３０により２ライン分遅延された信号もまた線
形結合手段４０に与えられる。線形結合手段４０に与え
られた、２ライン差のある２入力信号はそれぞれ１／２
倍され減算される。ＰＡＬの搬送色信号は２ライン差で
反転しているので、２ライン差信号の減算により、色信
号が残り、輝度信号はキャンセルされる。線形結合手段
４０の出力Ｃは、補償遅延器２３０で遅延された信号Ｖ
と減算器２４０で減算され、この結果信号Ｙが出力され
る。信号Ｙ、ＣはそれぞれＤ／Ａ変換器７０ａ，７０ｂ
によりアナログ信号ｙ、ｃに変換される。なお、 Ａ／
Ｄ変換器２０、水平遅延器３０、Ｄ／Ａ変換器７０ａ，
７０ｂは、クロック源５０により生成されたクロックに
同期した信号を出力する。また水平遅延器３０は、水平
同期信号発生手段６０により生成された水平同期信号に
も制御される。
０において発生した映像信号ｖはＡ／Ｄ変換器２０によ
りデジタル信号Ｖに変換される。デジタル信号Ｖは、水
平遅延器３０および線形結合手段４０に与えられる。水
平遅延器３０により２ライン分遅延された信号もまた線
形結合手段４０に与えられる。線形結合手段４０に与え
られた、２ライン差のある２入力信号はそれぞれ１／２
倍され減算される。ＰＡＬの搬送色信号は２ライン差で
反転しているので、２ライン差信号の減算により、色信
号が残り、輝度信号はキャンセルされる。線形結合手段
４０の出力Ｃは、補償遅延器２３０で遅延された信号Ｖ
と減算器２４０で減算され、この結果信号Ｙが出力され
る。信号Ｙ、ＣはそれぞれＤ／Ａ変換器７０ａ，７０ｂ
によりアナログ信号ｙ、ｃに変換される。なお、 Ａ／
Ｄ変換器２０、水平遅延器３０、Ｄ／Ａ変換器７０ａ，
７０ｂは、クロック源５０により生成されたクロックに
同期した信号を出力する。また水平遅延器３０は、水平
同期信号発生手段６０により生成された水平同期信号に
も制御される。
【０００４】次に、従来のＹＣ分離装置において、色信
号ジッタの発生する原因について説明する。図１２は図
１１における信号のサンプリングの状態を示す概念図で
ある。ここでは、画面水平方向にレベルがある時間をも
って立ち上がる場合の、サンプル画素のレベルＶ、水平
同期信号HS、クロックＣＬについて、（ｎ−２）ライン
とｎラインにおいて解説する。水平同期信号ＨＳとクロ
ックＣＬが非同期の場合、例えば同色つまり同位相であ
るはずの（ｎ−２）ライン，ｍ画素目（つまりＨＳの立
ち上がりからｍ画素目）のサンプルＶ（ｎ−２，ｍ）と
ｎライン，ｍ画素目のサンプルＶ（ｎ，ｍ）の位相が異
なるという状態が起こりうる。このとき、図１１の線形
結合手段４０ｂによってこれらを合成すると本来抽出さ
れるべきＣの位相とは異なったものとなる。また、Ｖ
（ｎ，ｍ）からＣ（ｎ，ｍ）を差し引いたＹ（ｎ，ｍ）
も、垂直方向に同じ値だった場合でも、ライン上下で値
が変化することとなる。また、何ライン離れていても同
様に位相が異なりうる。この立ち上がりがずれる現象
は、前記のようにＨＳとＣＬが非同期のためであり、つ
まりランダムに起こることから、特にＹ信号ではジッタ
として視認されることとなり、色信号では色相ムラにな
る。。
号ジッタの発生する原因について説明する。図１２は図
１１における信号のサンプリングの状態を示す概念図で
ある。ここでは、画面水平方向にレベルがある時間をも
って立ち上がる場合の、サンプル画素のレベルＶ、水平
同期信号HS、クロックＣＬについて、（ｎ−２）ライン
とｎラインにおいて解説する。水平同期信号ＨＳとクロ
ックＣＬが非同期の場合、例えば同色つまり同位相であ
るはずの（ｎ−２）ライン，ｍ画素目（つまりＨＳの立
ち上がりからｍ画素目）のサンプルＶ（ｎ−２，ｍ）と
ｎライン，ｍ画素目のサンプルＶ（ｎ，ｍ）の位相が異
なるという状態が起こりうる。このとき、図１１の線形
結合手段４０ｂによってこれらを合成すると本来抽出さ
れるべきＣの位相とは異なったものとなる。また、Ｖ
（ｎ，ｍ）からＣ（ｎ，ｍ）を差し引いたＹ（ｎ，ｍ）
も、垂直方向に同じ値だった場合でも、ライン上下で値
が変化することとなる。また、何ライン離れていても同
様に位相が異なりうる。この立ち上がりがずれる現象
は、前記のようにＨＳとＣＬが非同期のためであり、つ
まりランダムに起こることから、特にＹ信号ではジッタ
として視認されることとなり、色信号では色相ムラにな
る。。
【０００５】
【発明が解決しようとする課題】従来のＹＣ分離装置
は、以上のように構成されていたので、水平同期信号Ｈ
ＳとクロックＣＬが非同期の場合にジッタが発生すると
いう問題点があった。
は、以上のように構成されていたので、水平同期信号Ｈ
ＳとクロックＣＬが非同期の場合にジッタが発生すると
いう問題点があった。
【０００６】この発明は以上のような問題点を解決する
ためになされたもので、水平同期信号とクロックが非同
期の場合でも、ジッタが視認されにくいＹＣ分離装置を
得ることを目的とする。
ためになされたもので、水平同期信号とクロックが非同
期の場合でも、ジッタが視認されにくいＹＣ分離装置を
得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明は、時間ずれを
検知し、これに対応した信号振幅に補正して、等価的に
ジッタ低減をするものである。
検知し、これに対応した信号振幅に補正して、等価的に
ジッタ低減をするものである。
【０００８】この発明の第１の構成によるＹＣ分離装置
は、映像信号をデジタル信号にするＡ／Ｄ変換器と、デ
ジタル映像信号を２ライン期間遅延する水平遅延器と、
Ａ／Ｄ変換器と水平遅延器の動作周期を規定するクロッ
ク源と、前記クロック源より発生するクロックとは非同
期で、水平遅延器の書き込みアドレスを初期化するため
の水平同期信号を発生する水平同期信号発生手段と、前
記水平同期信号とクロックの階差を求めるための階差検
知手段と、水平遅延器出力の傾斜から前記階差分を直線
補間する補間手段と、少なくとも補間されたデジタル映
像信号を含む複数のデジタル映像信号を線形結合する線
形結合手段と、デジタル映像信号を遅延する補償遅延回
路と、線形結合手段出力と補償遅延回路出力を減算する
減算器を設けたものである。
は、映像信号をデジタル信号にするＡ／Ｄ変換器と、デ
ジタル映像信号を２ライン期間遅延する水平遅延器と、
Ａ／Ｄ変換器と水平遅延器の動作周期を規定するクロッ
ク源と、前記クロック源より発生するクロックとは非同
期で、水平遅延器の書き込みアドレスを初期化するため
の水平同期信号を発生する水平同期信号発生手段と、前
記水平同期信号とクロックの階差を求めるための階差検
知手段と、水平遅延器出力の傾斜から前記階差分を直線
補間する補間手段と、少なくとも補間されたデジタル映
像信号を含む複数のデジタル映像信号を線形結合する線
形結合手段と、デジタル映像信号を遅延する補償遅延回
路と、線形結合手段出力と補償遅延回路出力を減算する
減算器を設けたものである。
【０００９】また、この発明の第２の構成によるＹＣ分
離装置は、水平同期信号とクロックの時間差を検知する
時間差検知手段と、時間差出力を２水平走査期間記憶す
るメモリと、前記時間差信号と前記メモリ出力の差を導
出する減算器とを設けて階差検知手段としたものであ
る。
離装置は、水平同期信号とクロックの時間差を検知する
時間差検知手段と、時間差出力を２水平走査期間記憶す
るメモリと、前記時間差信号と前記メモリ出力の差を導
出する減算器とを設けて階差検知手段としたものであ
る。
【００１０】また、この発明の第３の構成によるＹＣ分
離装置は、水平走査期間遅延されたデジタル映像信号の
１クロック期間前の値を記憶する１クロック遅延器と、
１クロック遅延器の入出力の差を導出する減算器と、減
算器出力に１／ｔ（ｔは１クロック期間）を乗ずる乗数
器と、乗算器の出力に階差を乗ずる乗算器と、乗算器出
力を水平走査期間遅延されたデジタル映像信号に加算す
る加算器とを設けて補間手段としたものである。
離装置は、水平走査期間遅延されたデジタル映像信号の
１クロック期間前の値を記憶する１クロック遅延器と、
１クロック遅延器の入出力の差を導出する減算器と、減
算器出力に１／ｔ（ｔは１クロック期間）を乗ずる乗数
器と、乗算器の出力に階差を乗ずる乗算器と、乗算器出
力を水平走査期間遅延されたデジタル映像信号に加算す
る加算器とを設けて補間手段としたものである。
【００１１】また、この発明の第４の構成によるＹＣ分
離装置は、第３の構成における乗算器をＲＯＭテーブル
により構成するものである。
離装置は、第３の構成における乗算器をＲＯＭテーブル
により構成するものである。
【００１２】また、この発明の第５の構成によるＹＣ分
離装置は、水平同期信号を複合映像信号から同期分離し
て得るものである。
離装置は、水平同期信号を複合映像信号から同期分離し
て得るものである。
【００１３】また、この発明の第６の構成によるＹＣ分
離装置は、１フィールド期間に１．５ライン期間を加え
た分だけ遅延させる機能を有する水平遅延器を設けたも
のである。
離装置は、１フィールド期間に１．５ライン期間を加え
た分だけ遅延させる機能を有する水平遅延器を設けたも
のである。
【００１４】また、この発明の第７の構成によるＹＣ分
離装置は、２フレーム期間だけ遅延させる機能を有する
水平遅延器を設けたものである。
離装置は、２フレーム期間だけ遅延させる機能を有する
水平遅延器を設けたものである。
【００１５】また、この発明の第８の構成によるＹＣ分
離装置は、１水平期間だけ遅延させる機能を有する水平
遅延器を備えたＹＣ分離器と、１フィールド期間に１．
５ライン期間を加えた分だけ遅延させる機能を有する水
平遅延器を備えたＹＣ分離器と、２フレーム期間だけ遅
延させる機能を有する水平遅延器を備えたＹＣ分離器
と、それぞれの水平遅延器の出力から垂直方向への信号
の非相関を検出する非相関検出回路と、それぞれのＹＣ
分離器の出力を入力し前記非相関検出回路の検出結果に
従って信号を切り替えるスイッチ回路を設けたものであ
る。
離装置は、１水平期間だけ遅延させる機能を有する水平
遅延器を備えたＹＣ分離器と、１フィールド期間に１．
５ライン期間を加えた分だけ遅延させる機能を有する水
平遅延器を備えたＹＣ分離器と、２フレーム期間だけ遅
延させる機能を有する水平遅延器を備えたＹＣ分離器
と、それぞれの水平遅延器の出力から垂直方向への信号
の非相関を検出する非相関検出回路と、それぞれのＹＣ
分離器の出力を入力し前記非相関検出回路の検出結果に
従って信号を切り替えるスイッチ回路を設けたものであ
る。
【００１６】
【発明の実施の形態】この発明の第１の構成におけるＹ
Ｃ分離装置は、Ａ／Ｄ変換器、水平遅延器、クロック
源、水平同期信号発生手段、階差検知手段、補間手段、
線形結合手段、補償遅延回路、減算器を有し、水平同期
信号発生手段とクロックの階差｛ｄ（ｎ）−ｄ（ｎ−
２）｝を求め、水平遅延器出力の傾斜｛Ｖ（ｎ−２，
ｍ）−Ｖ（ｎ，ｍ）｝／ｔから前記階差分を直線補間す
ることで、時間ずれに対応した振幅補正をすることでジ
ッタ低減をはかるものである。特に以上の数式処理をソ
フトウェアで容易に実現することができる。
Ｃ分離装置は、Ａ／Ｄ変換器、水平遅延器、クロック
源、水平同期信号発生手段、階差検知手段、補間手段、
線形結合手段、補償遅延回路、減算器を有し、水平同期
信号発生手段とクロックの階差｛ｄ（ｎ）−ｄ（ｎ−
２）｝を求め、水平遅延器出力の傾斜｛Ｖ（ｎ−２，
ｍ）−Ｖ（ｎ，ｍ）｝／ｔから前記階差分を直線補間す
ることで、時間ずれに対応した振幅補正をすることでジ
ッタ低減をはかるものである。特に以上の数式処理をソ
フトウェアで容易に実現することができる。
【００１７】また、この発明の第２の構成における階差
検知手段は、時間差検知手段と、時間差出力を水平走査
期間記憶するメモリと、前記時間差信号と前記メモリ出
力の差を導出する減算器とで構成することにより、この
発明の回路構成を容易に実現するものである。
検知手段は、時間差検知手段と、時間差出力を水平走査
期間記憶するメモリと、前記時間差信号と前記メモリ出
力の差を導出する減算器とで構成することにより、この
発明の回路構成を容易に実現するものである。
【００１８】また、この発明の第３の構成における補間
手段は、１クロック遅延器と、１クロック遅延器の入出
力の差を導出する減算器と、減算器出力に１／ｔを乗ず
る乗数器と、乗数器の出力に階差を乗ずる乗算器と、乗
算器出力を水平走査期間遅延されたデジタル映像信号に
加算する加算器とで構成することにより本発明の回路構
成を容易に実現するものである。
手段は、１クロック遅延器と、１クロック遅延器の入出
力の差を導出する減算器と、減算器出力に１／ｔを乗ず
る乗数器と、乗数器の出力に階差を乗ずる乗算器と、乗
算器出力を水平走査期間遅延されたデジタル映像信号に
加算する加算器とで構成することにより本発明の回路構
成を容易に実現するものである。
【００１９】また、この発明の第４の構成における補間
手段は、乗算器としてＲＯＭテーブルを用いることによ
り、本発明を安価に実現するものである。
手段は、乗算器としてＲＯＭテーブルを用いることによ
り、本発明を安価に実現するものである。
【００２０】また、この発明の第５の構成におけるＹＣ
分離装置は、複合映像信号を入力とし、複合映像信号か
ら同期分離して得ることにより、この発明を実現するも
のである。
分離装置は、複合映像信号を入力とし、複合映像信号か
ら同期分離して得ることにより、この発明を実現するも
のである。
【００２１】また、この発明の第６の構成におけるＹＣ
分離装置は、１フィールド期間に１．５ライン期間を加
えた分だけ遅延させる機能を有する水平遅延器を設けた
もので、注目ラインの１ライン下の信号で垂直非相関ノ
イズの低減が実現できる。
分離装置は、１フィールド期間に１．５ライン期間を加
えた分だけ遅延させる機能を有する水平遅延器を設けた
もので、注目ラインの１ライン下の信号で垂直非相関ノ
イズの低減が実現できる。
【００２２】また、この発明の第７の構成におけるＹＣ
分離装置は、２フレーム期間だけ遅延させる機能を有す
る水平遅延器を設けたもので、２フレーム間の非相関ノ
イズの低減が実現できる。
分離装置は、２フレーム期間だけ遅延させる機能を有す
る水平遅延器を設けたもので、２フレーム間の非相関ノ
イズの低減が実現できる。
【００２３】また、この発明の第８の構成におけるＹＣ
分離装置は、１水平期間だけ遅延させる機能を有する水
平遅延器を備えたＹＣ分離器と、１フィールド期間に
１．５ライン期間を加えた分だけ遅延させる機能を有す
る水平遅延器を備えたＹＣ分離器と、２フレーム期間だ
け遅延させる機能を有する水平遅延器を備えたＹＣ分離
器と、それぞれの水平遅延器の出力から垂直方向への信
号の非相関を検出する非相関検出回路と、それぞれのＹ
Ｃ分離器の出力を入力し前記非相関検出回路の検出結果
に従って信号を切り替えるスイッチ回路を設けたもの
で、前記ＹＣ分離器のうち最もノイズの少ない出力を得
るものである。
分離装置は、１水平期間だけ遅延させる機能を有する水
平遅延器を備えたＹＣ分離器と、１フィールド期間に
１．５ライン期間を加えた分だけ遅延させる機能を有す
る水平遅延器を備えたＹＣ分離器と、２フレーム期間だ
け遅延させる機能を有する水平遅延器を備えたＹＣ分離
器と、それぞれの水平遅延器の出力から垂直方向への信
号の非相関を検出する非相関検出回路と、それぞれのＹ
Ｃ分離器の出力を入力し前記非相関検出回路の検出結果
に従って信号を切り替えるスイッチ回路を設けたもの
で、前記ＹＣ分離器のうち最もノイズの少ない出力を得
るものである。
【００２４】実施の形態１．図１はこの発明の実施の形
態１であるＹＣ分離装置を示すブロック図である。図に
おいて、１０は映像信号源、２０はＡ／Ｄ変換器、３０
は水平遅延器、４０は線形結合手段、５０はクロック
源、６０は水平同期信号発生手段、７０ａ，７０ｂはＤ
／Ａ変換器、８０は階差検知手段、９０は補間手段、２
００はＹＣ分離器、２３０は補償遅延回路、２４０は減
算器である。
態１であるＹＣ分離装置を示すブロック図である。図に
おいて、１０は映像信号源、２０はＡ／Ｄ変換器、３０
は水平遅延器、４０は線形結合手段、５０はクロック
源、６０は水平同期信号発生手段、７０ａ，７０ｂはＤ
／Ａ変換器、８０は階差検知手段、９０は補間手段、２
００はＹＣ分離器、２３０は補償遅延回路、２４０は減
算器である。
【００２５】図２はこの発明の実施の形態１であるＹＣ
分離装置内の線形結合手段４０の構成を示すブロック図
である。図において、４１，４２は乗数器、４３は減算
器である。
分離装置内の線形結合手段４０の構成を示すブロック図
である。図において、４１，４２は乗数器、４３は減算
器である。
【００２６】この動作について説明する。映像信号源１
０において発生した映像信号ｖはＡ／Ｄ変換器２０によ
りデジタル信号Ｖに変換される。デジタル信号Ｖは、水
平遅延器３０および線形結合手段４０、補償遅延回路２
３０に与えられる。水平遅延器３０により２ライン分遅
延された信号は補間手段９０に与えられる。階差検出手
段８０では、クロック源５０により生成されたクロック
ＣＬと水平同期信号発生手段６０により生成された水平
同期信号ＨＳを入力として階差｛ｄ（ｎ）−ｄ（ｎ−
２）｝を検出し出力する。補間手段９０は、水平遅延器
３０による入力信号より信号Ｖの傾斜｛Ｖ（ｎ−２，
ｍ）−Ｖ（ｎ，ｍ）｝／ｔを検知し、階差検出手段８０
の出力｛ｄ（ｎ）−ｄ（ｎ−２）｝との積をＶ（ｎ−
２，ｍ）に加算している。補間手段９０の出力は線形結
合手段４０に与えられる。線形結合手段４０に入力され
た２つの信号は乗数器４１，４２により１／２倍され減
算器４３によって減算され、信号Ｃを出力する。線形結
合手段４０の出力Ｃは補償遅延回路２３０の出力と減算
器２４０により減算されＹ信号を出力する。Ｙ、Ｃ信号
はそれぞれＤ／Ａ変換器７０ａ，７０ｂによりアナログ
信号ｙ、ｃに変換される。Ａ／Ｄ変換器２０、水平遅延
器３０、Ｄ／Ａ変換器７０ａ，７０ｂは、クロック源５
０により生成されたクロックに同期した信号を出力す
る。また、水平遅延器３０は、水平同期信号発生手段６
０により生成された水平同期信号にも制御される。
０において発生した映像信号ｖはＡ／Ｄ変換器２０によ
りデジタル信号Ｖに変換される。デジタル信号Ｖは、水
平遅延器３０および線形結合手段４０、補償遅延回路２
３０に与えられる。水平遅延器３０により２ライン分遅
延された信号は補間手段９０に与えられる。階差検出手
段８０では、クロック源５０により生成されたクロック
ＣＬと水平同期信号発生手段６０により生成された水平
同期信号ＨＳを入力として階差｛ｄ（ｎ）−ｄ（ｎ−
２）｝を検出し出力する。補間手段９０は、水平遅延器
３０による入力信号より信号Ｖの傾斜｛Ｖ（ｎ−２，
ｍ）−Ｖ（ｎ，ｍ）｝／ｔを検知し、階差検出手段８０
の出力｛ｄ（ｎ）−ｄ（ｎ−２）｝との積をＶ（ｎ−
２，ｍ）に加算している。補間手段９０の出力は線形結
合手段４０に与えられる。線形結合手段４０に入力され
た２つの信号は乗数器４１，４２により１／２倍され減
算器４３によって減算され、信号Ｃを出力する。線形結
合手段４０の出力Ｃは補償遅延回路２３０の出力と減算
器２４０により減算されＹ信号を出力する。Ｙ、Ｃ信号
はそれぞれＤ／Ａ変換器７０ａ，７０ｂによりアナログ
信号ｙ、ｃに変換される。Ａ／Ｄ変換器２０、水平遅延
器３０、Ｄ／Ａ変換器７０ａ，７０ｂは、クロック源５
０により生成されたクロックに同期した信号を出力す
る。また、水平遅延器３０は、水平同期信号発生手段６
０により生成された水平同期信号にも制御される。
【００２７】線形結合手段４０に入力される階差検出手
段８０出力は時間ずれに対応した補正がされているた
め、線形結合手段４０により線形結合された信号におい
て色搬送波信号の位相変化およびジッタ成分を低減でき
る。
段８０出力は時間ずれに対応した補正がされているた
め、線形結合手段４０により線形結合された信号におい
て色搬送波信号の位相変化およびジッタ成分を低減でき
る。
【００２８】実施の形態２．図３はこの発明の実施の形
態２であるＹＣ分離装置内の階差検知手段を示すブロッ
ク図である。図において、１００は水平同期信号とクロ
ックの時間差を検知する時間差検知手段、１１０は時間
差出力を水平走査期間記憶するメモリ、１２０は前記時
間差信号と前記メモリ出力の差を導出する減算器であ
る。
態２であるＹＣ分離装置内の階差検知手段を示すブロッ
ク図である。図において、１００は水平同期信号とクロ
ックの時間差を検知する時間差検知手段、１１０は時間
差出力を水平走査期間記憶するメモリ、１２０は前記時
間差信号と前記メモリ出力の差を導出する減算器であ
る。
【００２９】クロックＣＬと水平同期信号ＨＳは時間差
検知手段１００に入力され、時間差検知手段１００の出
力は減算器１２０の一方の入力およびメモリ１１０に与
えられる。メモリ１１０出力は減算器１２０の他方の入
力に与えられる。
検知手段１００に入力され、時間差検知手段１００の出
力は減算器１２０の一方の入力およびメモリ１１０に与
えられる。メモリ１１０出力は減算器１２０の他方の入
力に与えられる。
【００３０】この動作について説明する。時間差検知手
段１００においては、クロックＣＬと水平同期信号ＨＳ
間の時間差を求める。時間差検知手段１００出力ｄ
（ｎ）と、同出力を水平走査期間記憶するメモリ１１０
により１水平走査期間分遅延したメモリ１１０出力d(n-
2)とを減算することで、ＣＬとＨＳの時間差のライン間
における差である階差を求めることができる。
段１００においては、クロックＣＬと水平同期信号ＨＳ
間の時間差を求める。時間差検知手段１００出力ｄ
（ｎ）と、同出力を水平走査期間記憶するメモリ１１０
により１水平走査期間分遅延したメモリ１１０出力d(n-
2)とを減算することで、ＣＬとＨＳの時間差のライン間
における差である階差を求めることができる。
【００３１】実施の形態３．図４はこの発明の実施の形
態３であるＹＣ分離装置内の補間手段を示すブロック図
である。図において、１３０は水平走査期間遅延された
デジタル映像信号の１クロック期間前の値を記憶する１
クロック遅延器、１４０は１クロック遅延器の入出力の
差を導出する減算器、１５０は減算器出力に１／ｔ（ｔ
は１クロック期間）を乗ずる乗数器、１６０は乗算器の
出力に階差を乗ずる乗算器、１７０は乗算器出力を水平
走査期間遅延されたデジタル映像信号に加算する加算器
である。
態３であるＹＣ分離装置内の補間手段を示すブロック図
である。図において、１３０は水平走査期間遅延された
デジタル映像信号の１クロック期間前の値を記憶する１
クロック遅延器、１４０は１クロック遅延器の入出力の
差を導出する減算器、１５０は減算器出力に１／ｔ（ｔ
は１クロック期間）を乗ずる乗数器、１６０は乗算器の
出力に階差を乗ずる乗算器、１７０は乗算器出力を水平
走査期間遅延されたデジタル映像信号に加算する加算器
である。
【００３２】入力信号Ｖ（ｎ−２，ｍ）は減算器１３０
の一方の入力および加算器１７０の一方の入力に与えら
れるとともに、１クロック遅延器１３０に与えられる。
１クロック遅延器１３０の出力Ｖ（ｎ−２，ｍ−１）は
減算器１３０の他方の入力に与えられ、減算器１３０の
出力は乗数器１５０により（１／ｔ）倍された後、乗算
器１６０の一方の入力に与えられる。また、補間手段の
もう一方の入力信号ｄ（ｎ）−ｄ（ｎ−２）は乗算器１
６０の他方の入力に与えられる。乗算器１６０出力は加
算器１７０の他方の入力に与えられ、加算器１７０出力
Ｖ’は補間手段９０の出力となる。
の一方の入力および加算器１７０の一方の入力に与えら
れるとともに、１クロック遅延器１３０に与えられる。
１クロック遅延器１３０の出力Ｖ（ｎ−２，ｍ−１）は
減算器１３０の他方の入力に与えられ、減算器１３０の
出力は乗数器１５０により（１／ｔ）倍された後、乗算
器１６０の一方の入力に与えられる。また、補間手段の
もう一方の入力信号ｄ（ｎ）−ｄ（ｎ−２）は乗算器１
６０の他方の入力に与えられる。乗算器１６０出力は加
算器１７０の他方の入力に与えられ、加算器１７０出力
Ｖ’は補間手段９０の出力となる。
【００３３】この動作について説明する。減算器１３０
では、２つの入力信号Ｖ（ｎ−２，ｍ）とＶ（ｎ−２，
ｍ−１）を減算し、Ｖ（ｎ−２，ｍ）−Ｖ（ｎ−２，ｍ
−１）を出力する。これを入力とする乗数器１５０は、
｛Ｖ（ｎ−２，ｍ）−Ｖ（ｎ−２，ｍ−１）｝／ｔを出
力する。乗算器１６０では信号レベルの傾斜｛Ｖ（ｎ−
２，ｍ）−Ｖ（ｎ−２，ｍ−１）｝／ｔと階差ｄ（ｎ）
−ｄ（ｎ−２）を乗ずることで時間ずれに対応した振幅
値を求め、加算器１７０で入力信号Ｖ（ｎ−２，ｍ）に
この値を加算することで補正をしている。
では、２つの入力信号Ｖ（ｎ−２，ｍ）とＶ（ｎ−２，
ｍ−１）を減算し、Ｖ（ｎ−２，ｍ）−Ｖ（ｎ−２，ｍ
−１）を出力する。これを入力とする乗数器１５０は、
｛Ｖ（ｎ−２，ｍ）−Ｖ（ｎ−２，ｍ−１）｝／ｔを出
力する。乗算器１６０では信号レベルの傾斜｛Ｖ（ｎ−
２，ｍ）−Ｖ（ｎ−２，ｍ−１）｝／ｔと階差ｄ（ｎ）
−ｄ（ｎ−２）を乗ずることで時間ずれに対応した振幅
値を求め、加算器１７０で入力信号Ｖ（ｎ−２，ｍ）に
この値を加算することで補正をしている。
【００３４】実施の形態４．図５はこの発明の実施の形
態４であるＹＣ分離装置内の補間手段を示すブロック図
である。図において、１３０は水平走査期間遅延された
デジタル映像信号の１クロック期間前の値を記憶する１
クロック遅延器、１４０は１クロック遅延器の入出力の
差を導出する減算器、１５０は減算器出力に１／ｔ（ｔ
は１クロック期間）を乗ずる乗数器、１６０ａは乗算器
の出力に階差を乗ずる乗算テーブルを持ったＲＯＭ、１
７０は乗算器出力を水平走査期間遅延されたデジタル映
像信号に加算する加算器である。
態４であるＹＣ分離装置内の補間手段を示すブロック図
である。図において、１３０は水平走査期間遅延された
デジタル映像信号の１クロック期間前の値を記憶する１
クロック遅延器、１４０は１クロック遅延器の入出力の
差を導出する減算器、１５０は減算器出力に１／ｔ（ｔ
は１クロック期間）を乗ずる乗数器、１６０ａは乗算器
の出力に階差を乗ずる乗算テーブルを持ったＲＯＭ、１
７０は乗算器出力を水平走査期間遅延されたデジタル映
像信号に加算する加算器である。
【００３５】この動作は実施の形態３における乗算器を
ＲＯＭテーブルを使うことにより実現したものである。
デジタル回路で乗算器を構成する場合、乗算器は１クロ
ック期間に例えば８ビット乗算を完了する必要があり、
高価であるが、乗算器として、番地を乗数器１５０の出
力と階差に割り当て、ＲＯＭ値を乗算出力とすること
で、高速かつ容易に実現できる。
ＲＯＭテーブルを使うことにより実現したものである。
デジタル回路で乗算器を構成する場合、乗算器は１クロ
ック期間に例えば８ビット乗算を完了する必要があり、
高価であるが、乗算器として、番地を乗数器１５０の出
力と階差に割り当て、ＲＯＭ値を乗算出力とすること
で、高速かつ容易に実現できる。
【００３６】実施の形態５．図６はこの発明の実施の形
態５である同期分離手段を備えたＹＣ分離装置を示すブ
ロック図である。図において、１０は映像信号源、１８
０は同期分離手段、２００はＹＣ分離器である。
態５である同期分離手段を備えたＹＣ分離装置を示すブ
ロック図である。図において、１０は映像信号源、１８
０は同期分離手段、２００はＹＣ分離器である。
【００３７】この動作は実施の形態１におけるＹＣ分離
器２００に同期分離手段１８０を備えている。これによ
り、複合映像信号が入力となる場合、複合映像信号から
同期分離手段１８０により同期信号ＨＳを供給し、ＹＣ
分離器２００を動作させることにより、この発明が適用
できる。
器２００に同期分離手段１８０を備えている。これによ
り、複合映像信号が入力となる場合、複合映像信号から
同期分離手段１８０により同期信号ＨＳを供給し、ＹＣ
分離器２００を動作させることにより、この発明が適用
できる。
【００３８】実施の形態６．図７はこの発明の実施の形
態６である、１フィールド期間に１．５ライン期間を加
えた分だけ遅延させる水平遅延器を有するＹＣ分離装置
を示すブロック図である。図において、１０は映像信号
源、２０はＡ／Ｄ変換器、３０ａは水平遅延器、４０は
線形結合手段、５０はクロック源、６０は水平同期信号
発生手段、７０ａ，７０ｂはＤ／Ａ変換器、８０は階差
検知手段、９０は補間手段、２００ａはＹＣ分離器、２
３０は補償遅延回路、２４０は減算器である。また、補
間手段９０のメモリ１１０は３１４水平期間遅延を与え
るものとする。
態６である、１フィールド期間に１．５ライン期間を加
えた分だけ遅延させる水平遅延器を有するＹＣ分離装置
を示すブロック図である。図において、１０は映像信号
源、２０はＡ／Ｄ変換器、３０ａは水平遅延器、４０は
線形結合手段、５０はクロック源、６０は水平同期信号
発生手段、７０ａ，７０ｂはＤ／Ａ変換器、８０は階差
検知手段、９０は補間手段、２００ａはＹＣ分離器、２
３０は補償遅延回路、２４０は減算器である。また、補
間手段９０のメモリ１１０は３１４水平期間遅延を与え
るものとする。
【００３９】この動作をＰＡＬ信号を入力とした場合に
ついて説明する。実施の形態１におけるＹＣ分離器２０
０における水平遅延器で水平期間の３１４倍遅延させる
ことで、１フィールド期間に１．５ライン期間を加えた
分だけ遅延させることになる。これにより、搬送色信号
は反転し、ＹＣ分離される。そして、注目ラインの１ラ
イン下の信号で垂直非相関がある場合でも、非相関のあ
る画素同士を用いないでフィルタ動作をおこなうことが
出来るので、ノイズの低減が実現できる。
ついて説明する。実施の形態１におけるＹＣ分離器２０
０における水平遅延器で水平期間の３１４倍遅延させる
ことで、１フィールド期間に１．５ライン期間を加えた
分だけ遅延させることになる。これにより、搬送色信号
は反転し、ＹＣ分離される。そして、注目ラインの１ラ
イン下の信号で垂直非相関がある場合でも、非相関のあ
る画素同士を用いないでフィルタ動作をおこなうことが
出来るので、ノイズの低減が実現できる。
【００４０】実施の形態７．図８はこの発明の実施の形
態７である、２フレーム期間だけ遅延させる水平遅延器
を有するＹＣ分離装置を示すブロック図である。図にお
いて、１０は映像信号源、２０はＡ／Ｄ変換器、３０ｃ
は水平遅延器、４０は線形結合手段、５０はクロック
源、６０は水平同期信号発生手段、７０ａ，７０ｂはＤ
／Ａ変換器、８０は階差検知手段、９０は補間手段、２
００ｂはＹＣ分離器、２３０は補償遅延回路、２４０は
減算器である。また、補間手段９０のメモリ１１０は１
２５０水平期間遅延を与えるものとする。
態７である、２フレーム期間だけ遅延させる水平遅延器
を有するＹＣ分離装置を示すブロック図である。図にお
いて、１０は映像信号源、２０はＡ／Ｄ変換器、３０ｃ
は水平遅延器、４０は線形結合手段、５０はクロック
源、６０は水平同期信号発生手段、７０ａ，７０ｂはＤ
／Ａ変換器、８０は階差検知手段、９０は補間手段、２
００ｂはＹＣ分離器、２３０は補償遅延回路、２４０は
減算器である。また、補間手段９０のメモリ１１０は１
２５０水平期間遅延を与えるものとする。
【００４１】この動作をＰＡＬ信号を入力とした場合に
ついて説明する。実施の形態１におけるＹＣ分離２００
における水平遅延器で水平期間の１２５０倍遅延させる
ことで、２フレーム期間だけ遅延させることになる。こ
れにより、搬送色信号は反転し、ＹＣ分離される。そし
て注目ラインの１ライン上あるいは１ライン下の信号で
垂直非相関がある場合でも、非相関のある画素同士を用
いないでフィルタ動作をおこなうことが出来るので、ノ
イズの低減が実現できる。
ついて説明する。実施の形態１におけるＹＣ分離２００
における水平遅延器で水平期間の１２５０倍遅延させる
ことで、２フレーム期間だけ遅延させることになる。こ
れにより、搬送色信号は反転し、ＹＣ分離される。そし
て注目ラインの１ライン上あるいは１ライン下の信号で
垂直非相関がある場合でも、非相関のある画素同士を用
いないでフィルタ動作をおこなうことが出来るので、ノ
イズの低減が実現できる。
【００４２】実施の形態８．図９はこの発明の実施の形
態８であるＹＣ分離装置を示すブロック図であり、詳し
くは、１水平期間だけ遅延させる機能を有する水平遅延
器を備えたＹＣ分離器と、１フィールド期間に１．５ラ
イン期間を加えた分だけ遅延させる機能を有する水平遅
延器を備えたＹＣ分離器と、２フレーム期間だけ遅延さ
せる機能を有する水平遅延器を備えたＹＣ分離器と、そ
れぞれの水平遅延器の出力から垂直方向への信号の非相
関を検出する非相関検出回路と、それぞれのＹＣ分離器
の出力を入力し前記非相関検出回路の検出結果に従って
信号を切り替えるスイッチ回路を備えたＹＣ分離装置を
示している。図において、１０は映像信号源、２００は
１水平期間だけ遅延させる機能を有する水平遅延器を備
えたＹＣ分離器、２００ａは１フィールド期間に水平期
間の１．５倍を加えた分だけ遅延させる機能を有する水
平遅延器を備えたＹＣ分離器、２００ｂは１フレーム期
間だけ遅延させる機能を有する水平遅延器を備えたＹＣ
分離器、５０はクロック源、６０は水平同期信号発生手
段、７０ａ，７０ｂはＤ／Ａ変換器、２１０はスイッチ
回路、２２０は非相関検出回路である。
態８であるＹＣ分離装置を示すブロック図であり、詳し
くは、１水平期間だけ遅延させる機能を有する水平遅延
器を備えたＹＣ分離器と、１フィールド期間に１．５ラ
イン期間を加えた分だけ遅延させる機能を有する水平遅
延器を備えたＹＣ分離器と、２フレーム期間だけ遅延さ
せる機能を有する水平遅延器を備えたＹＣ分離器と、そ
れぞれの水平遅延器の出力から垂直方向への信号の非相
関を検出する非相関検出回路と、それぞれのＹＣ分離器
の出力を入力し前記非相関検出回路の検出結果に従って
信号を切り替えるスイッチ回路を備えたＹＣ分離装置を
示している。図において、１０は映像信号源、２００は
１水平期間だけ遅延させる機能を有する水平遅延器を備
えたＹＣ分離器、２００ａは１フィールド期間に水平期
間の１．５倍を加えた分だけ遅延させる機能を有する水
平遅延器を備えたＹＣ分離器、２００ｂは１フレーム期
間だけ遅延させる機能を有する水平遅延器を備えたＹＣ
分離器、５０はクロック源、６０は水平同期信号発生手
段、７０ａ，７０ｂはＤ／Ａ変換器、２１０はスイッチ
回路、２２０は非相関検出回路である。
【００４３】図１０は図９のＹＣ分離装置における非相
関検出回路２２０の構成を示すブロック図である。図に
おいて、２２１ａ、２２１ｂ、２２１ｃは減算器、２２
２は判定回路である。
関検出回路２２０の構成を示すブロック図である。図に
おいて、２２１ａ、２２１ｂ、２２１ｃは減算器、２２
２は判定回路である。
【００４４】この動作をＰＡＬ信号を入力とした場合に
ついて説明する。入力信号が垂直方向に非相関の場合、
あるいは非相関でない場合、よりノイズの少ないフィル
タを得るためには、注目サンプルＶ（ｎ，ｍ）と線形結
合をおこなうサンプルを最適なものにする必要がある。
図９においては１ライン遅延したサンプルＶ（ｎ−２，
ｍ）１フィールド期間に１．５ライン期間を加えた遅延
数、つまり３１４ライン遅延したサンプルＶ（ｎ−３１
４，ｍ）、２フレーム期間、つまり１２５０ライン遅延
したサンプルＶ（ｎ−２２５０,m)のそれぞれについて
補間し、 Ｖ（ｎ，ｍ）と線形結合をおこなった信号を
スイッチ回路２１０に入力する。また、非相関検出回路
２２０には、前記４つのサンプルが入力され、検出結果
をスイッチ回路に出力する。スイッチ回路２１０では、
３つの入力のうち、非相関検出回路２２０の結果に従っ
て１つを選択する。スイッチ回路２１０の出力は色信号
出力Ｃとして出力され、補償遅延回路２３０によって遅
延されたデジタル信号から信号Ｃを減算することで信号
Ｙが得られる。信号Ｙ、ＣはそれぞれＤ／Ａ変換器７０
ａ，７０ｂでアナログ信号ｙ、ｃに変換される。
ついて説明する。入力信号が垂直方向に非相関の場合、
あるいは非相関でない場合、よりノイズの少ないフィル
タを得るためには、注目サンプルＶ（ｎ，ｍ）と線形結
合をおこなうサンプルを最適なものにする必要がある。
図９においては１ライン遅延したサンプルＶ（ｎ−２，
ｍ）１フィールド期間に１．５ライン期間を加えた遅延
数、つまり３１４ライン遅延したサンプルＶ（ｎ−３１
４，ｍ）、２フレーム期間、つまり１２５０ライン遅延
したサンプルＶ（ｎ−２２５０,m)のそれぞれについて
補間し、 Ｖ（ｎ，ｍ）と線形結合をおこなった信号を
スイッチ回路２１０に入力する。また、非相関検出回路
２２０には、前記４つのサンプルが入力され、検出結果
をスイッチ回路に出力する。スイッチ回路２１０では、
３つの入力のうち、非相関検出回路２２０の結果に従っ
て１つを選択する。スイッチ回路２１０の出力は色信号
出力Ｃとして出力され、補償遅延回路２３０によって遅
延されたデジタル信号から信号Ｃを減算することで信号
Ｙが得られる。信号Ｙ、ＣはそれぞれＤ／Ａ変換器７０
ａ，７０ｂでアナログ信号ｙ、ｃに変換される。
【００４５】図１０の非相関検出回路２２０において、
サンプルＶ（ｎ−２，ｍ）、サンプルＶ（ｎ−３１４，
ｍ）、Ｖ（ｎ−２２５０，ｍ）はそれぞれＶ（ｎ，ｍ）
とそれぞれ減算器２２１ａ，２２１ｂ，２２１ｃによ
り、差分をとり、それぞれの差分信号は判定回路２２２
に送られ、判定回路において差分の大小から最も非相関
の小さい、つまり相関の強いサンプルを判定し、判定結
果を出力する。
サンプルＶ（ｎ−２，ｍ）、サンプルＶ（ｎ−３１４，
ｍ）、Ｖ（ｎ−２２５０，ｍ）はそれぞれＶ（ｎ，ｍ）
とそれぞれ減算器２２１ａ，２２１ｂ，２２１ｃによ
り、差分をとり、それぞれの差分信号は判定回路２２２
に送られ、判定回路において差分の大小から最も非相関
の小さい、つまり相関の強いサンプルを判定し、判定結
果を出力する。
【００４６】以上の動作により、図９のＹＣ分離装置
は、ＹＣ分離器２００，２００ａ，２００ｂのうち、最
も非相関ノイズの少ない出力を得ることが出来る。
は、ＹＣ分離器２００，２００ａ，２００ｂのうち、最
も非相関ノイズの少ない出力を得ることが出来る。
【００４７】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００４８】この発明の第１の構成であるＹＣ分離装置
によれば、ＹＣ分離装置におけるクロックと水平同期信
号が非同期のとき発生するジッタを低減したＹ／Ｃ分離
機能が実現する。一般Ｓ／Ｎ比を３ｄＢ向上する効果が
得られる。
によれば、ＹＣ分離装置におけるクロックと水平同期信
号が非同期のとき発生するジッタを低減したＹ／Ｃ分離
機能が実現する。一般Ｓ／Ｎ比を３ｄＢ向上する効果が
得られる。
【００４９】また、この発明の第２の構成であるＹＣ分
離装置によれば、階差検知手段を、水平同期信号とクロ
ックの時間差を検知する時間差検知手段と、時間差出力
を水平走査期間記憶するメモリと、前記時間差信号と前
記メモリ出力の差を導出する減算器とで構成することに
より、この発明の回路構成を容易に実現できる。
離装置によれば、階差検知手段を、水平同期信号とクロ
ックの時間差を検知する時間差検知手段と、時間差出力
を水平走査期間記憶するメモリと、前記時間差信号と前
記メモリ出力の差を導出する減算器とで構成することに
より、この発明の回路構成を容易に実現できる。
【００５０】また、この発明の第３の構成であるＹＣ分
離装置によれば、補間手段を、１クロック遅延器と、１
クロック遅延器の入出力の差を導出する減算器と、減算
器出力に１／ｔを乗ずる乗算器と、乗算器の出力に階差
を乗ずる乗算器と、乗算器出力を水平走査期間遅延され
たデジタル映像信号に加算する加算器とで構成すること
により、この発明の回路構成を容易に実現できる。
離装置によれば、補間手段を、１クロック遅延器と、１
クロック遅延器の入出力の差を導出する減算器と、減算
器出力に１／ｔを乗ずる乗算器と、乗算器の出力に階差
を乗ずる乗算器と、乗算器出力を水平走査期間遅延され
たデジタル映像信号に加算する加算器とで構成すること
により、この発明の回路構成を容易に実現できる。
【００５１】また、この発明の第４の構成であるＹＣ分
離装置によれば、乗算器としてＲＯＭテーブルを用いる
ことにより、この発明を安価に実現できる。
離装置によれば、乗算器としてＲＯＭテーブルを用いる
ことにより、この発明を安価に実現できる。
【００５２】また、この発明の第５の構成であるＹＣ分
離装置によれば、複合映像信号を入力とする場合の本発
明の構成を示し、水平同期信号を別途供給する必要なく
この発明が適用できる。
離装置によれば、複合映像信号を入力とする場合の本発
明の構成を示し、水平同期信号を別途供給する必要なく
この発明が適用できる。
【００５３】また、この発明の第６の構成であるＹＣ分
離装置によれば、フレーム画面における１ライン下の信
号で垂直方向非相関ノイズ低減を実現でき、２ライン遅
延器を用いた場合とは独立に、さらにＳ／Ｎを３ｄＢ向
上させ、かつジッタを低減する効果がある。
離装置によれば、フレーム画面における１ライン下の信
号で垂直方向非相関ノイズ低減を実現でき、２ライン遅
延器を用いた場合とは独立に、さらにＳ／Ｎを３ｄＢ向
上させ、かつジッタを低減する効果がある。
【００５４】また、この発明の第７の構成であるＹＣ分
離装置によれば、２フレーム期間だけ遅延させる機能を
有する水平遅延器を設けたもので、２フレーム間の非相
関ノイズの低減が実現でき、２ライン遅延器を用いた場
合とは独立に、さらにＳ／Ｎを３ｄＢ向上させ、かつジ
ッタを低減する効果がある。
離装置によれば、２フレーム期間だけ遅延させる機能を
有する水平遅延器を設けたもので、２フレーム間の非相
関ノイズの低減が実現でき、２ライン遅延器を用いた場
合とは独立に、さらにＳ／Ｎを３ｄＢ向上させ、かつジ
ッタを低減する効果がある。
【００５５】また、この発明の第８の構成であるＹＣ分
離装置によれば、１水平期間だけ遅延させる機能を有す
る水平遅延器を備えたＹＣ分離器と、１フィールド期間
に１．５ライン期間を加えた分だけ遅延させる機能を有
する水平遅延器を備えたＹＣ分離器と、２フレーム期間
だけ遅延させる機能を有する水平遅延器を備えたＹＣ分
離器と、それぞれの水平遅延器の出力から垂直方向への
信号の非相関を検出する非相関検出回路と、それぞれの
ＹＣ分離器の出力を入力し前記非相関検出回路の検出結
果に従って信号を切り替えるスイッチ回路を設けたもの
で、前記ＹＣ分離器のうち最もノイズの少ない出力を得
ることができる。
離装置によれば、１水平期間だけ遅延させる機能を有す
る水平遅延器を備えたＹＣ分離器と、１フィールド期間
に１．５ライン期間を加えた分だけ遅延させる機能を有
する水平遅延器を備えたＹＣ分離器と、２フレーム期間
だけ遅延させる機能を有する水平遅延器を備えたＹＣ分
離器と、それぞれの水平遅延器の出力から垂直方向への
信号の非相関を検出する非相関検出回路と、それぞれの
ＹＣ分離器の出力を入力し前記非相関検出回路の検出結
果に従って信号を切り替えるスイッチ回路を設けたもの
で、前記ＹＣ分離器のうち最もノイズの少ない出力を得
ることができる。
【図１】 この発明の実施の形態１であるＹＣ分離装置
を示すブロック図である。
を示すブロック図である。
【図２】 この発明の実施の形態１であるＹＣ分離装置
内の線形結合手段の構成を示すブロック図である。
内の線形結合手段の構成を示すブロック図である。
【図３】 この発明の実施の形態２であるＹＣ分離装置
内の階差検知手段を示すブロック図である。
内の階差検知手段を示すブロック図である。
【図４】 この発明の実施の形態３であるＹＣ分離装置
内の補間手段を示すブロック図である。
内の補間手段を示すブロック図である。
【図５】 この発明の実施の形態４であるＹＣ分離装置
内の補間手段を示すブロック図である。
内の補間手段を示すブロック図である。
【図６】 この発明の実施の形態５であるＹＣ分離装置
を示すブロック図である。
を示すブロック図である。
【図７】 この発明の実施の形態６であるＹＣ分離装置
を示すブロック図である。
を示すブロック図である。
【図８】 この発明の実施の形態７であるＹＣ分離装置
を示すブロック図である。
を示すブロック図である。
【図９】 この発明の実施の形態８であるＹＣ分離装置
を示すブロック図である。
を示すブロック図である。
【図１０】 図９のＹＣ分離装置における非相関検出回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図１１】 従来のＰＡＬ複合映像信号のＹＣ分離装置
を示すブロック図である。
を示すブロック図である。
【図１２】 図１１における信号のサンプリングの状態
を示す概念図である。
を示す概念図である。
１０ 映像信号源、２０ Ａ／Ｄ変換器、３０ａ，３０
ｂ，３０ｃ 水平遅延器器、４０ 線形結合手段、４
１，４２ 乗数器、４３ 減算器、５０ クロック源、
６０ 水平同期信号源、７０ａ，７０ｂ Ｄ／Ａ変換
器、８０ 階差検知手段段、９０ 補間手段、１００
時間差検知手段、１１０ メモリ、１２０減算器、１３
０ １クロック遅延器、１４０ 減算器、１５０ 乗数
器、１６０乗算器、１６０ａ ＲＯＭ、１７０ 加算
器、１８０ 同期分離手段、２００，２００ａ，２００
ｂ ＹＣ分離器、２１０ スイッチ回路、２２０ 非相
関検出回路、２２１ａ，２２１ｂ，２２１ｃ 減算器、
２２２ 判定回路、２３０補償遅延回路、２４０ 減算
器。
ｂ，３０ｃ 水平遅延器器、４０ 線形結合手段、４
１，４２ 乗数器、４３ 減算器、５０ クロック源、
６０ 水平同期信号源、７０ａ，７０ｂ Ｄ／Ａ変換
器、８０ 階差検知手段段、９０ 補間手段、１００
時間差検知手段、１１０ メモリ、１２０減算器、１３
０ １クロック遅延器、１４０ 減算器、１５０ 乗数
器、１６０乗算器、１６０ａ ＲＯＭ、１７０ 加算
器、１８０ 同期分離手段、２００，２００ａ，２００
ｂ ＹＣ分離器、２１０ スイッチ回路、２２０ 非相
関検出回路、２２１ａ，２２１ｂ，２２１ｃ 減算器、
２２２ 判定回路、２３０補償遅延回路、２４０ 減算
器。
フロントページの続き (72)発明者 小島 正典 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (8)
- 【請求項１】 複合映像信号を入力信号とし、これをデ
ジタル信号にするＡ／Ｄ変換器と、このデジタル映像信
号を偶数ライン期間遅延する水平遅延器と、Ａ／Ｄ変換
器と水平遅延器の動作周期を規定するクロック源と、前
記クロック源より発生するクロックとは非同期で、水平
遅延器の書き込みアドレスを初期化するための水平同期
信号を発生する水平同期信号発生手段と、前記水平同期
信号とクロックの階差を求めるための階差検知手段と、
水平遅延器出力の傾斜から前記階差分を直線補間する補
間手段と、少なくとも補間されたデジタル映像信号を含
む複数のデジタル映像信号を減算する線形結合手段と、
線形結合手段の出力とＡ／Ｄ変換器出力との差をとる減
算器を有することを特徴とするＹＣ分離装置。 - 【請求項２】 水平同期信号とクロックの時間差を検知
する時間差検知手段と、時間差出力を偶数ライン期間記
憶するメモリと、前記時間差信号と前記メモリ出力の差
を導出する減算器とを備えた階差検知手段を有すること
を特徴とする請求項１記載のＹＣ分離装置。 - 【請求項３】 水平走査期間遅延されたデジタル映像信
号の１クロック期間前の値を記憶する１クロック遅延器
と、１クロック遅延器の入出力の差を導出する減算器
と、減算器出力に１／ｔ（ｔは１クロック期間）を乗ず
る乗数器と、乗数器の出力に階差を乗ずる乗算器と、乗
算器出力を水平走査の整数倍期間遅延されたデジタル映
像信号に加算する加算器とを備えた補間手段を有するこ
とを特徴とする請求項１記載のＹＣ分離装置。 - 【請求項４】 前記乗算器をＲＯＭテーブルにより構成
することを特徴とする請求項３記載のＹＣ分離装置。 - 【請求項５】 前記映像信号が複合映像信号であり、水
平同期信号は複合映像信号から同期分離して得ることを
特徴とする請求項１記載のＹＣ分離装置。 - 【請求項６】 水平遅延器が１フィールド期間に水平期
間の１．５倍を加えた期間だけ遅延させる機能を有する
ことを特徴とする請求項１記載のＹＣ分離装置。 - 【請求項７】 水平遅延器が１フレーム期間だけ遅延さ
せる機能を有することを特徴とする請求項１記載のＹＣ
分離装置。 - 【請求項８】 １水平期間だけ遅延させる機能を有する
水平遅延器を備えたＹＣ分離器と、１フィールド期間に
１．５ライン期間を加えた時間だけ遅延させる機能を有
する水平遅延器を備えたＹＣ分離器と、２フレーム期間
だけ遅延させる機能を有する水平遅延器を備えたＹＣ分
離器の内の複数個のＹＣ分離器と、それぞれの水平遅延
器の出力から垂直方向への信号の非相関を検出する非相
関検出回路と、それぞれのＹＣ分離器の出力を入力し前
記非相関検出回路の検出結果に従って信号を切り替える
スイッチ回路を備えたことを特徴とする請求項１記載の
ＹＣ分離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11350698A JPH11308636A (ja) | 1998-04-23 | 1998-04-23 | Ｙｃ分離装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11350698A JPH11308636A (ja) | 1998-04-23 | 1998-04-23 | Ｙｃ分離装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11308636A true JPH11308636A (ja) | 1999-11-05 |
Family
ID=14614064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11350698A Pending JPH11308636A (ja) | 1998-04-23 | 1998-04-23 | Ｙｃ分離装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11308636A (ja) |
-
1998
- 1998-04-23 JP JP11350698A patent/JPH11308636A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Effective date: 20040628 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |
|
| A977 | Report on retrieval |
Effective date: 20040727 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041214 |