JPH1131121A - バス幅変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵがよりビット幅の短いメモリやＩ／Ｏ
等の周辺装置にアクセスする場合のバスサイジング機能
をより少ないハードウェアの付加で、しかも簡単な回路
構成で実現し得るバス幅変換回路を提供する。 【解決手段】 第１の情報処理装置１０１から周辺装置
１０２へのデータ転送時には、バスサイクル毎にバスバ
ッファ１０３、１０４の内の１個を順次動作させると共
にアドレスをインクリメントして、順次周辺装置１０２
に該バスバッファ出力を取り込ませて、計２回のバスサ
イクルで該データ転送を行い、また逆のデータ転送時に
は、バスサイクル毎にバスバッファから転送データを出
力させ、該出力された転送データを保持手段で保持して
おき、最後の２回目のバスサイクルで第１の情報処理装
置１０１に転送データを取り込ませる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバス幅変換回路に係
り、特に、ＣＰＵが、よりビット幅の短いメモリやＩ／
Ｏ等の周辺装置にアクセスする場合のバスサイジング機
能をより少ないハードウェアの付加で、しかも簡単な回
路構成で実現したバス幅変換回路に関するものである。

【０００２】

【従来の技術】バス幅変換回路として、従来から、同じ
く本出願人の出願に係る特開平２−２８７４５号公報に
見られるものはあったが、このバス幅変換回路は８ビッ
トのＣＰＵが１６ビットメモリやＩ／Ｏ等の周辺装置に
アクセスする場合のものであった。本発明はこの逆のバ
ス幅変換回路、すなわち、ＣＰＵがよりビット幅の短い
メモリやＩ／Ｏ等の周辺装置にアクセスする場合のバス
幅変換を可能にするものである。この種のバス幅変換回
路として１６ビットデータを処理するＣＰＵがよりビッ
ト幅の短い、例えば８ビットのメモリやＩ／Ｏ等の周辺
装置にアクセスする場合、従来は、ソフトウェアの処理
によりデータを８ビット単位、すなわちバイト単位でア
クセスを行っていた。例えば、ＣＰＵの１６ビットのデ
ータバスの内、下位の８ビットが８ビットのメモリのデ
ータ入出力端子に接続された構成の場合には、ＣＰＵが
メモリに対して１６ビットのデータを書き込むときに
は、まず下位の８ビットデータをデータバスを介して書
き込み、そして次に上位の８ビットデータを下位８ビッ
トにシフトしてデータバスを介して書き込む、といった
処理をソフトウェアによって行うものである。一部のＣ
ＰＵにおいては、このようなソフトウェア処理を制御プ
ログラム内に組み込んで、バスサイジングと呼ばれる機
能として自動的に処理するものもあるが、該バスサイジ
ング機能を備えないＣＰＵの方が多い。

【０００３】

【発明が解決しようとする課題】以上のように、バスサ
イジング機能を備えないＣＰＵが、よりビット幅の短い
メモリやＩ／Ｏ等の周辺装置にアクセスする場合、逐一
アクセス単位を変更する処理をプログラムに組み込む必
要があり、ソフトウェア生産性を阻害するという問題点
があった。また、バスサイジング機能を外部のハードウ
ェアで実現する場合には、例えば、データバス上に複数
のバイト単位のバッファメモリを構成し、該バッファメ
モリの書き込み／読み出し制御によって実現するものが
考えられるが、付加すべきハードウェア量が大きく、ま
た制御が複雑で回路構成が煩雑になるという問題点があ
った。本発明は、上記従来の問題点に鑑みてなされたも
のであって、ＣＰＵが、よりビット幅の短いメモリやＩ
／Ｏ等の周辺装置にアクセスする場合のバスサイジング
機能をより少ないハードウェアの付加で、しかも簡単な
回路構成で実現し得るバス幅変換回路を提供することを
目的としている。

【０００４】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に係るバス幅変換回路は、Ｍビッ
ト（Ｍは任意の正整数）のデータを扱う第１の情報処理
装置と、Ｎビット（Ｎは任意の正整数で、Ｎ＜Ｍ、Ｍ＝
ｐ・Ｎ＋ｑの関係を持つ；ｑ＜Ｎ）のデータを扱う第２
の情報処理装置または周辺装置とを接続するバス幅変換
回路において、前記第１の情報処理装置のＭビットデー
タ入出力端子をＮ個ずつ分割したときの各入出力端子群
と、前記第２の情報処理装置または周辺装置のＮビット
データ入出力端子と接続して双方向にデータ転送を行う
ｐ＋１個のバスバッファと、前記ｐ個のバスバッファと
前記第１の情報処理装置の入出力端子間のデータ信号線
の電位を少なくとも一定期間保持する保持手段と、前記
第１の情報処理装置から前記第２の情報処理装置または
周辺装置へのデータ転送時には、バスサイクル毎に前記
ｐ＋１個のバスバッファの内の１個を順次動作させると
共にアドレスをインクリメントして、計ｐ＋１回のバス
サイクルで該データ転送を行い、前記第２の情報処理装
置または周辺装置から前記第１の情報処理装置へのデー
タ転送時には、バスサイクル毎に前記ｐ＋１個のバスバ
ッファの内の１個を順次動作させて該バスバッファから
転送データを出力させ、ｐ＋１回目のバスサイクルで前
記第１の情報処理装置に転送データを取り込ませる制御
手段とを具備するものである。また、請求項２に係るバ
ス幅変換回路は、請求項１記載のバス幅変換回路におい
て、前記保持手段を、前記第１の情報処理装置内部のデ
ータバス信号線の状態保持用のラッチとしたものであ
る。また、請求項３に係るバス幅変換回路は、請求項１
記載のバス幅変換回路において、前記保持手段を、前記
データ信号線と接地電位間に接続されるキャパシタとし
たものである。また、請求項４に係るバス幅変換回路
は、請求項１記載のバス幅変換回路において、前記保持
手段をターミネータとしたものである。本発明のバス幅
変換回路では、制御手段により、第１の情報処理装置か
ら第２の情報処理装置または周辺装置へのデータ転送時
には、バスサイクル毎にｐ＋１個のバスバッファの内の
１個を順次動作させると共にアドレスをインクリメント
して、順次第２の情報処理装置または周辺装置に該バス
バッファ出力を取り込ませて、計ｐ＋１回のバスサイク
ルで該データ転送を行い、また、第２の情報処理装置ま
たは周辺装置から第１の情報処理装置へのデータ転送時
には、バスサイクル毎にｐ＋１個のバスバッファの内の
１個を順次動作させて該バスバッファから転送データを
出力させ、該出力された転送データを保持手段で保持し
ておき、最後のｐ＋１回目のバスサイクルで第１の情報
処理装置に転送データをまとめて取り込ませるようにし
ている。従って、第１の情報処理装置（ＣＰＵ等）が、
よりビット幅の短い第２の情報処理装置（他のＣＰＵ
等）または周辺装置（メモリ、Ｉ／Ｏ等）にアクセスす
る場合のバスサイジング機能を、より少ないハードウェ
アの付加で、しかも簡単な回路構成で実現できる。

【０００５】

【発明の実施の形態】以下、本発明のバス幅変換回路の
実施の形態について、〔第１の実施形態〕、〔第２の実
施形態〕の順に図面を参照して詳細に説明する。

【０００６】〔発明の第１の実施の形態〕図１は本発明
の第１の実施形態に係るバス幅変換回路の回路構成図で
ある。尚、本実施形態のバス幅変換回路は、１６ビット
（Ｍ＝１６）のデータを扱うＣＰＵ（第１の情報処理装
置）１０１と、８ビット（Ｎ＝８で、Ｍ＝２×Ｎ；ｐ＝
２、ｑ＝０）のデータを保持するＲＡＭによるメモリ
（周辺装置）１０２とを接続するものである。尚、図１
において、本願のバス幅変換回路と直接関係のない部分
は省略している。また、実施の形態において使用される
各信号線の内、負論理信号については、参照符号の先頭
に記号”＃”を付記して区別する。図１において、本実
施形態のバス幅変換回路は、第１バスバッファ１０３、
第２バスバッファ１０４、デコーダ１０５および制御回
路（制御手段）１０６を備えた構成である。第１バスバ
ッファ１０３および第２バスバッファ１０４は、それぞ
れＣＰＵ１０１の１６ビットデータ入出力端子を８個ず
つ分割したときの各入出力端子群Ｄ０〜Ｄ７およびＤ８
〜Ｄ１５と、メモリ１０２の８ビットデータ入出力端子
Ｄ０〜Ｄ７と接続して、ＣＰＵ１０１からのリード信号
＃ＲＤ並びに制御回路１０６からのバスバッファイネー
ブル信号＃Ｅ１および＃Ｅ２に基づいて、双方向にデー
タ転送を行うものである。すなわち、バスバッファイネ
ーブル信号＃Ｅ１および＃Ｅ２に基づき第１バスバッフ
ァ１０３および第２バスバッファ１０４の作動が活性化
され、リード信号＃ＲＤに基づきデータ転送の方向が制
御される。ここで、第１バスバッファ１０３とＣＰＵ１
０１の入出力端子Ｄ０〜Ｄ７とが下位８ビットのデータ
バス１１１で接続され、第２バスバッファ１０４とＣＰ
Ｕ１０１の入出力端子Ｄ８〜Ｄ１５とが上位８ビットの
データバス１１２で接続され、さらに、第１バスバッフ
ァ１０３および第２バスバッファ１０４とメモリ１０２
の入出力端子Ｄ０〜Ｄ７とが８ビットデータバス１１３
で接続されている。尚、後述のように、本実施形態で
は、メモリデータの読み出し時には、最初のバスサイク
ルで第１バスバッファ１０３を動作させて下位８ビット
データバス１１１上に転送データを出力させておき、最
後（２回目）のバスサイクルで第２バスバッファ１０４
を動作させて上位８ビットデータバス１１２上に転送デ
ータを出力させて、ＣＰＵ１０１に１６ビット転送デー
タをまとめて取り込ませることから、下位８ビットデー
タバス１１１上の転送データについては最後のバスサイ
クルまで信号線電位を保持しておく必要がある。このた
め、本実施形態では、下位８ビットデータバス１１１の
信号線電位を一定期間保持する保持手段として、ＣＰＵ
１０１内部にデータバス１１１の信号線状態を保持する
ためのラッチを具備している。尚、該保持手段として
は、上記ラッチの他に、下位８ビットデータバス１１１
の各信号線と接地電位間にキャパシタを接続して構成す
ることも可能である。また、ターミネータ、すなわち３
ステート双方向性バス・トランシーバ（双方向の３ステ
ート出力が高インピーダンスの時に外付けプルアップ、
プルダウン抵抗を用いずに内部回路で能動的にプルアッ
プ、プルダウン可能である）を具備した構成としても良
い。また、デコーダ１０５は、ＣＰＵ１０１から供給さ
れるアドレスバス１１５上の上位２ビットＡ８、Ａ９に
基づいて、メモリ１０２へのアクセスである旨を示すチ
ップセレクト信号＃ＣＥを生成して、メモリ１０２のチ
ップセレクト信号端子＃ＣＳおよび制御回路１０６へ供
給する。尚、本実施形態では、メモリ１０２を２５６バ
イト構成としてアドレス信号Ａ０〜Ａ７でアクセスする
ものとし、アドレスバス１１５上の上位２ビットＡ８、
Ａ９でチップセレクト信号を生成するものとしている
が、これに限定されることなく、メモリ１０２の構成、
並びに、ＣＰＵ１０１がアクセス可能なメモリの個数
に、アドレス信号の構成を対応させれば、どのようなメ
モリ構成についても本実施形態を適用可能である。さら
に、制御回路１０６は、ＣＰＵ１０１からのリード信号
＃ＲＤおよびライト信号＃ＷＲ、並びに、デコーダ１０
５からのチップセレクト信号＃ＣＥに基づいて、第１バ
スバッファイネーブル信号＃Ｅ１、第２バスバッファイ
ネーブル信号＃Ｅ２、並びに、メモリ１０２へのメモリ
ライト信号＃ＭＷＲ、メモリリード信号＃ＭＲＤおよび
アドレス信号Ａ０を生成する。すなわち、制御回路１０
６からの各制御信号に基づいて、ＣＰＵ１０１からメモ
リ１０２へのデータ転送時（メモリへの書き込み時）に
は、バスサイクル毎に第１バスバッファ１０３および第
２バスバッファ１０４を順次動作させると共に、メモリ
１０２に対するアドレスをインクリメントして、計２回
のバスサイクルで１６ビットデータの転送を行い、メモ
リ１０２からＣＰＵ１０１へのデータ転送時（メモリデ
ータの読み出し時）には、バスサイクル毎に第１バスバ
ッファ１０３および第２バスバッファ１０４を順次動作
させて該バスバッファから転送データを出力させ、最後
（２回目）のバスサイクルでＣＰＵ１０１に２バイト
（１６ビット）の転送データを取り込ませる。次に、本
実施形態のバス幅変換回路の動作について、図２および
図３に示すタイミングチャートを参照して詳細に説明す
る。まず図２は、ＣＰＵ１０１からメモリ１０２への１
６ビットデータ転送時（メモリへの書き込み時）の各信
号の電圧波形を示すタイミングチャートである。ここ
で、図２（ａ）は当該情報処理システムを駆動するクロ
ックＣＬＫ、図２（ｂ）はチップセレクト信号＃ＣＥ、
図２（ｃ）はライト信号＃ＷＲ、図２（ｄ）は第１バス
バッファイネーブル信号＃Ｅ１およびアドレス信号Ａ
０、図２（ｅ）は第２バスバッファイネーブル信号＃Ｅ
２、図２（ｆ）はメモリライト信号＃ＭＷＲを示す。ま
ず、チップセレクト信号＃ＣＥが”Ｌ”レベルとなって
メモリ１０２が選択されている状態で、ＣＰＵ１０１が
ライト信号＃ＷＲを発行（”Ｌ”レベルに）すると、メ
モリ１０２への書き込みサイクルが開始される。最初の
バスサイクルＷＳ１では、第１バスバッファイネーブル
信号＃Ｅ１を”Ｌ”レベルとして第１バスバッファ１０
３を動作させ、データバス１１１上の下位８ビットデー
タを８ビットデータバス１１３を介してメモリ１０２に
供給し、メモリライト信号＃ＭＷＲが”Ｌ”レベルの期
間に書き込みが行われる。尚、この時、アドレス信号Ａ
０を”Ｌ”レベルとして、メモリ１０２の偶数番地に下
位８ビットデータを書き込むようにしているが、これは
単にアドレス信号Ａ０の生成ロジックを第１バスバッフ
ァイネーブル信号＃Ｅ１と同一にして制御回路１０６の
ロジックを簡単にするためのものであり、当然、メモリ
の奇数番地からの書き込みを行うようにすることも可能
である。次に、最後（２回目）のバスサイクルＷＳ２で
は、第２バスバッファイネーブル信号＃Ｅ２を”Ｌ”レ
ベルとして第２バスバッファ１０４を動作させ、データ
バス１１２上の上位８ビットデータを８ビットデータバ
ス１１３を介してメモリ１０２に供給し、メモリライト
信号＃ＭＷＲが”Ｌ”レベルの期間に書き込みが行われ
る。尚、この時、アドレス信号Ａ０は”Ｈ”レベルとな
って、メモリ１０２のインクリメントされた（＋１）番
地に上位８ビットデータが書き込まれる。次に、図３
は、メモリ１０２からＣＰＵ１０１への１６ビットデー
タ転送時（メモリデータの読み出し時）の各信号の電圧
波形を示すタイミングチャートである。ここで、図３
（ａ）はクロックＣＬＫ、図３（ｂ）はチップセレクト
信号＃ＣＥ、図３（ｃ）はリード信号＃ＲＤ、図３
（ｄ）は第１バスバッファイネーブル信号＃Ｅ１および
アドレス信号Ａ０、図３（ｅ）は第２バスバッファイネ
ーブル信号＃Ｅ２、図３（ｆ）はメモリリード信号＃Ｍ
ＲＤを示す。まず、チップセレクト信号＃ＣＥが”Ｌ”
レベルとなってメモリ１０２が選択されている状態で、
ＣＰＵ１０１がリード信号＃ＲＤを発行（”Ｌ”レベル
に）すると、メモリ１０２からの読み出しサイクルが開
始される。最初のバスサイクルＲＳ１では、第１バスバ
ッファイネーブル信号＃Ｅ１を”Ｌ”レベルとして第１
バスバッファ１０３を動作させ、８ビットデータバス１
１３上に読み出されたデータを下位８ビットデータバス
１１１上に出力する。次に、最後（２回目）のバスサイ
クルＲＳ２では、第２バスバッファイネーブル信号＃Ｅ
２を”Ｌ”レベルとして第２バスバッファ１０４を動作
させ、８ビットデータバス１１３上に読み出されたデー
タを上位８ビットデータバス１１２上に出力する。この
時、アドレス信号Ａ０は”Ｈ”レベルとなって、メモリ
１０２のインクリメントされた（＋１）番地から上位８
ビットデータが読み出される。そして、ＣＰＵ１０１は
下位８ビットデータバス１１１および上位８ビットデー
タバス１１２上の１６ビットデータをまとめて取り込ん
で、読み出しサイクルを終了させる。尚、図２および図
３において、バスサイクル以外の時にも第１バスバッフ
ァイネーブル信号＃Ｅ１およびアドレス信号Ａ０を”
Ｌ”レベルとしているのは、メモリ１０２に接続されて
いる８ビットデータバス１１３のデータ信号線が不定状
態になるのを防止するためである。以上説明した書き込
みおよび読み出し動作を行うために、制御回路１０６
は、例えば図４に示すような回路構成で実現される。す
なわち、図４において、制御回路１０６は、２入力ＮＡ
ＮＤゲートＧ１、２入力ＯＲゲートＧ２、ＮＯＴゲート
Ｇ３、３入力ＯＲゲートＧ４、Ｇ５およびＤ型フリップ
フロップＦＦ１、ＦＦ２を備えて構成されている。以上
説明したように、本実施形態のバス幅変換回路では、制
御回路１０６により、ＣＰＵ１０１からメモリ１０２へ
のデータ転送時（メモリへの書き込み時）には、バスサ
イクル毎に第１バスバッファ１０３および第２バスバッ
ファ１０４を順次動作させると共に、メモリ１０２に対
するアドレスをインクリメントして、計２回のバスサイ
クルで１６ビットデータの転送を行い、メモリ１０２か
らＣＰＵ１０１へのデータ転送時（メモリデータの読み
出し時）には、バスサイクル毎に第１バスバッファ１０
３および第２バスバッファ１０４を順次動作させて該バ
スバッファから転送データを出力させ、最後（２回目）
のバスサイクルでＣＰＵ１０１に２バイト（１６ビッ
ト）の転送データを取り込ませるので、ＣＰＵ１０１
が、よりビット幅の短いメモリ１０２にアクセスする場
合のバスサイジング機能を、ＣＰＵ１０１のソフトウェ
ア処理によることなく、より少ないハードウェアの付加
で、しかも簡単な回路構成で実現することができる。
尚、本実施形態では、上述のように、メモリ１０２の偶
数番地および該偶数＋１番地に対する書き込みおよび読
み出しを行うように構成したが、アドレスバス１１５上
にアドレスをインクリメントする加算回路を付加した構
成とすれば、上記メモリアクセスの制限は解除でき、メ
モリ１０２の奇数番地および該奇数＋１番地に対する書
き込みおよび読み出しも可能となる。また、上記書き込
みおよび読み出し動作において、バスサイクルが不足し
ている時には、ウェイト信号ＷＡＩＴによる制御を付加
すればよい。

【０００７】〔第２の実施形態〕図５は本発明の第２の
実施形態に係るバス幅変換回路の構成図である。尚、本
実施形態のバス幅変換回路は、３２ビット（Ｍ＝１６）
のデータを扱うＣＰＵ（第１の情報処理装置）５０１
と、８ビット（Ｎ＝８で、Ｍ＝４×Ｎ；ｐ＝４、ｑ＝
０）のデータを保持するＲＡＭによるメモリ（周辺装
置）５０２とを接続するものである。図５において、本
実施形態のバス幅変換回路は、第１バスバッファ５０
３、第２バスバッファ５０４、第３バスバッファ５０
５、第４バスバッファ５０６、デコーダ５０７および制
御回路（制御手段）５０８を備えた構成である。第１バ
スバッファ５０３、第２バスバッファ５０４、第３バス
バッファ５０５および第４バスバッファ５０６は、それ
ぞれＣＰＵ５０１の３２ビットデータ入出力端子を８個
ずつ分割したときの各入出力端子群Ｄ０〜Ｄ７、Ｄ８〜
Ｄ１５、Ｄ１６〜Ｄ２３およびＤ２４〜Ｄ３１と、メモ
リ５０２の８ビットデータ入出力端子Ｄ０〜Ｄ７と接続
して、ＣＰＵ５０１からのリード信号＃ＲＤ並びに制御
回路５０８からのバスバッファイネーブル信号＃Ｅ１、
＃Ｅ２、＃Ｅ３および＃Ｅ４に基づいて、双方向にデー
タ転送を行うものである。すなわち、バスバッファイネ
ーブル信号＃Ｅ１〜＃Ｅ４に基づき各バスバッファ５０
３〜５０６の作動が活性化され、リード信号＃ＲＤに基
づきデータ転送の方向が制御される。ここで、第１バス
バッファ５０３とＣＰＵ１０１の入出力端子Ｄ０〜Ｄ７
とがデータバス５１１で、第２バスバッファ５０４とＣ
ＰＵ５０１の入出力端子Ｄ８〜Ｄ１５とがデータバス５
１２で、第３バスバッファ５０５とＣＰＵ５０１の入出
力端子Ｄ１６〜Ｄ２３とがデータバス５１３で、第４バ
スバッファ５０６とＣＰＵ５０１の入出力端子Ｄ２４〜
Ｄ３１とがデータバス５１４で、それぞれ接続され、さ
らに、各バスバッファ５０３〜５０６とメモリ５０２の
入出力端子Ｄ０〜Ｄ７とが８ビットデータバス５１５で
接続されている。尚、本実施形態では、メモリデータの
読み出し時には、第１回目から第３回目のバスサイクル
で、順次第１バスバッファ５０３、第２バスバッファ５
０４、第３バスバッファ５０５を動作させてデータバス
５１１、５１２、５１３上に転送データを出力させてお
き、最後（第４回目）のバスサイクルで第４バスバッフ
ァ５０６を動作させてデータバス５１４上に転送データ
を出力させて、ＣＰＵ５０１に３２ビット転送データを
まとめて取り込ませることから、データバス５１１、５
１２、５１３上の転送データについては最後のバスサイ
クルまで信号線電位を保持しておく必要がある。このた
め、本実施形態でも、データバス５１１、５１２、５１
３の信号線電位を一定期間保持する保持手段として、Ｃ
ＰＵ５０１内部に各データバスの信号線状態を保持する
ためのラッチを具備するか、各データバスの各信号線と
接地電位間にキャパシタを接続して構成するか、或い
は、ターミネータを具備して実現する。また、デコーダ
５０７は、ＣＰＵ５０１から供給されるアドレスバス５
１６上の上位２ビットＡ８、Ａ９に基づいて、メモリ５
０２へのアクセスである旨を示すチップセレクト信号＃
ＣＥを生成して、メモリ５０２のチップセレクト信号端
子＃ＣＳおよび制御回路５０８へ供給する。さらに、制
御回路５０８は、ＣＰＵ５０１からのリード信号＃ＲＤ
およびライト信号＃ＷＲ、並びに、デコーダ５０７から
のチップセレクト信号＃ＣＥに基づいて、第１バスバッ
ファイネーブル信号＃Ｅ１、第２バスバッファイネーブ
ル信号＃Ｅ２、第３バスバッファイネーブル信号＃Ｅ
３、第４バスバッファイネーブル信号＃Ｅ４、並びに、
メモリ１０２へのメモリライト信号＃ＭＷＲ、メモリリ
ード信号＃ＭＲＤおよびアドレス信号Ａ０、Ａ１を生成
する。すなわち、制御回路５０８からの各制御信号に基
づいて、ＣＰＵ５０１からメモリ５０２への３２ビット
データ転送時（メモリへの書き込み時）には、バスサイ
クル毎に第１バスバッファ５０３、第２バスバッファ５
０４、第３バスバッファ５０５および第４バスバッファ
５０６を順次動作させると共に、メモリ５０２に対する
アドレスをインクリメントして、計４回のバスサイクル
で３２ビットデータの転送を行い、メモリ５０２からＣ
ＰＵ５０１への３２ビットデータ転送時（メモリデータ
の読み出し時）には、バスサイクル毎に第１バスバッフ
ァ５０３、第２バスバッファ５０４、第３バスバッファ
５０５および第４バスバッファ５０６を順次動作させ
て、各バスバッファから転送データを出力させ、最後
（第４回目）のバスサイクルでＣＰＵ５０１に４バイト
（３２ビット）の転送データを取り込ませる。本実施形
態のバス幅変換回路の動作および該動作を実現する制御
回路５０８の具体的な回路構成については、第１の実施
形態と同様であるので、説明は省略する。以上のよう
に、本実施形態のバス幅変換回路により、ＣＰＵ５０１
が、よりビット幅の短いメモリ５０２にアクセスする場
合のバスサイジング機能を、ＣＰＵ５０１のソフトウェ
ア処理によることなく、より少ないハードウェアの付加
で、しかも簡単な回路構成で実現することができる。
尚、上記第１および第２の実施形態では、ＣＰＵがメモ
リにアクセスする場合について例示したが、これに限定
されることなく、よりビット幅の短いＩ／Ｏや他のＭＰ
Ｕをアクセスする場合にも適用可能である。

【０００８】

【発明の効果】以上説明したように、本発明のバス幅変
換回路によれば、Ｍビット（Ｍは任意の正整数）のデー
タを扱う第１の情報処理装置と、Ｎビット（Ｎは任意の
正整数で、Ｎ＜Ｍ、Ｍ＝ｐ・Ｎ＋ｑの関係を持つ；ｑ＜
Ｎ）のデータを扱う第２の情報処理装置または周辺装置
とを接続するバス幅変換回路において、制御手段によ
り、第１の情報処理装置から第２の情報処理装置または
周辺装置へのデータ転送時には、バスサイクル毎にｐ＋
１個のバスバッファの内の１個を順次動作させると共に
アドレスをインクリメントして、順次第２の情報処理装
置または周辺装置に該バスバッファ出力を取り込ませ
て、計ｐ＋１回のバスサイクルで該データ転送を行い、
また、第２の情報処理装置または周辺装置から第１の情
報処理装置へのデータ転送時には、バスサイクル毎にｐ
＋１個のバスバッファの内の１個を順次動作させて該バ
スバッファから転送データを出力させ、該出力された転
送データを保持手段で保持しておき、最後のｐ＋１回目
のバスサイクルで第１の情報処理装置に転送データを取
り込ませることとしたので、第１の情報処理装置（ＣＰ
Ｕ等）が、よりビット幅の短い第２の情報処理装置（他
のＣＰＵ等）または周辺装置（メモリ、Ｉ／Ｏ等）にア
クセスする場合のバスサイジング機能を、より少ないハ
ードウェアの付加で、しかも簡単な回路構成で実現し得
るバス幅変換回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るバス幅変換回路
の回路構成図である。

【図２】ＣＰＵが８ビットメモリに１６ビットデータを
書き込む際の動作を説明するタイミングチャートであ
る。

【図３】ＣＰＵが８ビットメモリから１６ビットデータ
を読み出す際の動作を説明するタイミングチャートであ
る。

【図４】第１の実施形態のバス幅変換回路における制御
回路の具体的な回路図である。

【図５】本発明の第２の実施形態に係るバス幅変換回路
の回路構成図である。

【符号の説明】

１０１、５０１ ＣＰＵ（第１の情報処理装置） １０２、５０２ メモリ（ＲＡＭ、周辺装置） １０３、５０３ 第１バスバッファ １０４、５０４ 第２バスバッファ ５０５ 第３バスバッファ ５０６ 第４バスバッファ １０５、５０７ デコーダ １０６、５０８ 制御回路（制御手段） １１１ 下位８ビットのデータバス １１２ 上位８ビットのデータバス １１３ ８ビットデータバス １１５、５１６ アドレスバス ＣＬＫ クロック ＃ＣＥ チップセレクト信号 ＃ＷＲ ライト信号 ＃ＲＤ リード信号 ＃Ｅ１ 第１バスバッファイネーブル信号 ＃Ｅ２ 第２バスバッファイネーブル信号 ＃Ｅ３ 第３バスバッファイネーブル信号 ＃Ｅ４ 第４バスバッファイネーブル信号 ＃ＭＷＲ メモリライト信号 ＃ＭＲＤ メモリリード信号 Ｄ０〜Ｄ７ 下位８ビットデータ Ｄ８〜Ｄ１５ 上位８ビットデータ Ａ０ アドレスのＬＳＢ Ａ１〜Ａ７、Ａ８、Ａ９ アドレス ５１１、５１２、５１３、５１４、５１５ ８ビットの
データバス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ｍビット（Ｍは任意の正整数）のデータ
   を扱う第１の情報処理装置と、Ｎビット（Ｎは任意の正
   整数で、Ｎ＜Ｍ、Ｍ＝ｐ・Ｎ＋ｑの関係を持つ；ｑ＜
   Ｎ）のデータを扱う第２の情報処理装置または周辺装置
   とを接続するバス幅変換回路において、 前記第１の情報処理装置のＭビットデータ入出力端子を
   Ｎ個ずつ分割したときの各入出力端子群と、前記第２の
   情報処理装置または周辺装置のＮビットデータ入出力端
   子と接続して双方向にデータ転送を行うｐ＋１個のバス
   バッファと、 前記ｐ個のバスバッファと前記第１の情報処理装置の入
   出力端子間のデータ信号線の電位を少なくとも一定期間
   保持する保持手段と、 前記第１の情報処理装置から前記第２の情報処理装置ま
   たは周辺装置へのデータ転送時には、バスサイクル毎に
   前記ｐ＋１個のバスバッファの内の１個を順次動作させ
   ると共にアドレスをインクリメントして、計ｐ＋１回の
   バスサイクルで該データ転送を行い、前記第２の情報処
   理装置または周辺装置から前記第１の情報処理装置への
   データ転送時には、バスサイクル毎に前記ｐ＋１個のバ
   スバッファの内の１個を順次動作させて該バスバッファ
   から転送データを出力させ、ｐ＋１回目のバスサイクル
   で前記第１の情報処理装置に転送データを取り込ませる
   制御手段と、を有することを特徴とするバス幅変換回
   路。
2. 【請求項２】 前記バス幅変換回路において、 前記保持手段は、前記第１の情報処理装置内部のデータ
   バス信号線の状態保持用のラッチであることを特徴とす
   る請求項１記載のバス幅変換回路。
3. 【請求項３】 前記バス幅変換回路において、 前記保持手段は、前記データ信号線と接地電位間に接続
   されるキャパシタであることを特徴とする請求項１記載
   のバス幅変換回路。
4. 【請求項４】 前記バス幅変換回路において、 前記保持手段は、ターミネータであることを特徴とする
   請求項１記載のバス幅変換回路。