JPH0478948A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
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- JPH0478948A JPH0478948A JP2192664A JP19266490A JPH0478948A JP H0478948 A JPH0478948 A JP H0478948A JP 2192664 A JP2192664 A JP 2192664A JP 19266490 A JP19266490 A JP 19266490A JP H0478948 A JPH0478948 A JP H0478948A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、コンピュータにおけるＤＭＡ（Ｄｊｒｅｃ
ｔ ＭｅＩＩＩｏｒｙ Ａｃｃｅｓｓ）制御装置に関す
るものである。
ｔ ＭｅＩＩＩｏｒｙ Ａｃｃｅｓｓ）制御装置に関す
るものである。
［従来の技術］
第６図は、ＤＭＡ転送で使用するラッチとデータバスの
簡略図である。図において、１は先頭（１番目）のデー
タが格納されるラッチ、２は２番目のデータが格納され
るラッチであり、それぞれ一時格納手段として、アドレ
ス指定単位データ、ここでは８ビツトのデータを一時格
納するものである。３は１６ビツトのデータバスの内、
上位８ビット分、４は同じく下位８ビット分を表す。５
はデータバス下位４がらラッチ１に入力する信号線で、
１６はその信号線５をオン・オフするスイッチを表す。
簡略図である。図において、１は先頭（１番目）のデー
タが格納されるラッチ、２は２番目のデータが格納され
るラッチであり、それぞれ一時格納手段として、アドレ
ス指定単位データ、ここでは８ビツトのデータを一時格
納するものである。３は１６ビツトのデータバスの内、
上位８ビット分、４は同じく下位８ビット分を表す。５
はデータバス下位４がらラッチ１に入力する信号線で、
１６はその信号線５をオン・オフするスイッチを表す。
６はデータバス上位３からラッチ２に入力する信号線で
、２０はそのスイッチを表す。７，８は同様にそれぞれ
データバス上位３．データバス下位４からラッチ１．ラ
ッチ２に入力する信号線であり、１５．１９はそれらの
スイッチを表す。一方、９はラッチ１からデータバス下
位４に出力する信号線で、１４はそのスイッチを表す。
、２０はそのスイッチを表す。７，８は同様にそれぞれ
データバス上位３．データバス下位４からラッチ１．ラ
ッチ２に入力する信号線であり、１５．１９はそれらの
スイッチを表す。一方、９はラッチ１からデータバス下
位４に出力する信号線で、１４はそのスイッチを表す。
１０はラッチ２からデータバス上位３に出力する信号線
で、１８はそのスイッチを表す。１１．１２は同様にそ
れぞれラッチ１゜ラッチ２からデータバス上位３．デー
タバス下位４へ出力する信号線であり、１３．１７はそ
れらのスイッチを表す。上記スイッチ１３〜２０は各ラ
ッチ１，２とデータバス上位３．下位４間の入出力を切
替える切替手段であり、また、ａ、ｂ、ｃ、ｄはそれぞ
れスイッチ１７．１８゜１９．２０をオン・オフするた
めの制御信号で、”ｔｆｔｇｙｌｌはそれぞれスイッチ
１３，１４゜１５．１６をオン・オフするための制御信
号である。
で、１８はそのスイッチを表す。１１．１２は同様にそ
れぞれラッチ１゜ラッチ２からデータバス上位３．デー
タバス下位４へ出力する信号線であり、１３．１７はそ
れらのスイッチを表す。上記スイッチ１３〜２０は各ラ
ッチ１，２とデータバス上位３．下位４間の入出力を切
替える切替手段であり、また、ａ、ｂ、ｃ、ｄはそれぞ
れスイッチ１７．１８゜１９．２０をオン・オフするた
めの制御信号で、”ｔｆｔｇｙｌｌはそれぞれスイッチ
１３，１４゜１５．１６をオン・オフするための制御信
号である。
第７図は、従来の制御信号発生回路の構成例である。図
において、３１は転送する先頭アドレスが偶数か奇数か
を判定する判定手段を構成するフリップフロップで、タ
イミング信号ＳＮＣは転送サイクルの最初に出力される
信号であり、ＡＤＯはアドレスの最下位ビットを表し、
アクセスする番地が偶数のときＬ″になる。従って、フ
リップフロップ３１の出力は、転送に際しアクセスする
最初のアドレスの最下位ビットの値を転送サイクル中は
保持する。Ｅはハスアクセス時に“Ｈ”になる信号であ
る。ＲＥＡＤは読み出しサイクル時にＨ”になる信号、
ＷＲＩＴＥは書き込みサイクル時に１１ ＨＨになる信
号である。
において、３１は転送する先頭アドレスが偶数か奇数か
を判定する判定手段を構成するフリップフロップで、タ
イミング信号ＳＮＣは転送サイクルの最初に出力される
信号であり、ＡＤＯはアドレスの最下位ビットを表し、
アクセスする番地が偶数のときＬ″になる。従って、フ
リップフロップ３１の出力は、転送に際しアクセスする
最初のアドレスの最下位ビットの値を転送サイクル中は
保持する。Ｅはハスアクセス時に“Ｈ”になる信号であ
る。ＲＥＡＤは読み出しサイクル時にＨ”になる信号、
ＷＲＩＴＥは書き込みサイクル時に１１ ＨＨになる信
号である。
■π下は奇数番地をアクセスするどきｔｔ Ｌ Ｐ＋に
なる信号で、同時に２バイト読み込み、あるいは書き込
みができるときは、ＡＤＯ，１ｌｌｒπＴ共に１４ Ｌ
７１となり、データバスの上位下位を同時にアクセス
できるものとする。なお、３２〜３９はＮＯＲゲート、
４０〜４９はＮＡＮＤゲート、５０〜５９はＮＯＴゲー
トであり、これらにより制御信号発生回路３０が構成さ
れている。
なる信号で、同時に２バイト読み込み、あるいは書き込
みができるときは、ＡＤＯ，１ｌｌｒπＴ共に１４ Ｌ
７１となり、データバスの上位下位を同時にアクセス
できるものとする。なお、３２〜３９はＮＯＲゲート、
４０〜４９はＮＡＮＤゲート、５０〜５９はＮＯＴゲー
トであり、これらにより制御信号発生回路３０が構成さ
れている。
次に動作について説明する。第８図にＤＭＡ転送時の主
なアクセス時のタイムチャート例を示す。
なアクセス時のタイムチャート例を示す。
第８図＋ａ）はアクセスする番地の先頭が偶数番地であ
り、順方向にアドレスが変化する場合の例である。この
とき、データバス上位下位同時にアクセスできる。ＡＤ
Ｏ，Ｅ”’ＩＴＴ共にｉｔ Ｌ ｓｐになり、フリップ
フロップ３１の出力Ｑはｔｔ Ｌ ｙ＋となる。
り、順方向にアドレスが変化する場合の例である。この
とき、データバス上位下位同時にアクセスできる。ＡＤ
Ｏ，Ｅ”’ＩＴＴ共にｉｔ Ｌ ｓｐになり、フリップ
フロップ３１の出力Ｑはｔｔ Ｌ ｙ＋となる。
従って、読み出し時は制御信号ｄ、ｈが出力され、デー
タバス下位４のデータが信号線５を通してラッチ１に格
納され、データバス上位３のデータが信号線６を通して
ラッチ２に格納される。同様に、書き込み時は制御信号
す、ｆが出力され、ラッチ１のデータが信号線９を通し
てデータバス下位４に出力され、ラッチ２のデータが信
号線１０を通してデータバス上位３に出力される。
タバス下位４のデータが信号線５を通してラッチ１に格
納され、データバス上位３のデータが信号線６を通して
ラッチ２に格納される。同様に、書き込み時は制御信号
す、ｆが出力され、ラッチ１のデータが信号線９を通し
てデータバス下位４に出力され、ラッチ２のデータが信
号線１０を通してデータバス上位３に出力される。
第８図山）はアクセスする番地の先頭が奇数番地であり
、順方向にアドレスが変化する場合の例である。この時
、最初の番地が奇数であるため２回のバスサイクルでア
クセスする必要がある。最初のバスサイクルでは、ＡＤ
Ｏはｉｔ Ｈ７１で、■■πは“Ｌ Ｈとなる。ＳＮＣ
はこの最初のバスサイクルの時のみ出力されるので、フ
リップフロップ３１の出力Ｑは”Ｈ”となり、２回のバ
スサイクルが終了するまで保持される。従って、読み出
し時は、最初のバスサイクルで制御信号ｇが出力され、
データバス上位３のデータがラッチ１に格納される。次
のバスサイクルでは、ＡＤＯは′Ｌ″で、■π下は１１
ＨＰＩとなる。フリップフロップ３１の出力Ｑは“Ｈ
７１のままであるため制御信号Ｃが出力され、データバ
ス下位４のデータがラッチ２に格納される。同様に書き
込み時は、最初のバスサイクルで制御信号Ｃが出力され
、ラッチ１のデータがデータバス上位３に出力される。
、順方向にアドレスが変化する場合の例である。この時
、最初の番地が奇数であるため２回のバスサイクルでア
クセスする必要がある。最初のバスサイクルでは、ＡＤ
Ｏはｉｔ Ｈ７１で、■■πは“Ｌ Ｈとなる。ＳＮＣ
はこの最初のバスサイクルの時のみ出力されるので、フ
リップフロップ３１の出力Ｑは”Ｈ”となり、２回のバ
スサイクルが終了するまで保持される。従って、読み出
し時は、最初のバスサイクルで制御信号ｇが出力され、
データバス上位３のデータがラッチ１に格納される。次
のバスサイクルでは、ＡＤＯは′Ｌ″で、■π下は１１
ＨＰＩとなる。フリップフロップ３１の出力Ｑは“Ｈ
７１のままであるため制御信号Ｃが出力され、データバ
ス下位４のデータがラッチ２に格納される。同様に書き
込み時は、最初のバスサイクルで制御信号Ｃが出力され
、ラッチ１のデータがデータバス上位３に出力される。
次のバスサイクルでは制御信号ａが出力され、ラッチ２
のデータがデータバス下位４に出力される。
のデータがデータバス下位４に出力される。
第８図ｔｅｌはアクセスする番地の先頭が奇数番地であ
り、逆方向にアドレスが変化する場合の例である。この
時は、タイムチャートに示すようにアｌ−レスを１つデ
クリメントして、改めて２バイト同時にアクセスする。
り、逆方向にアドレスが変化する場合の例である。この
時は、タイムチャートに示すようにアｌ−レスを１つデ
クリメントして、改めて２バイト同時にアクセスする。
ＡＤＯ，’ｌ’ｒπＴは共にｔＬ Ｌ Ｉ＋になり、フ
リップフロップ３１の出力ＱはＡ、 Ｄ Ｏが７１ Ｈ
Ｉ＋の時の値を保持しているので１１ ＨＩＩになる。
リップフロップ３１の出力ＱはＡ、 Ｄ Ｏが７１ Ｈ
Ｉ＋の時の値を保持しているので１１ ＨＩＩになる。
従って、読み出し時はＣｔｇが出力され、データバス上
位３のデータがラッチ１に、データバス下位４のデータ
がラッチ２に格納される。書き込み時はａ、ｅが出力さ
れ、ラッチ１のデータがデータバス上位３に、ラッチ２
のデータがテ°−タバス下位４にそれぞれ出力される。
位３のデータがラッチ１に、データバス下位４のデータ
がラッチ２に格納される。書き込み時はａ、ｅが出力さ
れ、ラッチ１のデータがデータバス上位３に、ラッチ２
のデータがテ°−タバス下位４にそれぞれ出力される。
これまでの説明でわかるように、順方向でも逆方向でも
最初に示した番地のデータがラッチ１に入り、次のデー
タがラッチ２に入るようになっている。従って、順方向
、逆方向の組合せや、先頭番地が奇数か偶数かの組合せ
を読み出し、書き込みそれぞれに行っても、正常に転送
することができる。
最初に示した番地のデータがラッチ１に入り、次のデー
タがラッチ２に入るようになっている。従って、順方向
、逆方向の組合せや、先頭番地が奇数か偶数かの組合せ
を読み出し、書き込みそれぞれに行っても、正常に転送
することができる。
［発明が解決しようとする課題］
以上のように、従来のＤＭＡ制御装置では、ユーザがア
ドレスの進行方向や転送番地を自由に決められるように
構成している。しかし、この構成では、第４図のように
転送元を順方向、転送先を逆方向に設定した場合、全て
８ビット単位のデータとして扱うので、１６ビツト単位
のデータは上位下位入れ替わった形で転送されるという
問題点があった。このように転送元を順方向、転送先を
逆方向にする例としては、モータの回転数制御などで、
モータの回転数を段々上げていくときは転送元のデータ
に従い、その回転数を段々下げていくときは転送先のデ
ータに従うというようなときに用いられる。
ドレスの進行方向や転送番地を自由に決められるように
構成している。しかし、この構成では、第４図のように
転送元を順方向、転送先を逆方向に設定した場合、全て
８ビット単位のデータとして扱うので、１６ビツト単位
のデータは上位下位入れ替わった形で転送されるという
問題点があった。このように転送元を順方向、転送先を
逆方向にする例としては、モータの回転数制御などで、
モータの回転数を段々上げていくときは転送元のデータ
に従い、その回転数を段々下げていくときは転送先のデ
ータに従うというようなときに用いられる。
この発明は上記のような問題点を解消するためになされ
たもので、８ビット単位、１６ビツ１〜単位等のどちら
のデータでも切り替えが可能なりＭＡ制御装置を得るこ
とを目的とする。
たもので、８ビット単位、１６ビツ１〜単位等のどちら
のデータでも切り替えが可能なりＭＡ制御装置を得るこ
とを目的とする。
［課題を解決するための手段］
この発明に係るＤＭＡ制御装置は、第１図に示すように
、転送元から転送先へデータバス３，４を介して転送さ
れるデータをアドレス指定単位データ毎に一時格納する
複数の一時格納手段１゜２と、これら各一時格納手段１
，２とデータバス３．４の各単位データ間の入出力を切
替える切替手段１３〜２０と、この切替手段１３〜２０
を制御する制御信号ａ −ｈを発生する制御信号発生手
段３０とを備えるとともに、転送する先頭アドレスが偶
数か奇数かを判定する判定手段３１を備え、制御信号発
生手段３０は上記判定結果等に基づき制御信号ａ ＝
ｈを発生することにより、転送する先頭アドレスが偶数
か奇数か、及び当該アドレスの進行方向が順方向か逆方
向かにかかわらず、アドレス順に対応して各一時格納手
段１，２にデータが格納されるようにしたＤＭＡ制御装
置において、アドレスの進行方向を示す信号Ｘと転送デ
ータのビット構成を示す信号Ｙとに基づき、アドレスの
進行方向が逆方向で、転送データのビット構成が複数単
位データのとき上記判定手段３１の判定結果を反転する
反転手段６０を備えたものである。
、転送元から転送先へデータバス３，４を介して転送さ
れるデータをアドレス指定単位データ毎に一時格納する
複数の一時格納手段１゜２と、これら各一時格納手段１
，２とデータバス３．４の各単位データ間の入出力を切
替える切替手段１３〜２０と、この切替手段１３〜２０
を制御する制御信号ａ −ｈを発生する制御信号発生手
段３０とを備えるとともに、転送する先頭アドレスが偶
数か奇数かを判定する判定手段３１を備え、制御信号発
生手段３０は上記判定結果等に基づき制御信号ａ ＝
ｈを発生することにより、転送する先頭アドレスが偶数
か奇数か、及び当該アドレスの進行方向が順方向か逆方
向かにかかわらず、アドレス順に対応して各一時格納手
段１，２にデータが格納されるようにしたＤＭＡ制御装
置において、アドレスの進行方向を示す信号Ｘと転送デ
ータのビット構成を示す信号Ｙとに基づき、アドレスの
進行方向が逆方向で、転送データのビット構成が複数単
位データのとき上記判定手段３１の判定結果を反転する
反転手段６０を備えたものである。
［作用］
この発明においては、以上の構成により、アドレスの進
行方向やアクセスする先頭番地の偶数。
行方向やアクセスする先頭番地の偶数。
奇数にかかわらず、８ビット単位、１６ビツト単位等の
ＤＭＡ転送を自由に転送できるようになる。
ＤＭＡ転送を自由に転送できるようになる。
［実施例］
以下、この発明の一実施例を図について説明する。なお
、ＤＭＡ転送で使用するラッチとデータバスは第６図で
示した従来例と同様であるので、その説明は省略する。
、ＤＭＡ転送で使用するラッチとデータバスは第６図で
示した従来例と同様であるので、その説明は省略する。
第２図は、従来例の第７図に対応する本発明の一実施例
を示す回路図である。図において、３１は転送する先頭
アドレスが偶数か奇数かを判定する判定手段を構成する
フリップフロップであり、ＳＮＣ，Ｅ、ＲＥＡＤ、ＷＲ
ＩＴＥ、ＡＤＯ。
を示す回路図である。図において、３１は転送する先頭
アドレスが偶数か奇数かを判定する判定手段を構成する
フリップフロップであり、ＳＮＣ，Ｅ、ＲＥＡＤ、ＷＲ
ＩＴＥ、ＡＤＯ。
丁πＴについては従来例と同様であるので、その説明は
省略する。フリップフロップ３１に従来のＡＤＯの代わ
りにラッチ選択の制御信号として入力されているＣＮＴ
は、第３図の実施例に示す反転回路によって得られる制
御信号である。第３図（ａ）において、Ｘはアドレスの
進行方向が逆方向のときのみ１１ ＨｔＴになる信号、
Ｙは反転させるかどうかを選択させるための信号で、転
送データが１６ビツト構成のときｇｔ ＨＩＩとなり、
これらは例えばフラグとしてモードレジスタ等により与
えられるが、外部よりの入力としても与えることができ
る。また、２はアドレスのビットＯで、ＡＤＯに相当す
る。なお、６１はＮＡＮＤゲート、６２〜６４はＮＯＴ
ゲート、６５〜６８はトランジスタで、これらにより反
転回路６０が構成されており、第３図ら）に真理値表で
示す如く作用する。
省略する。フリップフロップ３１に従来のＡＤＯの代わ
りにラッチ選択の制御信号として入力されているＣＮＴ
は、第３図の実施例に示す反転回路によって得られる制
御信号である。第３図（ａ）において、Ｘはアドレスの
進行方向が逆方向のときのみ１１ ＨｔＴになる信号、
Ｙは反転させるかどうかを選択させるための信号で、転
送データが１６ビツト構成のときｇｔ ＨＩＩとなり、
これらは例えばフラグとしてモードレジスタ等により与
えられるが、外部よりの入力としても与えることができ
る。また、２はアドレスのビットＯで、ＡＤＯに相当す
る。なお、６１はＮＡＮＤゲート、６２〜６４はＮＯＴ
ゲート、６５〜６８はトランジスタで、これらにより反
転回路６０が構成されており、第３図ら）に真理値表で
示す如く作用する。
次に動作について説明する。ここでは、転送元が順方向
で先頭番地が偶数番地、転送先は逆方向で先頭番地が奇
数番地であるとする。なお、第２図の回路のタイムチャ
ートは、フリップフロップ３１の入力がＡＤＯからＣＮ
Ｔに代わる点を除き第８図に示したものとほぼ同様であ
る。
で先頭番地が偶数番地、転送先は逆方向で先頭番地が奇
数番地であるとする。なお、第２図の回路のタイムチャ
ートは、フリップフロップ３１の入力がＡＤＯからＣＮ
Ｔに代わる点を除き第８図に示したものとほぼ同様であ
る。
最初に、ＹがＮ Ｌ ｊｊ、すなわち転送データが８ビ
ツト構成のときの例を示す。まず、読み出しサイクルで
はアドレスの進行方向が順方向なのでＸはｉｔ １．
ｕであり、先頭番地が偶数番地なのでＺは“Ｌ”となる
。このとき、ＣＮＴは１８ Ｌ ＩＩとなる。従って、
第２図において、フリップフロップ３１の出力Ｑはｔｔ
Ｌ ｎとなり、制御信号ｄ、ｈが出力され、データバ
ス下位４から信号線５を通してラッチ１に、データバス
上位３から信号線６を通してラッチ２に人力データが格
納される。次に、書き込みサイクルではアドレスの進行
方向が逆方向なのでＸはＩＩ ＨＦＴであり、先頭番地
が奇数番地なので２は１１ Ｈｊｌとなる。このとき、
ＣＮＴは“Ｈ”となる。従って、第２図において、フリ
ップフロップ３１の出力Ｑは′Ｈ″となり、制御信号ａ
、ｅが出力され、ラッチ１から信号線１１を通してデー
タバス上位３へ、ラッチ２から信号線１２を通してデー
タバス下位４ヘデータが出力される。この転送の様子を
第４図に示す。
ツト構成のときの例を示す。まず、読み出しサイクルで
はアドレスの進行方向が順方向なのでＸはｉｔ １．
ｕであり、先頭番地が偶数番地なのでＺは“Ｌ”となる
。このとき、ＣＮＴは１８ Ｌ ＩＩとなる。従って、
第２図において、フリップフロップ３１の出力Ｑはｔｔ
Ｌ ｎとなり、制御信号ｄ、ｈが出力され、データバ
ス下位４から信号線５を通してラッチ１に、データバス
上位３から信号線６を通してラッチ２に人力データが格
納される。次に、書き込みサイクルではアドレスの進行
方向が逆方向なのでＸはＩＩ ＨＦＴであり、先頭番地
が奇数番地なので２は１１ Ｈｊｌとなる。このとき、
ＣＮＴは“Ｈ”となる。従って、第２図において、フリ
ップフロップ３１の出力Ｑは′Ｈ″となり、制御信号ａ
、ｅが出力され、ラッチ１から信号線１１を通してデー
タバス上位３へ、ラッチ２から信号線１２を通してデー
タバス下位４ヘデータが出力される。この転送の様子を
第４図に示す。
次に、Ｙがｔ Ｈｕ、すなわち転送データが１６ビツト
構成のときの例を示す。まず、読み出しサイクルでは前
記と同様にＸは“Ｌ ｔＴであり、Ｚは“Ｌ”となる。
構成のときの例を示す。まず、読み出しサイクルでは前
記と同様にＸは“Ｌ ｔＴであり、Ｚは“Ｌ”となる。
このとき、ＣＮＴは１１ Ｌ １１となる。従って、第
２図において、フリップフロップ３１の出力Ｑはｔｔ
Ｌ ｐｒとなり、制御信号ｄ、ｈが出力され、データバ
ス下位４がら信号線５を通してラッチ１に、データバス
上位３から信号線６を通してラッチ２に入力データが格
納される。
２図において、フリップフロップ３１の出力Ｑはｔｔ
Ｌ ｐｒとなり、制御信号ｄ、ｈが出力され、データバ
ス下位４がら信号線５を通してラッチ１に、データバス
上位３から信号線６を通してラッチ２に入力データが格
納される。
次に、書き込みサイクルでは前記と同様にＸは“Ｈ”で
あり、Ｚは“Ｈ”となる。Ｘ、Ｙともに１１ Ｈｊｌで
あるため上位下位の入れ替え条件が成立する。このとき
、ＣＮＴはＩＩ Ｌ ｐｔとなる。従って、第２図にお
いて、フリップフロップ３１の出力Ｑは“Ｌ ｐｔとな
り、制御信号す、ｆが出力され、ラッチ１から信号線９
を通してデータバス下位４へ、ラッチ２から信号線１ｏ
を通してデータバス上位３ヘデータが８刀される。この
転送の様子を第５図に示す。
あり、Ｚは“Ｈ”となる。Ｘ、Ｙともに１１ Ｈｊｌで
あるため上位下位の入れ替え条件が成立する。このとき
、ＣＮＴはＩＩ Ｌ ｐｔとなる。従って、第２図にお
いて、フリップフロップ３１の出力Ｑは“Ｌ ｐｔとな
り、制御信号す、ｆが出力され、ラッチ１から信号線９
を通してデータバス下位４へ、ラッチ２から信号線１ｏ
を通してデータバス上位３ヘデータが８刀される。この
転送の様子を第５図に示す。
以上のように、本実施例によれば、僅かなロジックの追
加によってアドレスの進行方向やアクセスする先頭番地
が偶数番地、奇数番地にかかわらず、８ビット単位、１
６ビツト単位のＤＭＡ転送を自由に選択できるようにな
る。
加によってアドレスの進行方向やアクセスする先頭番地
が偶数番地、奇数番地にかかわらず、８ビット単位、１
６ビツト単位のＤＭＡ転送を自由に選択できるようにな
る。
なお、上記実施例では、転送データのビット構成が８ビ
ツトと１６ビツトのものについて示したが、１６ビツト
と３２ビツトというように、他のビット構成のものにも
適用可能である。
ツトと１６ビツトのものについて示したが、１６ビツト
と３２ビツトというように、他のビット構成のものにも
適用可能である。
また、上記実施例では、転送元を順方向、転送先を逆方
向としたが、その逆でもよく、転送元。
向としたが、その逆でもよく、転送元。
転送先のアドレスの進行方向が異なるときに有効である
。
。
また、上記実施例では、フリップフロップ３１の入力を
反転させたが、出力を反転するようにしてもよい。
反転させたが、出力を反転するようにしてもよい。
さらに、本願の一時格納手段、切替手段、制御信号発生
手段９判定手段及び反転手段はＬ記実施例のものに限定
されるものではなく、同様の機能を他の周知回路により
実現することも可能である。
手段９判定手段及び反転手段はＬ記実施例のものに限定
されるものではなく、同様の機能を他の周知回路により
実現することも可能である。
［発明の効果］
以上のように、この発明によれば、アドレスの進行方向
を示す信号と転送データのビット構成を示す信号とに基
づき、アドレスの進行方向が逆方向で、転送データのビ
ット構成が複数単位データのとき、転送する先頭アドレ
スが偶数か奇数かを判定する判定手段の判定結果を反転
する反転手段を備えたので、アドレスの進行方向やアク
セスする先頭アドレスの偶数、奇数にかかわらず、８ビ
ット単位、１６ビツト単位等のＤＭＡ転送を自由に行え
るＤＭＡ制御装置が得られる効果がある。
を示す信号と転送データのビット構成を示す信号とに基
づき、アドレスの進行方向が逆方向で、転送データのビ
ット構成が複数単位データのとき、転送する先頭アドレ
スが偶数か奇数かを判定する判定手段の判定結果を反転
する反転手段を備えたので、アドレスの進行方向やアク
セスする先頭アドレスの偶数、奇数にかかわらず、８ビ
ット単位、１６ビツト単位等のＤＭＡ転送を自由に行え
るＤＭＡ制御装置が得られる効果がある。
第１図はこの発明によるＤＭＡ制御装置を示すブロック
構成図、第２図はこの発明の一実施例による制御信号発
生回路を示す構成図、第３図は実施例の反転回路を示す
構成図とその真理値表を示す図、第４図、第５図は８ビ
ット単位と１６ビツト単位の転送イメージを示す図、第
６図はＤＭＡ転送で使用するラッチとデータバスの簡略
図、第７図は従来例の制御信号発生回路を示す構成図、
第８図はＤＭＡ転送の主なアクセス時のタイムチャート
である。 １．２はラッチ（一時格納手段）、３はデータバス上位
、４はデータバス下位、１３〜２０はスイッチ（切替手
段）、３０は制御信号発生回路（制御信号発生手段）、
３１はフリップフロップ（判定手段）、６０は反転回路
（反転手段）。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 弁理士 宮 園 純 Ｘ、 ジナレケ作り７−アクチイフー゛１″Ｙ： ％Ｂ
９７ｚ７’（！−”１″７−、ＵＮ （１６Ｍ’Ｊｊ
４Ａ）７： アトトス１ｍ”ットＯ（ＡＤ○）（ｂ） 第７ 図 並 一一一一一−Ｉ−Ｉ ３、補正をする者 （自発） 平成 年／上月１０ ＤＯ ５補正の対象 明細書の発明の詳細な説明の欄。 ０ 補正の内容 ＋１１明細書第８頁第８行目乃至第１２行目「モータの
・・・・・・用いられる。」とあるのを「順番に並べら
れた複数の８ビット単位、又は１６ビツト単位のデータ
を単位ごとに並べかえる時などに用いられる。 また、逆方向にデータを使用する例としては、モータの
回転数制御などがあり、回転数を上げる時は、順方向に
データを転送し、回転数を下げる時は、その逆に逆方向
でデータを転送して回転数の制御を行う。」と補正する
。 以 上
構成図、第２図はこの発明の一実施例による制御信号発
生回路を示す構成図、第３図は実施例の反転回路を示す
構成図とその真理値表を示す図、第４図、第５図は８ビ
ット単位と１６ビツト単位の転送イメージを示す図、第
６図はＤＭＡ転送で使用するラッチとデータバスの簡略
図、第７図は従来例の制御信号発生回路を示す構成図、
第８図はＤＭＡ転送の主なアクセス時のタイムチャート
である。 １．２はラッチ（一時格納手段）、３はデータバス上位
、４はデータバス下位、１３〜２０はスイッチ（切替手
段）、３０は制御信号発生回路（制御信号発生手段）、
３１はフリップフロップ（判定手段）、６０は反転回路
（反転手段）。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 弁理士 宮 園 純 Ｘ、 ジナレケ作り７−アクチイフー゛１″Ｙ： ％Ｂ
９７ｚ７’（！−”１″７−、ＵＮ （１６Ｍ’Ｊｊ
４Ａ）７： アトトス１ｍ”ットＯ（ＡＤ○）（ｂ） 第７ 図 並 一一一一一−Ｉ−Ｉ ３、補正をする者 （自発） 平成 年／上月１０ ＤＯ ５補正の対象 明細書の発明の詳細な説明の欄。 ０ 補正の内容 ＋１１明細書第８頁第８行目乃至第１２行目「モータの
・・・・・・用いられる。」とあるのを「順番に並べら
れた複数の８ビット単位、又は１６ビツト単位のデータ
を単位ごとに並べかえる時などに用いられる。 また、逆方向にデータを使用する例としては、モータの
回転数制御などがあり、回転数を上げる時は、順方向に
データを転送し、回転数を下げる時は、その逆に逆方向
でデータを転送して回転数の制御を行う。」と補正する
。 以 上
Claims (1)
- 【特許請求の範囲】 転送元から転送先へデータバスを介して転送されるデー
タをアドレス指定単位データ毎に一時格納する複数の一
時格納手段と、これら各一時格納手段とデータバスの各
単位データ間の入出力を切替える切替手段と、この切替
手段を制御する制御信号を発生する制御信号発生手段と
を備えるとともに、転送する先頭アドレスが偶数か奇数
かを判定する判定手段を備え、制御信号発生手段は上記
判定結果等に基づき制御信号を発生することにより、転
送する先頭アドレスが偶数か奇数か、及び当該アドレス
の進行方向が順方向か逆方向かにかかわらず、アドレス
順に対応して各一時格納手段にデータが格納されるよう
にしたＤＭＡ制御装置において、 アドレスの進行方向を示す信号と転送データのビット構
成を示す信号とに基づき、アドレスの進行方向が逆方向
で、転送データのビット構成が複数単位データのとき上
記判定手段の判定結果を反転する反転手段を備えたこと
を特徴とするＤＭＡ制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192664A JP2502403B2 (ja) | 1990-07-20 | 1990-07-20 | Ｄｍａ制御装置 |
| GB9113144A GB2246223B (en) | 1990-07-20 | 1991-06-18 | DMA control device |
| DE4122236A DE4122236C2 (de) | 1990-07-20 | 1991-07-04 | Steuereinrichtung für direkten Speicherzugriff |
| US08/301,222 US5499383A (en) | 1990-07-20 | 1994-09-06 | DMA control device controlling sequential storage of data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192664A JP2502403B2 (ja) | 1990-07-20 | 1990-07-20 | Ｄｍａ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0478948A true JPH0478948A (ja) | 1992-03-12 |
| JP2502403B2 JP2502403B2 (ja) | 1996-05-29 |
Family
ID=16294995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2192664A Expired - Fee Related JP2502403B2 (ja) | 1990-07-20 | 1990-07-20 | Ｄｍａ制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5499383A (ja) |
| JP (1) | JP2502403B2 (ja) |
| DE (1) | DE4122236C2 (ja) |
| GB (1) | GB2246223B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3562126B2 (ja) * | 1996-04-09 | 2004-09-08 | 株式会社デンソー | Ｄｍａ制御装置 |
| DE19636381C1 (de) * | 1996-09-09 | 1998-03-12 | Ibm | Bus mit anforderungsabhängiger Anpassung der in beiden Richtungen zur Verfügung stehenden Bandbreite |
| JP3638215B2 (ja) | 1998-08-10 | 2005-04-13 | 象印マホービン株式会社 | 真空構造体の封止方法 |
| JP2003281074A (ja) * | 2002-03-19 | 2003-10-03 | Fujitsu Ltd | ダイレクトメモリアクセス装置 |
| US20050038946A1 (en) * | 2003-08-12 | 2005-02-17 | Tadpole Computer, Inc. | System and method using a high speed interface in a system having co-processors |
| KR102821751B1 (ko) * | 2016-11-07 | 2025-06-18 | 에스케이하이닉스 주식회사 | 메모리 데이터 억세스 장치 및 방법 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US463671A (en) * | 1891-11-24 | Armature-core for dynamo-electric machines | ||
| US4109310A (en) * | 1973-08-06 | 1978-08-22 | Xerox Corporation | Variable field length addressing system having data byte interchange |
| US4447878A (en) * | 1978-05-30 | 1984-05-08 | Intel Corporation | Apparatus and method for providing byte and word compatible information transfers |
| JPS5892025A (ja) * | 1981-11-26 | 1983-06-01 | Hitachi Ltd | デ−タ処理方式 |
| BG45007A1 (ja) * | 1987-03-19 | 1989-03-15 | Khristo A Turlakov | |
| US5243701A (en) * | 1987-09-17 | 1993-09-07 | Mitsubishi Denki Kabushiki Kaisha | Method of and system for processing data having bit length variable with modes of operation |
| US4878166A (en) * | 1987-12-15 | 1989-10-31 | Advanced Micro Devices, Inc. | Direct memory access apparatus and methods for transferring data between buses having different performance characteristics |
| GB2216304A (en) * | 1988-02-25 | 1989-10-04 | Ziitt | Dynamic DMA transfer sizing |
| BG47775A1 (en) * | 1988-02-25 | 1990-09-14 | Tsentralen Inst Za Izchislitel | Device for dynamic controlling of volume size in direct access |
| US5073969A (en) * | 1988-08-01 | 1991-12-17 | Intel Corporation | Microprocessor bus interface unit which changes scheduled data transfer indications upon sensing change in enable signals before receiving ready signal |
| GB2222471B (en) * | 1988-08-29 | 1992-12-09 | Mitsubishi Electric Corp | Ic card with switchable bus structure |
| US5214767A (en) * | 1989-02-07 | 1993-05-25 | Compaq Computer Corp. | Full address and odd boundary direct memory access controller which determines address size by counting the input address bytes |
| US5131083A (en) * | 1989-04-05 | 1992-07-14 | Intel Corporation | Method of transferring burst data in a microprocessor |
-
1990
- 1990-07-20 JP JP2192664A patent/JP2502403B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-18 GB GB9113144A patent/GB2246223B/en not_active Expired - Fee Related
- 1991-07-04 DE DE4122236A patent/DE4122236C2/de not_active Expired - Fee Related
-
1994
- 1994-09-06 US US08/301,222 patent/US5499383A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB9113144D0 (en) | 1991-08-07 |
| GB2246223A (en) | 1992-01-22 |
| DE4122236A1 (de) | 1992-01-30 |
| JP2502403B2 (ja) | 1996-05-29 |
| US5499383A (en) | 1996-03-12 |
| GB2246223B (en) | 1994-08-03 |
| DE4122236C2 (de) | 1995-04-27 |
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Legal Events
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