JPH11311657A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、回路構成を単純化すること
によって、小型化、及びコストの低減化を図ることがで
きる半導体試験装置を提供することである。 【解決手段】 入力試験信号Ａ７に基づいて処理を実行
させて得られた被測定デバイス８からの出力信号Ａ８を
コンパレータ７によって論理値に変換した後、ストロー
ブＡ１２に基づくタイミングでサンプリング回路４３に
よってサンプリングし、このサンプリングされた出力信
号Ａ１０の立ち上がりエッジ毎にカウント動作を行うア
ップダウンカウンタ４４の試験終了時の出力信号を、一
致回路４５内の記憶媒体に格納された期待値と比較する
ことにより被測定デバイス８の良否判定を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスに
試験信号を入力して処理を実行させ、得られた処理結果
をもとに半導体デバイスの良否を判定する半導体試験装
置に関する。

【０００２】

【従来の技術】近年、様々な電子機器に用いられる回路
のＩＣ（Integrated Circuit：集積回路）化が急速に進
められてきた。ＩＣ、ＬＳＩ（Large Scale Integrated
circuit）等は、抵抗や、コンデンサ、トランジスタ等
の各素子の働きを、印刷、蒸着等の方法により形成した
回路によって実現するが、大量生産されるそれぞれの製
品間には多少の特性のばらつきが生じる。このようなＩ
ＣやＬＳＩ等の半導体の特性が、規格を満たしているか
否かを試験する装置が半導体試験装置である。

【０００３】図２は、従来の半導体試験装置１００の回
路構成を示すブロック図である。この図２において、試
験対象としての半導体である被測定デバイス１０を試験
する半導体試験装置１００は、タイミング制御部２、パ
タンコントロール部３、ドライバ・コンパレータ部５、
及びフォーマット制御部９によって構成されている。

【０００４】タイミング制御部２は、基準クロック信号
Ｂ１、タイミングエッジＢ２、及びストローブエッジＢ
３を生成する。そして、タイミング制御部２は、基準ク
ロック信号Ｂ１をパタンコントロール部３、及びフォー
マット制御部９内のパタンメモリ部９１に対して出力し
て各部の動作タイミングを制御する。また、タイミング
制御部２は、タイミングエッジＢ２をフォーマット制御
部９内のフォーマッタ９２に対して出力し、ストローブ
エッジＢ３（良否を判定する際の時間位置を規定する信
号）をフォーマット制御部９内の判定回路９３に対して
出力する。

【０００５】パタンコントロール部３は、パタンアドレ
ス信号Ｂ４を生成し、タイミング制御部２から入力され
た基準クロック信号Ｂ１のタイミングに基づいて、パタ
ンアドレス信号Ｂ４をフォーマット制御部９内のパタン
メモリ部９１に対して出力する。

【０００６】フォーマット制御部９は、図２に示すよう
にパタンメモリ部９１、フォーマッタ９２、及び判定回
路９３によって構成され、被測定デバイス１０を試験す
るための入力試験信号の波形整形や、被測定デバイス１
０によって出力された信号に基づく被測定デバイス１０
の良否判定を行う。

【０００７】パタンメモリ部９１は、被測定デバイス１
０を試験するための各種パタンデータ、及び各パタンデ
ータによって被測定デバイス１０に処理を実行させた際
に得られる処理結果の期待値を対応づけて格納してい
る。そして、パタンメモリ部９１は、タイミング制御部
２から入力される基準クロック信号Ｂ１のタイミングに
基づいて動作を行い、パタンコントロール部３から入力
されたパタンアドレス信号Ｂ４によって指定されたアド
レスに格納されたパタンデータを読み出してパタンデー
タＢ５としてフォーマッタ９２に対して送信するととも
に、対応する期待値を読み出して期待値Ｂ１０として判
定回路９３に対して送信する。

【０００８】フォーマッタ９２は、パタンメモリ部９１
から入力されるパタンデータＢ５とタイミング制御部２
から入力されるタイミングエッジＢ２とに基づいて入力
試験信号Ｂ６を生成してドライバ・コンパレータ部５内
のドライバ６に対して出力する。

【０００９】ドライバ・コンパレータ部５は、図２に示
すようにドライバ６、及びコンパレータ７によって構成
され、フォーマット制御部９と被測定デバイス１０との
間のインタフェースとして所定の信号処理を行う。

【００１０】ドライバ６は、フォーマット制御部９内の
フォーマッタ９２から入力された入力試験信号Ｂ６に対
して所定の変換を行い、入力試験信号Ｂ７として被測定
デバイス１０に対して出力する。

【００１１】そして、被測定デバイス１０は、ドライバ
・コンパレータ部５内のドライバ６から入力される入力
試験信号Ｂ７に基づく処理を実行し、実行結果としての
出力信号Ｂ８をドライバ・コンパレータ部５内のコンパ
レータ７に対して出力する。

【００１２】コンパレータ７は、被測定デバイス１０か
ら入力される出力信号Ｂ８を予め設定された基準電圧値
と比較し、その比較結果を論理値に変換し、出力信号Ｂ
９としてフォーマット制御部９内の判定回路９３に対し
て出力する。

【００１３】更に、フォーマット制御部９内の判定回路
９３は、タイミング制御部２から入力されるストローブ
エッジＢ３のタイミングに基づいて、コンパレータ７か
ら入力される出力信号Ｂ９とパタンメモリ部９１から入
力される期待値Ｂ１０とが一致するか否かを判定し、被
測定デバイス１０の良否判定結果Ｂ１１を制御装置に対
して出力する。

【００１４】以上のような各部の処理により、半導体試
験装置１００は、被測定デバイス１０に対して試験信号
を入力し、入力した試験信号に基づく処理を行わせ、被
測定デバイス１０から出力される処理結果としての信号
を期待値と比較することにより、被測定デバイス１０が
良品であるか否かを判定することができる。

【００１５】

【発明が解決しようとする課題】しかしながら、図２に
示す従来の半導体試験装置１００においては、被測定デ
バイス１０から出力された信号を期待値と比較すること
によって良否判定を行うため、判定回路９３が必須であ
るが、この判定回路９３は回路構成が複雑であるため、
半導体試験装置１００全体としての回路構成が複雑にな
ってしまっていた。

【００１６】また、複数の出力端子を有する被測定デバ
イス１０を試験する場合には、全ての出力端子に対して
判定回路９３を備える必要があるため、更に回路が複雑
化してしまい、半導体試験装置１００を小型化すること
が困難であったり、コスト増大を招いてしまっていた。

【００１７】そこで、本発明の課題は、回路構成を単純
化することによって、小型化、及びコストの低減化を図
ることができる半導体試験装置を提供することである。

【００１８】

【課題を解決するための手段】請求項１記載の発明は、
被測定デバイスを試験するための試験信号を生成して被
測定デバイスに対して出力し、この試験信号に対する被
測定デバイスの出力信号の状態を解析することにより被
測定デバイスの試験を行う半導体試験装置であって、前
記被測定デバイスの出力信号の電圧値を予め設定された
基準電圧と比較した結果に基づいて、前記被測定デバイ
スの出力信号を論理値に変換する変換手段と、この変換
手段から入力される論理値を所定のタイミングでサンプ
リングするサンプリング手段と、このサンプリング手段
によってサンプリングされた論理値の立ち上がり、また
は立ち下がりのいずれかのエッジに基づいて計数動作を
行う計数手段と、良品の被測定デバイスに対する試験終
了時に前記計数手段から出力される計数値を期待値とし
て格納し、この期待値と試験終了時に前記計数手段から
出力される計数値とを比較することにより前記被測定デ
バイスの良否判定を行う良否判定手段と、を備えたこと
を特徴としている。

【００１９】請求項１記載の発明の半導体試験装置によ
れば、被測定デバイスを試験するための試験信号を生成
して被測定デバイスに対して出力し、変換手段によっ
て、前記試験信号に対する被測定デバイスの出力信号を
予め設定された基準電圧と比較した結果に基づいて、前
記被測定デバイスの出力信号を論理値に変換し、サンプ
リング手段によって、前記変換手段から入力される論理
値を所定のタイミングでサンプリングし、計数手段によ
って、前記サンプリング手段によってサンプリングされ
た論理値の立ち上がり、または立ち下がりのいずれかの
エッジに基づいて計数動作を行い、良否判定手段によっ
て、良品の被測定デバイスに対する試験終了時に前記計
数手段から出力される計数値を期待値として格納し、こ
の期待値と試験終了時に前記計数手段から出力される計
数値とを比較することにより前記被測定デバイスの良否
判定を行う。

【００２０】したがって、従来の判定回路と比較して部
品点数が少なく回路構成が簡単なサンプリング手段、計
数手段によって判定の基準となる出力を得ることができ
るとともに、期待値との比較は良否判定手段において行
う構成であるため、半導体試験装置全体の小型化、及び
半導体試験装置を製造する際のコストの低減化を実現す
ることができる。また、試験終了時に前記計数手段から
出力される論理値を良否判定手段に順次格納することと
すれば、従来の判定回路のようにリアルタイムの判定を
行う必然性はないため、全半導体試験が終了した後に一
斉に判定処理を行うことも可能であり、半導体試験装置
による半導体試験の効率を向上させることができる。

【００２１】また、請求項２記載の発明のように、請求
項１記載の半導体試験装置において、前記計数手段は、
初期状態の計数値を「０」に設定され、前記サンプリン
グ手段によってサンプリングされた論理値の立ち上が
り、または立ち下がりのいずれかのエッジに基づいて加
算による計数動作を行う加算カウンタであることとして
もよい。

【００２２】この請求項２記載の発明の半導体試験装置
によれば、簡単な構成の回路によって実現される加算カ
ウンタによって、請求項１記載の発明の効果を容易に実
現することができる。

【００２３】また、請求項３記載の発明のように、請求
項１記載の半導体試験装置において、前記計数手段は、
試験が終了した時点での出力が所定の計数値となるよう
に初期状態が設定され、前記良否判定手段は、前記所定
の計数値と試験終了時に前記変化状態検出手段から出力
される計数値とを比較することにより前記被測定デバイ
スの良否判定を行うこととすることが有効である。

【００２４】この請求項３記載の発明の半導体試験装置
によれば、請求項１記載の発明の効果に加えて、良否判
定手段は、様々な半導体試験において常に前記所定の計
数値との比較を行えばよいため、期待値を格納しておく
必要がなく、半導体試験装置による半導体試験をより簡
単に実行することが可能となる。

【００２５】請求項４記載の発明は、請求項３記載の半
導体試験装置において、前記計数手段は、前記所定の計
数値が「０」となるように初期状態を設定され、前記サ
ンプリング手段によってサンプリングされた論理値の立
ち上がり、または立ち下がりのいずれかのエッジに基づ
いて減算による計数動作を行う減算カウンタであること
としてもよい。

【００２６】この請求項４記載の発明の半導体試験装置
によれば、簡単な構成の回路によって実現される減算カ
ウンタによって、請求項３記載の発明の効果を容易に実
現することができる。

【００２７】

【発明の実施の形態】以下、図１を参照して本発明に係
る半導体試験装置の実施の形態を詳細に説明する。

【００２８】まず構成を説明する。

【００２９】図１は、本実施の形態における半導体試験
装置１の回路構成を示すブロック図である。この図１に
おいて、試験対象としての半導体である被測定デバイス
８を試験する半導体試験装置１は、タイミング制御部
２、パタンコントロール部３、フォーマット制御部４、
及びドライバ・コンパレータ部５によって構成されてい
る。なお、図１に示す各部の内、従来の半導体試験装置
１００と同一の構成要素に対しては、図１に示す半導体
試験装置１００の各部と同一符号を付している。

【００３０】タイミング制御部２は、テスト開始信号Ａ
１が入力されると動作を開始し、基準クロック信号Ａ
２、タイミングエッジＡ３、及びストローブＡ１２を生
成する。そして、タイミング制御部２は、基準クロック
信号Ａ２をパタンコントロール部３、及びフォーマット
制御部４内のパタンメモリ部４１に対して出力して各部
の動作タイミングを制御する。また、タイミング制御部
２は、タイミングエッジＡ３をフォーマット制御部４内
のフォーマッタ４２に対して出力し、ストローブＡ１２
をフォーマット制御部４内のサンプリング回路４３に対
して出力する。

【００３１】パタンコントロール部３は、テスト開始信
号Ａ１が入力されると動作を開始し、パタンアドレス信
号Ａ４を生成し、タイミング制御部２から入力された基
準クロック信号Ａ２のタイミングに基づいて、パタンア
ドレス信号Ａ４をフォーマット制御部４内のパタンメモ
リ部４１に対して出力する。

【００３２】フォーマット制御部４は、図１に示すよう
にパタンメモリ部４１、フォーマッタ４２、サンプリン
グ回路４３、アップダウンカウンタ４４、及び一致回路
４５によって構成され、被測定デバイス８を試験するた
めの入力試験信号の波形整形や、被測定デバイス８によ
って出力された信号に基づく被測定デバイス８の良否判
定を行う。

【００３３】パタンメモリ部４１は、被測定デバイス８
を試験するための各種パタンデータを格納している。そ
して、パタンメモリ部４１は、テスト開始信号Ａ１が入
力されるとタイミング制御部２から入力される基準クロ
ック信号Ａ２のタイミングに基づいて動作を行い、パタ
ンコントロール部３から入力されたパタンアドレス信号
Ａ４によって指定されたアドレスに格納されたパタンデ
ータを読み出してパタンデータＡ５としてフォーマッタ
４２に対して送信する。

【００３４】フォーマッタ４２は、テスト開始信号Ａ１
が入力されると動作を開始し、パタンメモリ部４１から
入力されるパタンデータＡ５とタイミング制御部２から
入力されるタイミングエッジＡ３とに基づいて入力試験
信号Ａ６を生成してドライバ・コンパレータ部５内のド
ライバ６に対して出力する。

【００３５】サンプリング回路４３は、テスト開始信号
Ａ１が入力されると動作を開始し、ドライバ・コンパレ
ータ部５内のコンパレータ７から入力される出力信号Ａ
９を、タイミング制御部２から入力されるストローブＡ
１２のタイミングに基づいてサンプリングし、出力信号
Ａ１０としてアップダウンカウンタ４４に対して出力す
る。

【００３６】アップダウンカウンタ４４は、テスト開始
信号Ａ１が入力されると初期設定としてカウント値を
「０」に設定し、次いで、サンプリング回路４３から入
力される出力信号Ａ１０の立ち上がりエッジ毎に、カウ
ントアップ動作を行い、試験終了時点でのカウント値を
一致回路４５に対して出力する。

【００３７】一致回路４５は、記憶媒体を備えており、
この記憶媒体には、良品の被測定デバイスを試験した際
にアップダウンカウンタ４４から出力されるカウント値
を期待値として予め格納している。そして、一致回路４
５は、テスト開始信号Ａ１が入力されると動作を開始
し、試験終了時点でアップダウンカウンタ４４から入力
されるカウント値と、前記記憶媒体に格納されるカウン
ト値の期待値とを比較することにより、被測定デバイス
８の良否判定を行う。

【００３８】ドライバ・コンパレータ部５は、図１に示
すようにドライバ６、及びコンパレータ７によって構成
され、フォーマット制御部４と被測定デバイス８との間
のインタフェースとして所定の信号処理を行う。

【００３９】ドライバ６は、フォーマット制御部４内の
フォーマッタ４２から入力された入力試験信号Ａ６に対
して所定の変換を行い、入力試験信号Ａ７として被測定
デバイス８に対して出力する。

【００４０】コンパレータ７は、被測定デバイス８から
入力される出力信号Ａ８を予め設定された基準電圧値と
比較し、その比較結果を論理値に変換し、出力信号Ａ４
としてフォーマット制御部４内のサンプリング回路４３
に対して出力する。

【００４１】被測定デバイス８は、ドライバ・コンパレ
ータ部５内のドライバ６から入力される入力試験信号Ａ
７に基づく処理を実行し、実行結果としての出力信号Ａ
８をドライバ・コンパレータ部５内のコンパレータ７に
対して出力する。

【００４２】次に動作を説明する。

【００４３】まず、外部からテスト開始信号Ａ１が入力
されると、タイミング制御部２、パタンコントロール部
３、フォーマット制御部４の各部が動作を開始する。す
なわち、タイミング制御部２は、基準クロック信号Ａ２
を生成してパタンコントロール部３、及びフォーマット
制御部４内のパタンメモリ部４１に対して出力し、パタ
ンコントロール部３は、パタンアドレス信号Ａ４を生成
し、タイミング制御部２から入力された基準クロック信
号Ａ２のタイミングに基づいて、パタンアドレス信号Ａ
４をフォーマット制御部４内のパタンメモリ部４１に対
して出力する。また、アップダウンカウンタ４４は、初
期設定としてカウント値を「０」に設定する。

【００４４】そして、パタンメモリ部４１は、タイミン
グ制御部２から入力される基準クロック信号Ａ２のタイ
ミングに基づいて動作を行い、パタンコントロール部３
から入力されたパタンアドレス信号Ａ４によって指定さ
れたアドレスに格納されたパタンデータを読み出してパ
タンデータＡ５としてフォーマッタ４２に対して送信す
る。また、タイミング制御部２は、タイミングエッジＡ
３を生成してフォーマッタ４２に対して出力する。

【００４５】フォーマッタ４２は、パタンメモリ部４１
から入力されるパタンデータＡ５と、タイミング制御部
２から入力されるタイミングエッジＡ３とに基づいて入
力試験信号Ａ６を生成してドライバ・コンパレータ部５
内のドライバ６に対して出力し、ドライバ６は、入力試
験信号Ａ６に対して所定の変換を行い、入力試験信号Ａ
７として被測定デバイス８に対して出力する。

【００４６】この入力試験信号Ａ７をドライバ６から入
力された被測定デバイス８は、入力試験信号Ａ７の信号
パターンに基づいて所定の処理を行い、その処理結果と
しての信号を出力信号Ａ８としてコンパレータ７に対し
て出力し、コンパレータ７は、出力信号Ａ８を予め設定
された基準電圧値と比較し、その比較結果を論理値に変
換し、出力信号Ａ４としてフォーマット制御部４内のサ
ンプリング回路４３に対して出力する。

【００４７】また、タイミング制御部２は、良否を判定
する際の時間位置を規定する信号であるストローブＡ１
２をサンプリング回路４３に対して出力する。すなわ
ち、タイミング制御部２は、入力試験信号Ａ７に基づい
て被測定デバイス８によって行われる処理や各種信号が
導通する各伝送路長によって定まるタイムラグを考慮し
て、コンパレータ７から入力される出力信号Ａ９をサン
プリング回路４３によってサンプリングするタイミング
を、ストローブＡ１２によって規定する。

【００４８】そして、サンプリング回路４３は、コンパ
レータ７から入力される出力信号Ａ９を、タイミング制
御部２から入力されるストローブＡ１２のタイミングに
基づいてサンプリングし、出力信号Ａ１０としてアップ
ダウンカウンタ４４に対して出力する。更に、アップダ
ウンカウンタ４４は、サンプリング回路４３から入力さ
れる出力信号Ａ１０の立ち上がりエッジ毎にカウントア
ップ動作を行い、試験終了時点でのカウント値を一致回
路４５に対して出力する。更に、一致回路４５は、試験
終了時点でアップダウンカウンタ４４から入力されるカ
ウント値と、前記記憶媒体に格納されるカウント値の期
待値とを比較することにより、被測定デバイス８の良否
判定を行う。

【００４９】すなわち、アップダウンカウンタ４４は、
入力される出力信号Ａ１０の立ち上がりエッジ毎にカウ
ントアップ動作を行うため、パタンデータＡ５によって
定まる入力試験信号Ａ７の波形に基づいて処理を行う被
測定デバイス８の出力パターンを示す出力信号Ａ１０に
よって、試験終了時のカウント値がどのような値となる
かは、予め良品の被測定デバイス８に対して試験を行う
ことによって特定することができる。そして、この良品
の被測定デバイス８の試験終了時のカウント値を期待値
として一致回路４５内の記憶媒体に格納しておき、試験
終了時には、アップダウンカウンタ４４の出力信号を、
予め格納されていた期待値と比較することによって、被
測定デバイス８の良否判定を行うことができる。

【００５０】以上説明したように、本実施の形態におけ
る半導体試験装置１によれば、入力試験信号Ａ７に基づ
いて処理を実行させて得られた被測定デバイス８からの
出力信号Ａ８をコンパレータ７によって論理値に変換し
た後、ストローブＡ１２に基づくタイミングでサンプリ
ング回路４３によってサンプリングし、このサンプリン
グされた出力信号Ａ１０の立ち上がりエッジ毎にカウン
ト動作を行うアップダウンカウンタ４４の試験終了時の
出力信号を、一致回路４５内の記憶媒体に格納された期
待値と比較することにより被測定デバイス８の良否判定
を行う。

【００５１】したがって、従来の判定回路と比較して部
品点数が少なく回路構成が簡単なサンプリング回路４
３、アップダウンカウンタ４４によって判定の基準とな
る出力を得ることができるとともに、期待値との比較は
一致回路４５において行う構成であるために、半導体試
験装置１全体の小型化、及び半導体試験装置１を製造す
る際のコストの低減化を実現することができる。

【００５２】また、従来の判定回路のようにリアルタイ
ムの判定を行う必然性はないため、試験終了時のアップ
ダウンカウンタ４４の出力信号を一致回路４５内の記憶
媒体によって順次記憶し、全半導体試験が終了した後に
一斉に判定処理を行うことも可能であるため、半導体試
験装置１による半導体試験の効率を向上させることがで
きる。

【００５３】なお、上記実施の形態における半導体試験
装置１のアップダウンカウンタ４４は、初期設定として
のカウント値を「０」に設定されておりカウントアップ
動作を行うこととしたが、カウントダウン動作によって
試験終了時の出力信号が「０」となるように初期設定と
してのカウント値を設定することとしてもよい。

【００５４】この場合、期待値は必ず「０」となるた
め、一致回路４５は期待値を格納しておく必要がなく、
半導体試験装置１による半導体試験をより簡単に実行す
ることが可能となる。

【００５５】

【発明の効果】請求項１記載の発明によれば、従来の判
定回路と比較して部品点数が少なく回路構成が簡単なサ
ンプリング手段、計数手段によって判定の基準となる出
力を得ることができるとともに、期待値との比較は良否
判定手段において行う構成であるため、半導体試験装置
全体の小型化、及び半導体試験装置を製造する際のコス
トの低減化を実現することができる。また、試験終了時
に前記計数手段から出力される論理値を良否判定手段に
順次格納することとすれば、従来の判定回路のようにリ
アルタイムの判定を行う必然性はないため、全半導体試
験が終了した後に一斉に判定処理を行うことも可能であ
り、半導体試験装置による半導体試験の効率を向上させ
ることができる。

【００５６】請求項２記載の発明によれば、簡単な構成
の回路によって実現される加算カウンタによって、請求
項１記載の発明の効果を容易に実現することができる。

【００５７】請求項３記載の発明によれば、請求項１記
載の発明の効果に加えて、良否判定手段は、様々な半導
体試験において常に前記所定の計数値との比較を行えば
よいため、期待値を格納しておく必要がなく、半導体試
験装置による半導体試験をより簡単に実行することが可
能となる。

【００５８】請求項４記載の発明によれば、簡単な構成
の回路によって実現される減算カウンタによって、請求
項３記載の発明の効果を容易に実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態における半導体試験装置
１の回路構成を示すブロック図である。

【図２】従来の半導体試験装置１００の回路構成を示す
ブロック図である。

【符号の説明】

１ 半導体試験装置 ２ タイミング制御部 ３ パタンコントロール部 ４ フォーマット制御部 ４１ パタンメモリ部 ４２ フォーマッタ ４３ サンプリング回路 ４４ アップダウンカウンタ ４５ 一致回路 ５ ドライバ・コンパレータ部 ６ ドライバ ７ コンパレータ ８ 被測定デバイス ９ フォーマット制御部 １０ 被測定デバイス

Claims (4)

【特許請求の範囲】
1. 【請求項１】被測定デバイスを試験するための試験信号
   を生成して被測定デバイスに対して出力し、この試験信
   号に対する被測定デバイスの出力信号の状態を解析する
   ことにより被測定デバイスの試験を行う半導体試験装置
   であって、 前記被測定デバイスの出力信号の電圧値を予め設定され
   た基準電圧と比較した結果に基づいて、前記被測定デバ
   イスの出力信号を論理値に変換する変換手段と、 この変換手段から入力される論理値を所定のタイミング
   でサンプリングするサンプリング手段と、 このサンプリング手段によってサンプリングされた論理
   値の立ち上がり、または立ち下がりのいずれかのエッジ
   に基づいて計数動作を行う計数手段と、 良品の被測定デバイスに対する試験終了時に前記計数手
   段から出力される計数値を期待値として格納し、この期
   待値と試験終了時に前記計数手段から出力される計数値
   とを比較することにより前記被測定デバイスの良否判定
   を行う良否判定手段と、 を備えたことを特徴とする半導体試験装置。
2. 【請求項２】前記計数手段は、初期状態の計数値を
   「０」に設定され、前記サンプリング手段によってサン
   プリングされた論理値の立ち上がり、または立ち下がり
   のいずれかのエッジに基づいて加算による計数動作を行
   う加算カウンタであることを特徴とする請求項１記載の
   半導体試験装置。
3. 【請求項３】前記計数手段は、試験が終了した時点での
   出力が所定の計数値となるように初期状態が設定され、
   前記良否判定手段は、前記所定の計数値と試験終了時に
   前記計数手段から出力される計数値とを比較することに
   より前記被測定デバイスの良否判定を行うことを特徴と
   する請求項１記載の半導体試験装置。
4. 【請求項４】前記計数手段は、前記所定の計数値が
   「０」となるように初期状態を設定され、前記サンプリ
   ング手段によってサンプリングされた論理値の立ち上が
   り、または立ち下がりのいずれかのエッジに基づいて減
   算による計数動作を行う減算カウンタであることを特徴
   とする請求項３記載の半導体試験装置。