JPH11311660A - 半導体試験装置および半導体試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路構成を単純化することにより、小型化
と、コストの低減を図ることが可能な半導体試験装置を
提供する。 【解決手段】 タイミング制御部２と、パタンコントロ
ール部３と、パタンメモリ部４１と、フォーマッタ４２
と、ドライバ６とによって生成された試験信号６ａをＤ
ＵＴ８に入力して、ＤＵＴ８による処理を実行させ、Ｄ
ＵＴ８の出力端子８２から出力された出力信号８ａを、
コンパレータ７において、予め設定された設定値と比較
し、比較結果を示す比較論理信号７ａを出力し、比較論
理信号７ａの出力が‘Lo’レベルから‘Hi’レベルに立
ち上がった際に、この立ち上がりに同期してカウンタ４
３においてカウントを実行し、一致回路４４によって、
ＤＵＴ８の試験終了時のカウンタ４３のカウント値を、
良品の半導体デバイスによる試験の終了時のカウント値
と比較して、比較結果を判定信号１ｂとして出力する半
導体試験装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスの
試験装置に係り、詳細には、試験対象の半導体デバイス
に対して所定の信号を入力して処理を実行させ、処理結
果をもとに半導体デバイスの良否を判定する半導体デバ
イス試験装置に関する。

【０００２】

【従来の技術】ＩＣ（Integrated Circuit）等の半導体
デバイスの製造過程においては、製品間に特性のばらつ
きを生じることがある。このため、一般に、半導体デバ
イスの製造工程においては、特性が所定の範囲を逸脱し
ている製品を検出するため、半導体デバイスの試験が行
われる場合が多い。

【０００３】半導体デバイスの試験は、通常、試験対象
である被試験デバイスに対して所定の信号を入力し、こ
の信号に基づいて処理を実行させる。そして、得られた
処理結果を、予め半導体試験装置に格納された期待値と
照らし合わせて、被試験デバイスが良品か否かを判定す
る。

【０００４】図２は、従来の半導体デバイス試験装置の
一例としての半導体試験装置１００の概略構成を示すブ
ロック図である。同図に示すように、半導体試験装置１
００は、タイミング制御部１０、パタンコントロール部
１１、パタン制御部１２、ドライバ・コンパレータ部５
および試験対象の半導体デバイスであるＤＵＴ８によっ
て構成され、パタン制御部１２にはパタンメモリ部１
３、フォーマッタ１４および判定回路１５を備え、ドラ
イバ・コンパレータ部５にはドライバ６およびコンパレ
ータ７を備えている。

【０００５】この半導体試験装置１００によるＤＵＴ８
の試験においては、タイミング制御部１０からは、基準
クロック信号１０ａがパタンコントロール部１１および
パタンメモリ部１３に出力されるとともに、判定回路１
５に対してタイミング制御部１０Ｃが出力される。パタ
ンコントロール部１１に基準クロック信号１０ａが入力
されると、この基準クロック信号１０ａに応じてパタン
アドレス信号１１ａが生成され、パタンメモリ部１３に
出力される。

【０００６】パタンメモリ部１３は、ＤＵＴ８の試験を
行うためのパタンデータをパタンアドレスに対応づけて
内部に複数格納している。このパタンメモリ部１３は、
パタンコントロール部１１からパタンアドレス信号１１
ａが入力されると、パタンアドレス信号１１ａに対応す
るパタンデータを読み出して、パタンデータ１３ａとし
てタイミング制御部１０から入力される基準クロック信
号１０ａに同期してフォーマッタ１４に出力する。ま
た、パタンメモリ部１３には、ＤＵＴ８が良品の半導体
デバイスであった場合に得られる結果である期待値が格
納されており、この期待値１３ｂは、基準クロック信号
１０ａに同期して判定回路１５に出力される。フォーマ
ッタ１４においては、パタンメモリ部１３から入力され
たパタンデータ１３ａをもとにして入力試験信号１４ａ
が生成され、タイミング制御部１０から入力されるタイ
ミング・エッジ１０ｃに同期してドライバ６に出力され
る。

【０００７】ドライバ６は、フォーマッタ１４から入力
された入力試験信号１４ａをもとにして試験信号６ａが
生成され、ＤＵＴ８の入力端子８１に出力され、ＤＵＴ
８は、入力端子８１に入力された試験信号６ａに基づい
て処理を実行する。

【０００８】ＤＵＴ８によって処理が実行されて得られ
た処理結果は、ＤＵＴ８の出力端子８２から出力信号８
ａとしてコンパレータ７に出力される。そして、コンパ
レータ７においては、予め設定された設定電圧値と、Ｄ
ＵＴ８から入力された出力信号８ａとを比較し、比較結
果を比較論理信号７ａとして判定回路１５に出力する。

【０００９】判定回路１５においては、タイミング制御
部１０からストローブ・エッジ１０ｃが入力されると、
コンパレータ７から入力された比較論理信号７ａと、パ
タンメモリ部１３から入力された期待値１３ｂとを比較
して、比較の結果を示す判定信号１５ａを、図外の装置
（図示省略）に出力する。

【００１０】そして、判定回路１５から出力される判定
信号１５ａによって、ＤＵＴ８が、基準を満たす良品で
あるか、あるいは、所定の範囲を逸脱した特性を有する
ものであるかが判定される。

【００１１】

【発明が解決しようとする課題】ところが、上記の半導
体試験装置１００においては、ＤＵＴ８によって実行さ
れた処理に基づいて得られた処理結果を、判定回路１５
において期待値１３ｂと比較していたため、判定回路１
５を備える必要があり、さらに、判定回路１５に対して
期待値１３ｂを入力する必要があった。これによって、
回路構成が複雑化してしまうため、装置の小型化が難し
く、コストの増大を招いているという問題があった。

【００１２】この発明は、上記問題点を解決するため、
回路構成を単純化することにより、小型化と、コストの
低減を図ることが可能な半導体試験装置を提供すること
を目的とする。

【００１３】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、所定の信号に基づいて試験
対象の半導体デバイスに処理を実行させ、得られた処理
結果をもとに当該試験対象の半導体デバイスの良否を判
定する半導体試験装置において、試験信号を出力する試
験信号出力手段と、この試験信号出力手段から出力され
る試験信号に基づいて、前記試験対象の半導体デバイス
に処理を実行させて、得られた処理結果に対応する電圧
値を出力する試験手段と、この試験手段から出力される
電圧値と、予め設定された電圧値とを比較して、比較結
果を示す比較信号を出力する比較手段と、この比較手段
によって出力された比較信号の内容に応じて、計数を実
行して計数値を出力する計数手段と、前記試験信号出力
手段から出力される試験信号に基づいて、予め良品の前
記半導体デバイスに処理を実行させた際に前記計数手段
から出力された計数値を格納する計数値格納手段と、前
記計数手段から出力された計数値と、前記計数値格納手
段に格納された計数値とを比較する計数値比較手段と、
を備えることを特徴とする構成とした。

【００１４】この請求項１記載の発明によれば、所定の
信号に基づいて試験対象の半導体デバイスに処理を実行
させ、得られた処理結果をもとに当該試験対象の半導体
デバイスの良否を判定する半導体試験装置において、試
験信号出力手段により、試験信号を出力し、試験手段に
より、試験信号に基づいて試験対象の半導体デバイスに
処理を実行させ、得られた処理結果に対応する電圧値を
出力し、この出力された電圧値と、予め設定された電圧
値とを比較手段によって比較して、比較結果を示す比較
信号を出力し、比較手段によって出力された比較信号の
内容に応じて、計数手段により計数を実行して計数値を
出力し、計数値格納手段により、試験信号出力手段から
出力される試験信号に基づいて、予め良品の半導体デバ
イスに処理を実行させた際に計数手段から出力された計
数値を格納し、計数値比較手段により、計数手段から出
力された計数値と、計数値格納手段に格納された計数値
とを比較する。

【００１５】また、請求項４記載の発明は、所定の信号
に基づいて試験対象の半導体デバイスに処理を実行さ
せ、得られた処理結果をもとに当該試験対象の半導体デ
バイスの良否を判定する半導体試験装置における半導体
試験方法であって、試験信号を出力し、この試験信号に
基づいて、前記試験対象の半導体デバイスに処理を実行
させて、得られた処理結果に対応する電圧値を出力し、
出力された電圧値と、予め設定された電圧値とを比較し
て、比較結果を比較信号として出力し、この比較信号の
内容に応じて計数を実行し、前記試験信号に基づいて、
予め良品の前記半導体デバイスに処理を実行させた際に
出力された計数値を格納し、この格納された計数値と、
前記試験対象の半導体デバイスによる処理終了時の計数
値とを比較することを特徴としている。

【００１６】従って、試験対象の半導体デバイスに処理
を実行させて得られた処理結果を予め設定された数値と
比較し、一致するか否かに応じて比較信号の値が変化す
るので、この変化に応じて計数を実行する。ここで、良
品の半導体デバイスを用いた際の計数値と、試験対象の
半導体デバイスを用いた際の計数値とを比較すれば、試
験対象の半導体デバイスの良否を判定することができ
る。これにより、半導体試験装置は、より簡単な回路構
成によって実現可能であり、装置全体の小型化とコスト
ダウンを図ることができる。

【００１７】請求項２記載の発明は、請求項１記載の半
導体試験装置において、前記比較手段は、比較の結果を
示す論理値信号を比較信号として出力し、前記計数手段
は、前記比較手段から出力された前記比較信号の変化に
同期して計数を行うこと、を特徴とする構成とした。

【００１８】この請求項２記載の発明によれば、請求項
１記載の半導体試験装置において、比較手段は、比較の
結果を示す論理値信号を比較信号として出力し、計数手
段は、比較手段から出力された比較信号の変化に同期し
て計数を行う。

【００１９】ここで、比較信号は、例えば‘Lo’レベル
と‘Hi’レベルとの値を取る論理値であり、計数手段
は、比較信号が‘Lo’レベルから‘Hi’レベルに変化し
たことを検知して、この比較信号の立ち上がりに同期し
てカウントを行うものとしても良い。

【００２０】従って、比較手段および計数手段におい
て、より単純な信号をもとに処理を行うことにより、回
路構成をより単純なものとすることができ、より一層の
小型化とコストダウンを図ることができる。

【００２１】請求項３記載の発明は、所定の信号に基づ
いて試験対象の半導体デバイスに処理を実行させ、得ら
れた処理結果をもとに当該試験対象の半導体デバイスの
良否を判定する半導体試験装置において、試験信号を出
力する試験信号出力手段と、この試験信号出力手段から
出力される試験信号に基づいて、前記試験対象の半導体
デバイスに処理を実行させて、得られた処理結果に対応
する電圧値を出力する試験手段と、この試験手段から出
力される電圧値と、予め設定された電圧値とを比較し
て、比較結果を示す論理値を比較信号として出力する比
較手段と、前記試験手段によって、良品の前記半導体デ
バイスに処理を実行させた際に前記比較手段から出力さ
れた比較信号の変化に応じて計数を実行し、計数値を出
力する第１の計数手段と、前記試験手段によって、前記
試験対象の半導体デバイスの処理を実行させる際に、前
記第１の計数手段から出力された計数値を初期値とし
て、前記比較手段から出力された比較信号の変化に応じ
て減数カウントを行う第２の計数手段と、この第２の計
数手段によって、減数カウントが所定の値まで実行され
たか否かを検知する判定結果検知手段と、を備えること
を特徴としている。

【００２２】この請求項３記載の発明によれば、所定の
信号に基づいて試験対象の半導体デバイスに処理を実行
させ、得られた処理結果をもとに当該試験対象の半導体
デバイスの良否を判定する半導体試験装置において、試
験信号出力手段によって試験信号を出力し、この試験信
号に基づいて、試験手段により、試験対象の半導体デバ
イスに処理を実行させて、得られた処理結果に対応する
電圧値を出力し、この電圧値と、予め設定された電圧値
とを比較手段により比較して、比較結果を示す論理値を
比較信号として出力し、第１の計数手段により、試験手
段によって良品の半導体デバイスに処理を実行させた際
に比較手段から出力された比較信号の変化に応じて計数
を実行して計数値を出力し、試験手段によって試験対象
の半導体デバイスの処理を実行させる際に、第２の計数
手段により、第１の計数手段から出力された計数値を初
期値として、比較手段から出力された比較信号の変化に
応じて減数カウントを実行し、第２の計数手段によって
減数カウントが所定の値まで実行されたか否かを検知す
る。

【００２３】また、請求項５記載の発明は、所定の信号
に基づいて試験対象の半導体デバイスに処理を実行さ
せ、得られた処理結果をもとに当該試験対象の半導体デ
バイスの良否を判定する半導体試験装置における半導体
試験方法であって、試験信号を出力し、この試験信号に
基づいて、前記試験対象の半導体デバイスに処理を実行
させて、得られた処理結果に対応する電圧値を出力し、
この電圧値と、予め設定された電圧値とを比較して、比
較結果を示す論理値を比較信号として出力し、良品の前
記半導体デバイスに処理を実行させた際に、前記比較信
号の変化に応じて計数を実行して、計数値を格納し、前
記試験対象の半導体デバイスの処理を実行させる際に、
格納された前記計数値を初期値として、前記比較信号の
変化に応じて減数カウントを行い、減数カウントが所定
の値まで実行されたか否かを検知すること、を特徴とし
ている。

【００２４】従って、試験対象の半導体デバイスに処理
を実行させて得られた処理結果を予め設定された数値と
比較し、一致するか否かに応じて比較信号の値が変化す
るので、この変化に応じて計数を行って、計数値を参照
することによって、試験対象の半導体デバイスの良否を
判定することができる。このとき、良品の半導体デバイ
スによる処理を行った際に出力される計数値をもとにダ
ウンカウントを行い、例えば、「０」までダウンカウン
トが行われたか否かを検知することができればよいの
で、より簡単な回路構成によって実現可能であり、装置
全体の小型化とコストダウンを図ることができる。

【００２５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図１の図面を参照しながら説明する。

【００２６】図１は、本発明の実施の形態としての半導
体試験装置１の概略構成を示すブロック図である。同図
に示すように、半導体試験装置１は、タイミング制御部
２、パタンコントロール部３、パタン制御部４およびド
ライバ・コンパレータ部５によって構成され、パタン制
御部４内にはパタンメモリ部４１、フォーマッタ４２、
ＵＰ／ＤＯＷＮカウンタ４３および一致回路４４が備え
られ、ドライバ・コンパレータ部５内にはドライバ６お
よびコンパレータ７が備えられている。また、ドライバ
６の出力側はＤＵＴ（Device Under Test ）８の入力端
子８１に接続され、コンパレータ７の入力側はＤＵＴ８
の出力端子８２に接続されている。なお、上記従来の半
導体試験装置１００と同様の構成によってなる部分につ
いては同符号を付している。

【００２７】また、タイミング制御部２、パタンコント
ロール部３、パタンメモリ部４１、フォーマッタ４２、
ＵＰ／ＤＯＷＮカウンタ４３および一致回路４４には、
それぞれ図外の装置（図示省略）から試験開始信号１ａ
が入力される。

【００２８】タイミング制御部２は、試験開始信号１ａ
が入力された後、所定の周波数の発信信号である基準ク
ロック信号２ａを生成して、パタンコントロール部３お
よびパタンメモリ部４１に出力し、また、タイミング・
エッジ２ｂを生成してフォーマッタ４２に対して出力す
る。

【００２９】パタンコントロール部３は、試験開始信号
１ａが入力されると、タイミング制御部２から入力され
る基準クロック信号２ａをもとに、パタンメモリ部４１
内に格納されたパタンデータの中から適当なパタンデー
タを指定するためのパタンアドレス信号３ａを生成し、
パタンメモリ部４１に対して出力する。

【００３０】パタンメモリ部４１は、実行される試験の
種類やＤＵＴ８の種類に応じた複数のパタンデータを、
パタンアドレスと対応づけて格納しており、試験開始信
号１ａが入力された後、パタンコントロール部３からパ
タンアドレス信号３ａが入力されると、このパタンアド
レス信号３ａに対応するパタンデータを読み出し、パタ
ンデータ４１ａとして、タイミング制御部２から入力さ
れる基準クロック信号２ａに同期してフォーマッタ４２
に出力する。

【００３１】フォーマッタ４２は、試験開始信号１ａが
入力された後、パタンメモリ部４１から入力されたパタ
ンデータ４１ａをもとに入力試験信号４２ａを生成し、
タイミング制御部２から入力されたタイミング・エッジ
２ｂに従ってドライバ６に入力試験信号４２ａを出力す
る。

【００３２】ドライバ６は、フォーマッタ４２から入力
試験信号４２ａが入力されると、この入力試験信号４２
ａを試験信号６ａに変換し、ＤＵＴ８の入力端子８１に
対して出力する。

【００３３】ＤＵＴ８は、ＤＵＴ８１に入力された試験
信号６ａに基づいて処理を実行し、処理結果を出力信号
８ａとして、出力端子８２からコンパレータ７に対して
出力する。

【００３４】コンパレータ７においては、予め、所定の
電圧値が設定電圧値として設定されている。そして、Ｄ
ＵＴ８の出力端子８２から出力信号８ａが出力される
と、コンパレータ７は、出力信号８ａと設定電圧値とを
比較し、比較結果を比較論理信号７ａとしてＵＰ／ＤＯ
ＷＮカウンタ４３に出力する。この比較論理信号７ａ
は、コンパレータ７による比較結果を示す論理値信号で
あり、例えば、出力信号８ａが設定電圧値より小さい場
合には‘Lo’レベルであり、出力信号８ａが設定電圧値
よりも大きい場合には‘Hi’レベルとなる。

【００３５】ＵＰ／ＤＯＷＮカウンタ４３は、予め、そ
の動作をＵＰカウントまたはＤＯＷＮカウントに設定す
ることが可能なカウンタであり、このＵＰ／ＤＯＷＮカ
ウンタ４３によるカウントは、例えば、比較信号７ａの
出力が‘Lo’レベルから‘Hi’レベルに立ち上がる際に
実行される。ＵＰカウントが設定された場合には、試験
開始信号１ａが入力されることによってカウント値が
‘０’にリセットされ、コンパレータ７から出力される
比較信号７ａの変化に同期して‘０’からのＵＰカウン
トを実行する。一方、ＤＯＷＮカウントが設定された場
合には、試験開始信号１ａが入力されると、所定の値を
初期値として、比較信号７ａの変化に同期してＤＯＷＮ
カウントを実行する。ここで、初期値となる所定の値と
しては、予め良品の半導体デバイスによる試験を行った
際に、ＵＰカウント動作を実行して得られたカウント値
が設定されている。即ち、ＤＵＴ８の試験において、Ｄ
ＯＷＮカウントの結果、カウント値が‘０’であれば、
ＤＵＴ８は良品の半導体デバイスと同様の動作を行う良
品であることが判別できる。そして、カウントが終了す
ると、一致回路４４に対して、カウント値を示すカウン
ト信号４３ａを出力する。

【００３６】一致回路４４は、内部に記憶媒体を備え、
この記憶媒体には、予め、良品の半導体デバイスの試験
を行った際に、試験終了時点でのＵＰ／ＤＯＷＮカウン
タ４３のカウント値が格納されている。ＵＰ／ＤＯＷＮ
カウンタ４３によってＵＰカウントが実行された場合に
は、カウント信号４３ａによってＤＵＴ８の試験が終了
した時点でのＵＰ／ＤＯＷＮカウンタ４３のカウント値
を確認し、このカウント値と、内部に備えた記憶媒体内
に格納されたカウント値とを比較して、比較結果を示す
判定信号１ｂを、図外の装置（図示省略）に対して出力
する。また、ＵＰ／ＤＯＷＮカウンタ４３によってＤＯ
ＷＮカウントが実行された場合には、カウント信号４３
ａを参照し、ＵＰ／ＤＯＷＮカウンタ４３によるＤＯＷ
Ｎカウントが‘０’まで実行されたか否かを確認する。

【００３７】従って、ＵＰ／ＤＯＷＮカウンタ４３によ
ってＵＰカウントが行われた場合には、ＤＵＴ８の試験
終了時におけるＵＰ／ＤＯＷＮカウンタ４３のカウント
値を、一致回路４４の内部に備えた記憶媒体内に格納さ
れているカウント値、即ち、良品の半導体デバイスによ
る処理の結果と対照する事により、ＤＵＴ８が良品であ
るか否かの判定が行われる。また、ＵＰ／ＤＯＷＮカウ
ンタ４３によってＤＯＷＮカウントが行われた場合に
は、カウント値が‘０’となっているか否かを検知する
ことにより、ＤＵＴ８が良品であるか否かを検知するこ
とができる。

【００３８】以上のように、本発明の実施の形態として
の半導体試験装置１によれば、ＤＵＴ８による処理結果
をコンパレータ７において比較して比較論理信号７ａを
出力し、この比較信号７ａの変化に応じてＵＰ／ＤＯＷ
Ｎカウンタ４３によってカウントを行い、カウント値を
カウント信号４３ａとして出力し、このカウント値と、
一致回路４４の内部に格納された、良品の半導体デバイ
スによる処理におけるカウント値と照らし合わせ、ある
いは、カウント値が‘０’であるか否かを検知すること
によって、ＤＵＴ８が良品であるか否かの判定を行うこ
とが可能であり、回路構成を単純化することができるの
で、装置全体の小型化と、コストダウンを図ることがで
きる。

【００３９】なお、本実施の形態としての半導体試験装
置１においては、ＵＰ／ＤＯＷＮカウンタ４３は、比較
論理信号７ａの立ち上がりに応じてカウントを行うもの
としたが、逆に比較論理信号７ａの立ち下がりに応じて
カウントする構成としても良いし、その他細部の構成に
ついても、本発明の趣旨を逸脱する事のない範囲におい
て適宜変更可能である。

【００４０】

【発明の効果】請求項１および４記載の発明によれば、
試験対象の半導体デバイスに処理を実行させて得られた
処理結果を予め設定された数値と比較し、一致するか否
かに応じて比較信号の値が変化するので、この変化に応
じて計数を実行する。ここで、良品の半導体デバイスを
用いた際の計数値と、試験対象の半導体デバイスを用い
た際の計数値とを比較すれば、試験対象の半導体デバイ
スの良否を判定することができる。これにより、半導体
試験装置は、より簡単な回路構成によって実現可能であ
り、装置全体の小型化とコストダウンを図ることができ
る。

【００４１】請求項２記載の発明によれば、比較手段お
よび計数手段において、より単純な信号をもとに処理を
行うことにより、回路構成をより単純なものとすること
ができ、より一層の小型化とコストダウンを図ることが
できる。

【００４２】請求項３および５に記載の発明によれば、
試験対象の半導体デバイスに処理を実行させて得られた
処理結果を予め設定された数値と比較し、一致するか否
かに応じて比較信号の値が変化するので、この変化に応
じて計数を行って、計数値を参照することによって、試
験対象の半導体デバイスの良否を判定することができ
る。このとき、良品の半導体デバイスによる処理を行っ
た際に出力される計数値をもとにダウンカウントを行
い、例えば、「０」までダウンカウントが行われたか否
かを検知することができればよいので、より簡単な回路
構成によって実現可能であり、装置全体の小型化とコス
トダウンを図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態としての半導体試験装置の
概略構成を示すブロック図である。

【図２】従来の半導体試験装置の概略構成を示すブロッ
ク図である。

【符号の説明】

１ 半導体試験装置 ２ タイミング制御部 ３ パタンコントロール部 ４ パタン制御部 ４１ パタンメモリ部 ４２ フォーマッタ ４３ カウンタ ４４ 一致回路 ５ ドライバ・コンパレータ部 ６ ドライバ ７ コンパレータ ８ ＤＵＴ

Claims (5)

【特許請求の範囲】
1. 【請求項１】所定の信号に基づいて試験対象の半導体デ
   バイスに処理を実行させ、得られた処理結果をもとに当
   該試験対象の半導体デバイスの良否を判定する半導体試
   験装置において、 試験信号を出力する試験信号出力手段と、 この試験信号出力手段から出力される試験信号に基づい
   て、前記試験対象の半導体デバイスに処理を実行させ
   て、得られた処理結果に対応する電圧値を出力する試験
   手段と、 この試験手段から出力される電圧値と、予め設定された
   電圧値とを比較して、比較結果を示す比較信号を出力す
   る比較手段と、 この比較手段によって出力された比較信号の内容に応じ
   て、計数を実行して計数値を出力する計数手段と、 前記試験信号出力手段から出力される試験信号に基づい
   て、予め良品の前記半導体デバイスに処理を実行させた
   際に前記計数手段から出力された計数値を格納する計数
   値格納手段と、 前記計数手段から出力された計数値と、前記計数値格納
   手段に格納された計数値とを比較する計数値比較手段
   と、 を備えることを特徴とする半導体試験装置。
2. 【請求項２】前記比較手段は、比較の結果を示す論理値
   信号を比較信号として出力し、 前記計数手段は、前記比較手段から出力された前記比較
   信号の変化に同期して計数を行うこと、 を特徴とする請求項１記載の半導体試験装置。
3. 【請求項３】所定の信号に基づいて試験対象の半導体デ
   バイスに処理を実行させ、得られた処理結果をもとに当
   該試験対象の半導体デバイスの良否を判定する半導体試
   験装置において、 試験信号を出力する試験信号出力手段と、 この試験信号出力手段から出力される試験信号に基づい
   て、前記試験対象の半導体デバイスに処理を実行させ
   て、得られた処理結果に対応する電圧値を出力する試験
   手段と、 この試験手段から出力される電圧値と、予め設定された
   電圧値とを比較して、比較結果を示す論理値を比較信号
   として出力する比較手段と、 前記試験手段によって、良品の前記半導体デバイスに処
   理を実行させた際に前記比較手段から出力された比較信
   号の変化に応じて計数を実行し、計数値を出力する第１
   の計数手段と、 前記試験手段によって、前記試験対象の半導体デバイス
   の処理を実行させる際に、前記第１の計数手段から出力
   された計数値を初期値として、前記比較手段から出力さ
   れた比較信号の変化に応じて減数カウントを行う第２の
   計数手段と、 この第２の計数手段によって、減数カウントが所定の値
   まで実行されたか否かを検知する判定結果検知手段と、 を備えることを特徴とする半導体試験装置。
4. 【請求項４】所定の信号に基づいて試験対象の半導体デ
   バイスに処理を実行させ、得られた処理結果をもとに当
   該試験対象の半導体デバイスの良否を判定する半導体試
   験装置における半導体試験方法であって、 試験信号を出力し、 この試験信号に基づいて、前記試験対象の半導体デバイ
   スに処理を実行させて、得られた処理結果に対応する電
   圧値を出力し、 この出力された電圧値と、予め設定された電圧値とを比
   較して、比較結果を比較信号として出力し、 この比較信号の内容に応じて計数を実行し、 前記試験信号に基づいて、予め良品の前記半導体デバイ
   スに処理を実行させた際に出力された計数値を格納し、 この格納された計数値と、前記試験対象の半導体デバイ
   スによる処理終了時の計数値とを比較すること、 を特徴とする半導体試験方法。
5. 【請求項５】所定の信号に基づいて試験対象の半導体デ
   バイスに処理を実行させ、得られた処理結果をもとに当
   該試験対象の半導体デバイスの良否を判定する半導体試
   験装置における半導体試験方法であって、 試験信号を出力し、 この試験信号に基づいて、前記試験対象の半導体デバイ
   スに処理を実行させて、得られた処理結果に対応する電
   圧値を出力し、 この電圧値と、予め設定された電圧値とを比較して、比
   較結果を示す論理値を比較信号として出力し、 良品の前記半導体デバイスに処理を実行させた際に、前
   記比較信号の変化に応じて計数を実行して、計数値を格
   納し、 前記試験対象の半導体デバイスの処理を実行させる際
   に、格納された前記計数値を初期値として、前記比較信
   号の変化に応じて減数カウントを行い、 減数カウントが所定の値まで実行されたか否かを検知す
   ること、 を特徴とする半導体試験方法。