JPH11312741A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11312741A
JPH11312741A JP11084951A JP8495199A JPH11312741A JP H11312741 A JPH11312741 A JP H11312741A JP 11084951 A JP11084951 A JP 11084951A JP 8495199 A JP8495199 A JP 8495199A JP H11312741 A JPH11312741 A JP H11312741A
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JP
Japan
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semiconductor substrate
forming
junction region
concentration
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JP11084951A
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English (en)
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Jeong-Seok Kim
正錫 金
Yong-Jik Park
用稷 朴
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 コンタクト電極形成部位に深い高濃度接合領
域を形成し、コンタクト抵抗の増加と漏洩電流を防止す
る半導体装置及びその製造方法を提供する。 【解決手段】 本発明は、ゲート電極層を形成する工程
と、ゲート電極層両側の半導体基板内に第１深さの第１
不純物イオン層を形成する工程と、第１絶縁膜及び第２
絶縁膜を次第に形成する工程と、ゲート電極層の両側壁
に第１スペーサーを形成する工程と、第１スペーサー両
側の半導体基板内に第１深さより相対的に深い第２深さ
の第２不純物イオン層を形成する工程と、第１スペーサ
ーを除去する工程と、ゲート電極層の両側壁に第２スペ
ーサーを形成する工程と、第２スペーサー両側の半導体
基板内に第１深さ及び第２深さの間に第３深さの第３不
純物イオン層を形成する工程と、低濃度の浅い接合領域
と、高濃度の深い接合領域と、高濃度浅い接合領域を形
成する工程とを含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、より詳しくは、コンタ
クト電極形成部位に深い高濃度接合領域を形成し、コン
タクト抵抗の増加と漏洩電流を防止する半導体装置及び
その製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ装置は、セル領域と周辺回路領
域で構成される。セル領域は、ＭＯＳトランジスターと
そのソース／ドレーン領域と電気的に連結されるストレ
ージノード（図面未図示）を含み、周辺回路領域は、Ｐ
ＭＯＳ及びＮＭＯＳトランジスターで構成されるＣＭＯ
Ｓ領域とを含む。近来にＤＲＡＭ装置の集積密度は、急
激に増加しているし、ＤＲＡＭ装置の高密度化は、セル
領域と周辺回路領域の大きさが縮小されることにより達
成される。
【０００３】周辺回路領域の縮小は、この領域内にある
ＭＯＳトランジスターのチャンネル幅を減少させ、チャ
ンネル幅の減少はＭＯＳトランジスターでショットチャ
ンネル効果（short channel effect）等の問題を発生さ
せる。このような問題を解決するために提案された半導
体装置及びその製造方法中で、ＭＯＳトランジスターの
ソース／ドレーン接合領域を浅い（shallow）接合構造
で形成させる方法である。
【０００４】図１は、従来のＤＲＡＭ装置を示す断面図
である。図１を参照すると、ＤＲＡＭ装置は、セル領域
及び周辺回路領域で構成され、周辺回路領域は、ＰＭＯ
Ｓ及びＮＭＯＳ領域、すなわち、ＣＭＯＳトランジスタ
ー領域とを含む。このようなＤＲＡＭ装置の製造方法
は、半導体基板１０内に活性領域及び非活性領域を定義
し、素子隔離領域１２が形成される。ＮＭＯＳ領域の半
導体基板１０内にｐ型導電型ウェル１４が形成される。
半導体基板１０上の各々の領域にゲート酸化膜（図面未
図示）を間に置いて、ゲート電極層１６が形成される。
【０００５】ゲート電極層１６は、第１導電層１６ａ、
第２導電層１６ｂ、絶縁膜１６ｃが次第に積層された多
層構造で構成される。ＮＭＯＳ領域で、ゲート電極層１
６の両側のウェル１４表面層に浅いソース／ドレーン接
合領域１８、２０が形成される。ＭＯＳトランジスター
１６を含み、半導体基板１０上に絶縁膜２２が形成され
る。絶縁膜２２がエッチングされ、ソース／ドレーン接
合領域１８、２０が露出されるようにコンタクトホール
２３が形成され、コンタクトホール２３に導電物が満た
され、電気的にソース／ドレーン接合領域１８、２０と
接するようにコンタクト電極２４が形成される。
【０００６】コンタクトホール２３形成工程で、絶縁膜
２２の厚さが位置により違うので、絶縁膜２２の厚さの
浅い領域でコンタクトホール２３が形成される場合、コ
ンタクトホール下部の高濃度接合領域２０が過エッチン
グ（over etch）される問題が発生される。従って、コ
ンタクトホールを形成するための乾式エッチング工程は
絶縁膜対半導体基板の選択比を高くして遂行されるが、
高濃度接合領域の一部がエッチングされることは不可避
である。
【０００７】このような場合、浅いソース／ドレーン接
合領域（shallow Ｓ／Ｄ）では、オーム性（ohmic）接
触を形成するための高濃度ドーピング領域がエッチング
され、コンタクト抵抗が増加するようになる。又、エッ
チングする時に、誘発されるエッチング損傷（etch dam
age）が接合部位まで影響を及ばすようになり、接合漏
洩電流（junction leakagecurrent）が増加するように
なる。
【０００８】このように、ソース／ドレーン接合領域か
らの浅い高濃度構造は、コンタクト工程しにくいするだ
けでなく、高濃度活性領域の厚さが浅いので、面積抵抗
（sheet resistance）が大きく、面積抵抗がＭＯＳトラ
ンジスターの電流を減少させるようになる。又、メタル
コンタクトとＭＯＳトランジスターのゲートがある程度
距離を置いて、レイアウト（layout）されている場合、
寄生抵抗を増加させるようになり、寄生抵抗は、トラン
ジスターの電流を減少させるようになる。
【０００９】
【発明が解決しようとする課題】本発明は、詳述した諸
般問題を解決するために提案されたものであり、ゲート
電極層と隣接した高濃度の深い接合領域に発生するショ
ットチャンネル効果を防止し、コンタクト形成する時、
コンタクト下部の高濃度接合領域がエッチングされ、発
生されるコンタクト抵抗増加と漏洩電流が防止される半
導体装置及びその製造方法を提供することがその目的で
ある。
【００１０】
【課題を解決するための手段】上述した目的を達成する
ための本発明によると、半導体装置の製造方法は、半導
体基板上にゲート酸化膜を間に置いて、ゲート電極層を
形成する工程と、半導体基板上に第１不純物イオンを注
入し、ゲート電極層両側の半導体基板内に第１深さの第
１不純物イオン層を形成する工程と、ゲート電極層を含
んで、半導体基板上に第１絶縁膜及び第２絶縁膜を次第
に形成する工程と、第２絶縁膜をエッチングして、ゲー
ト電極層の両側壁に第１スペーサーを形成する工程と、
半導体基板上に第２不純物イオンを注入し、第１スペー
サー両側の半導体基板内に第１深さより相対的に深い第
２深さの第２不純物イオン層を形成する工程と、第１ス
ペーサーを除去する工程と、第１絶縁膜をエッチング
し、ゲート電極層の両側壁に第２スペーサーを形成する
工程と、半導体基板上に第２不純物イオンと同一導電型
の第３不純物イオンを注入し、第２スペーサー両側の半
導体基板内に第１深さ及び第２深さの間に第３深さの第
３不純物イオン層を形成する工程と、熱処理工程を実行
し、第１不純物イオン層及び第２不純物イオン層と第３
不純物イオン層を各々拡散させ、低濃度の浅い接合領域
と、低濃度浅い接合領域より相対的に深く形成された高
濃度の深い接合領域と、高濃度深い接合領域と低濃度浅
い接合領域の間を有する高濃度浅い接合領域を形成する
工程を含む。
【００１１】このような方法の好ましい実施形態におい
て、半導体装置の製造方法は、拡散工程の後、半導体基
板上に層間絶縁膜を形成する工程と、層間絶縁膜をエッ
チングして、深い高濃度接合領域の一部が露出されるよ
うにコンタクトホールを形成する工程と、コンタクトホ
ールを導電膜で満たされ、コンタクト電極を形成する工
程とを含む。
【００１２】上述した目的を達成するための本発明によ
ると、ＰＭＯＳ領域とＮＭＯＳ領域を有するＣＭＯＳト
ランジスターの製造方法は、半導体基板上にゲート酸化
膜を間に置いて、ゲート電極層を形成する工程と、半導
体基板上にｎ型第１不純物イオンを注入し、ゲート電極
層両側の半導体基板内に第１深さのｎ型第１不純物イオ
ン層を形成する工程と、ゲート電極層を含み、半導体基
板上に第１絶縁膜及び第２絶縁膜を次第に形成する工程
と、第２絶縁膜をエッチングして、ゲート電極層の両側
壁に第１スペーサーを形成する工程と、ＮＭＯＳ領域が
露出されるようにフォトレジスト膜パターンを形成する
工程と、半導体基板上にｎ型第２不純物イオンを注入
し、第１スペーサー両側の半導体基板内に第１深さよ
り、相対的に深い第２深さのｎ型第２不純物イオン層を
形成する工程と、ゲート電極層両側壁の第１スペーサー
を除去する工程と、第１絶縁膜をエッチングし、ゲート
電極層の両側壁に第２スペーサーを形成する工程と、半
導体基板上にｎ型第３不純物イオンを注入し、第２スペ
ーサー両側の半導体基板内に第１深さ及び第２深さの間
に第３深さのｎ型第３不純物イオン層を形成する工程
と、ｎ型第１不純物イオン層及びｎ型第２不純物イオン
層、そして、ｎ型第３不純物イオン層を熱処理工程を通
じて拡散させ、各々低濃度の浅いｎ型接合領域及び低濃
度の浅いｎ型接合領域より相対的に深い高濃度ｎ型接合
領域、そして、高濃度の深いｎ型接合領域と低濃度の浅
いｎ型接合領域の間の深さを有する高濃度の浅い接合領
域を形成する工程とを含む。
【００１３】この方法の好ましい実施形態において、Ｃ
ＭＯＳトランジスターの製造方法は、拡散工程の後、半
導体基板上に絶縁膜を形成する工程と、絶縁膜をエッチ
ングして深い高濃度接合領域の一部が露出されるように
コンタクトホールを形成する工程と、コンタクトホール
を導電膜で満たし、コンタクト電極を形成する工程とを
付加的に含む。
【００１４】この方法の好ましい実施形態において、Ｃ
ＭＯＳトランジスターの製造方法は、ｎ型第３不純物イ
オンを注入し、ｎ型第３不純物イオン層が形成された
後、フォトレジスト膜パターンを除去する工程と、ＰＭ
ＯＳ領域が露出されるように、半導体基板上にフォトレ
ジスト膜パターンを形成する工程と、半導体基板上にｐ
型第１不純物イオンを注入し、第１スペーサー両側の半
導体基板内で第２深さのｐ型第１不純物イオン層を形成
する工程と、ゲート電極層の両側壁の第１スペーサーを
除去する工程と、第１絶縁膜をエッチングして、ゲート
電極層の両側壁に第２スペーサーを形成する工程と、半
導体基板上にｐ型第２不純物イオンを注入し、第２スペ
ーサー両側の半導体基板内に第３深さのｐ型第２不純物
イオン層を形成する工程とを含み、ｐ型第１不純物イオ
ン層、そして、ｐ型第２不純物イオン層を熱処理を通じ
て拡散させ、各々低濃度の浅いｎ型接合領域より相対的
に高濃度の深いｐ型接合領域、そして、高濃度の深いｐ
型接合領域と低濃度の浅いｎ型接合領域の間の深さを有
する高濃度の浅いｐ型接合領域を形成する。
【００１５】上述した目的を達成するための本発明によ
ると、ＮＭＯＳトランジスターは、半導体基板上にゲー
ト酸化膜を間に置いて、形成されたゲート電極層と、ゲ
ート電極層の両側壁に形成されたスペーサーと、ゲート
電極層両側の半導体基板内に形成された低濃度の浅いｎ
型接合領域と、スペーサー両側の半導体基板内に低濃度
の浅いｎ型接合領域より相対的に深く形成された高濃度
の浅いｎ型接合領域と、スペーサーである程度距離を有
する半導体基板内で高濃度の浅いｎ型接合領域より相対
的に深い高濃度の深いｎ型接合領域とを含む。
【００１６】上述した目的を達成するための本発明によ
ると、ＰＭＯＳトランジスターは、半導体基板上にゲー
ト酸化膜を間に置いて、形成されたゲート電極層と、ゲ
ート電極層両側壁に形成されたスペーサーと、ゲート電
極層両側の半導体基板内に形成された低濃度の浅いｎ型
接合領域と、ゲート電極層の両側の半導体基板内に低濃
度の浅いｎ型接合領域より相対的に深く形成された高濃
度の浅いｐ型接合領域と、スペーサーとのある程度の距
離を有する半導体基板内で、高濃度の浅いｐ型接合領域
より相対的に深く形成された高濃度の深いｐ型接合領域
とを含む。
【００１７】図９を参照すると、本発明の実施形態によ
る新規な半導体装置及びその製造方法は、ゲート電極層
の両側壁に第１スペーサーが形成された後、第１次高濃
度不純物イオン注入が遂行される。第２スペーサーがゲ
ート電極層の両側壁に形成された後、第２次高濃度不純
物イオン注入が遂行される。熱処理工程を通じて第１次
注入されたイオンがコンタクト形成部位の半導体基板内
に高濃度深い接合領域を形成し、２次注入されたイオン
は半導体基板内で高濃度の浅い接合領域を形成する。
【００１８】このような半導体装置及びその製造方法に
より、二重スペーサーが使われて、チャンネル領域に隣
接した高濃度不純物層が浅い接合で形成されることがで
きるし、従って、ショットチャンネル効果が防止される
ことができる。又、コンタクト電極形成部位に高濃度深
い接合領域が形成されることができるので、コンタクト
電極形成する時、高濃度接合領域の過エッチングによっ
て発生される漏洩電流とコンタクト抵抗の増加が防止さ
れることができる。
【００１９】以下、図２ないし図８を参照して本発明の
実施形態を詳細に説明する。図２ないし図８は、本発明
の実施形態によるＤＲＡＭの製造工程を順次的に示す断
面図である。図２を参照すると、半導体装置の製造方法
は、活性領域と比活性領域を定義して、素子隔離領域１
０２が半導体基板１００内に形成され、セル領域と周辺
回路領域を有する半導体基板１００上にＰＭＯＳ領域と
ＮＭＯＳ領域が形成される。ＮＭＯＳ領域の半導体基板
１００内にｐ型ウェル１０４が形成される。
【００２０】半導体基板１００上にゲート酸化膜（図面
には未図示）を間に置いて、各々のゲート電極層１０６
が形成される。ゲート電極層１０６はゲート酸化膜上に
第１導電層１０６ａ、第２導電層１０６ｂ、絶縁層１０
６ｃが次第に積層されて構成される。第２導電層は、後
続工程で、金属との接続を向上させるために形成され
る。ゲート電極層１０６がマスクとして使われて、低濃
度第１次不純物イオン注入が遂行される。第１次不純物
イオンはｎ型或いはｐ型の両方とも使われるが、好まし
くはｎ−ｔｙｐｅが使われ、１Ｅ１２−１Ｅ１４atoms
／cm2ドズのｐ及びＡｓイオン中、いずれかのイオンが
使われる。イオン注入は１０−２０ｋｅＶのエネルギー
条件で遂行される。
【００２１】これで、半導体基板１００内に第１深さの
ｎ型第１不純物イオン層１０８が形成される。これは活
性領域ＬＤＤ（lightly doped drain）構造を形成させ
るためのものである。図３を参照すると、ゲート電極層
１０６を含んで、半導体基板１００上に本発明の一つの
特徴とする第１絶縁膜１１０と第２絶縁膜１１２が次第
に形成される。この場合、絶縁膜１１０、１１２は相異
なるエッチング選択比を有する。第１絶縁膜は、シリコ
ン窒化膜（ＳｉＮ）１１０であり、第２絶縁膜は、酸化
膜１１２である。シリコン窒化膜１１０と酸化膜１１２
は、２０−１００ｎｍの厚さで形成される。
【００２２】図４を参照すると、酸化膜１１２が乾式エ
ッチングされ、ゲート電極層１０６の両側壁に形成され
ている第１絶縁膜１１０の両側壁に第１スペーサー１１
２ａ、１１２ｂが形成される。この場合、第１スペーサ
ー１１２ａ、１１２ｂは、この分野でよく知られている
ようにエッチング装置及び方法が使われて形成される。
図５を参照すると、ＮＭＯＳ領域が露出されるように、
半導体基板１００上に第１フォトレジスト膜パターン１
１４ａが形成される。すなわち、セル領域とＰＭＯＳ領
域がマスキング（ｍａｓｋｉｎｇ）されるように、第１
フォトレジスト膜パターン１１４ａが形成される。
【００２３】フォトレジスト膜パータン１１４ａがマス
クとして使われて、高濃度第２次ｎ型不純物イオン注入
が遂行される。イオン注入には１Ｅ１５−５Ｅ１５atom
s／cm2ドズのＡｓイオンが使われる。イオン注入は２５
−４０ｋｅＶのエネルギー条件として遂行される。イオ
ン注入により、半導体基板１００内に第１深さより深い
第２深さのｎ型第２不純物イオン層１１６が形成され
る。この場合、ゲート電極層１０６の両側壁に形成され
たシリコン窒化膜１１０そして、第１スペーサー１１２
ａはマスクとしての役割を果たす。
【００２４】図６を参照すると、第１スペーサー１１２
ａが湿式エッチングとして除去され、窒化膜１１０が乾
式エッチングとして除去され、ゲート電極層１０６の両
側壁に第２スペーサー１１０ａが形成される。半導体基
板１００上に高濃度第３次ｎ型不純物イオン注入が遂行
される。イオン注入には、第２次不純物イオン注入に使
われたイオンと同一導電型のイオンが使われる。
【００２５】イオン注入には、１Ｅ１５−５Ｅ１５atom
s／cm2ドズのＡｓイオンが使われる。イオン注入は、１
０−２０ｋｅＶのエネルギー条件で遂行される。イオン
注入により、半導体基板１００内に第２深さより浅い第
３深さのｎ型第３不純物イオン層１１８が形成される。
この場合、ゲート電極層１０６及び第２スペーサー１１
０ａはマスクとしての役割を果たす。
【００２６】図７を参照すると、第１フォトレジスト膜
１１４ａが除去された後、ＰＭＯＳ領域が露出されるよ
うに、第２フォトレジスト膜パターン１１４ｂが形成さ
れる。すなわち、セル領域とＮＭＯＳ領域がマスキング
されるように第２フォトレジスト膜パターン１１４ｂが
形成される。
【００２７】第２フォトレジスト膜がマスクとして使わ
れ、半導体基板１００上に高濃度第１次ｐ型不純物イオ
ン注入が遂行される。イオン注入には１Ｅ１５−５Ｅ１
５atoms／cm2ドズのＢＦ2イオンが使われる。イオン注
入は、２５−４０ｋｅＶのエネルギー条件で遂行され
る。イオン注入により、半導体基板１００内に第２深さ
のｐ型第１不純物イオン層１２０が形成される。この場
合、ゲート電極層１０６，ゲート電極層１０６の両側壁
のシリコン窒化膜１１０，第１スペーサー１１２ｂはマ
スクとしての役割を果たす。
【００２８】図８を参照すると、第１スペーサー１１２
ｂがウェトエッチングで除去された後、窒化膜１１０が
ドライエッチングされ、ゲート電極層１０６の両側壁に
第２スペーサー１１０ｂが形成される。半導体基板１０
０上に高濃度第２次ｐ型不純物イオン注入が遂行され
る。第２次ｐ型イオン注入は第１次ｐ型不純物イオン注
入に使われたイオンと同一導電型のイオンが使われる。
【００２９】イオン注入には１Ｅ１５−５Ｅ１５atoms
／cm2ドズのＢＦ2イオンが使われる。イオン注入は、１
０−２０ｋｅＶのエネルギー条件として遂行される。イ
オン注入により、半導体基板１００内に第３深さのｐ型
第２不純物イオン層１２２が形成される。この場合、ゲ
ート電極層１０６及び第２スペーサー１１０ｂはマスク
としての役割をする。第２次ｐ型イオン注入に使われた
イオンと同一導電型のイオンが使われる。
【００３０】後続工程で、半導体基板１００に注入され
た不純物イオン層１０８，１１６，１１８，１２０，１
２２に対した熱処理工程が遂行される（図面は未図
示）。熱処理工程は、拡散炉で７００−８００℃範囲を
有する温度条件として約３０分間遂行されたり、９００
−１５００℃範囲を有する温度条件のＲＴＰ工程で遂行
される。
【００３１】ゲート電極層１０６を含んで、半導体基板
１００上に絶縁膜１２４が形成され、ＮＭＯＳトランジ
スターの高濃度深いｎ型接合領域１１６ａの一部を露出
させるように、絶縁膜がエッチングされ、コンタクトホ
ール１２５が形成される。導電膜がコンタクトホール１
２５にみたされ、コンタクト電極１２６が形成される。
【００３２】図９は、本発明の実施形態によるＤＲＡＭ
装置を示す断面図である。図９を参照すると、ＮＭＯＳ
は、ゲート電極層１０６，スペーサー１１０ａ，ソース
／ドレーン領域，絶縁膜１２４，金属コンタクト１２６
として構成される。ソース／ドレーン領域は低濃度の浅
いｎ型接合領域１０８ａと、高濃度の浅いｎ型接合領域
１１８ａ、そして、高濃度の深いｎ型接合領域１１６ａ
を含む。
【００３３】ゲート電極層１０６は、半導体基板１００
上ゲート酸化膜（図面未図示）を間に置いて、形成され
る。ゲート電極層は第１導電層１０６ａ、第２導電層１
０６ｂ、絶縁層１０６ｃが次第に積層されて構成され
る。スペーサー１１０ａは、ゲート電極層１０６両側壁
に形成される。低濃度の浅いｎ型接合領域１０８ａは、
ゲート電極層１０６両側の半導体基板１００内に形成さ
れる。低濃度の浅いｎ型接合領域１０８ａは、１Ｅ１２
ー５Ｅ１４atoms／cm2ドズのｐ及びＡｓイオン中、いず
れかのイオンが１０−２０ｋｅＶのエネルギーへ（ｃｌ
ａｉｍ３０）注入され、形成された不純物イオン層１０
８が熱処理されて形成される。これはＬＤＤ構造の活性
領域を形成するためのものである。
【００３４】高濃度の浅いｎ型接合領域１１８ａは、ス
ペーサー１１０ａ両側の半導体基板１００内に低濃度浅
いｎ型接合領域１０８ａより深く形成される。高濃度の
浅いｎ型接合領域１１８ａは、１Ｅ１５−５Ｅ１５atom
s／cm2ドズのＡｓイオン１１８が１０−２０ｋｅＶのエ
ネルギーで注入され、形成された不純物イオン層１１８
が熱処理されて形成される。高濃度の深いｎ型接合領域
１１６ａは、スペーサー１１０ａとある程度距離を有す
る半導体基板１００内に高濃度浅いｎ型接合領域１１８
ａより相対的に深く形成される。
【００３５】高濃度の深いｎ型接合領域１１６ａは、１
Ｅ１５−５Ｅ１５atoms／cm2ドズのＡｓイオンが２５−
４０ｋｅＶのエネルギーで注入され、形成された不純物
イオン層１１６が熱処理されて形成される。絶縁膜１２
４は、ゲート電極層１０６を含んで、半導体基板１００
上に形成される。金属コンタクト１２６は、絶縁膜１２
４を空け、高濃度深いｎ型接合領域と電気的に接続され
る。
【００３６】ＰＭＯＳはゲート電極層１０６、ソース／
ドレーン領域で構成され、ソース／ドレーン領域は低濃
度の浅いｎ型接合領域１０８ａ、高濃度の浅いｐ型接合
領域１２２ａ、そして、高濃度の深いｐ型接合領域１２
０ａを含む。ゲート電極層１０６は、半導体基板１００
上、ゲート酸化膜（図面未図示）を間に置いて、形成さ
れる。ゲート電極層は第１導電層１０６ａ、第２導電層
１０６ｂ、絶縁層１０６ｃが次第に積層されて構成され
る。スペーサー１１０ｂは、ゲート電極層１０６両側壁
に形成される。
【００３７】低濃度の浅いｎ型接合領域１０８ａは、ゲ
ート電極層１０６両側の半導体基板１００内に形成され
る。低濃度浅いｎ型接合領域１０８ａは、１Ｅ１２−５
Ｅ１４atoms／cm2ドズのｐ及びＡｓイオン中、いずれか
のイオンが１０−２０ｋｅＶのエネルギーで注入され、
形成された不純物イオン層１０８が熱処理され形成され
る。これはＬＤＤ構造の活性領域を形成するためのもの
である。高濃度の浅いｐ型接合領域１２２ａは、ゲート
電極層１０６両側の半導体基板１００内に低濃度浅い接
合領域１０８ａより深く形成される。これはＢＦ2イオ
ンがｐ及びＡｓ不純物イオンより相対的に大きく拡散す
るため、ゲート電極層１０６両側に形成される。
【００３８】高濃度浅いｐ型接合領域１２２ａは、１Ｅ
１５−５Ｅ１５atoms／cm2ドズのＢＦ2イオンが１０−
２０ｋｅＶのエネルギーで注入されて形成された不純物
イオン層１２２が熱処理されるように形成される。高濃
度深いｐ型接合領域１２０ａは、スペーサー１１０ｂか
ら、ある程度距離を有する半導体基板１００内に高濃度
浅い接合領域１２２ａより深く形成される。高濃度深い
ｐ型接合領域１２０ａは１Ｅ１５−５Ｅ１５atoms／cm2
ドズのＢＦ2イオンが２５−４０ｋｅＶのエネルギーで
注入されて形成された不純物イオン層１２０が熱処理さ
れて形成される。
【００３９】
【発明の効果】本発明は、二重スペーサーを使って、チ
ャンネル領域と引接した高濃度不純物層を浅い接合で形
成することによって、ショットチャンネル効果を防止す
ることができる。また、コンタクト形成部位に高濃度の
深い接合領域を形成することよって、コンタクト電極形
成する時、高濃度接合領域の過エッチングとして発生さ
れる漏洩電流とコンタクト抵抗の増加を防止することが
できるし、高濃度接合領域の面積抵抗を減少させるトラ
ンジスターの電流が増加されることができる効果があ
る。
【図面の簡単な説明】
【図１】 従来のＤＲＡＭ装置を示す断面図である。
【図２】 本発明の実施形態によるＤＲＡＭ装置を製造
工程順に示す断面図である。
【図３】 本発明の実施形態によるＤＲＡＭ装置を製造
工程順に示す断面図である。
【図４】 本発明の実施形態によるＤＲＡＭ装置を製造
工程順に示す断面図である。
【図５】 本発明の実施形態によるＤＲＡＭ装置を製造
工程順に示す断面図である。
【図６】 本発明の実施形態によるＤＲＡＭ装置を製造
工程順に示す断面図である。
【図７】 本発明の実施形態によるＤＲＡＭ装置を製造
工程順に示す断面図である。
【図８】 本発明の実施形態によるＤＲＡＭ装置を製造
工程順に示す断面図である。
【図９】 本発明の実施形態によるＤＲＡＭ装置を示す
断面図である。
【符号の説明】
１０，１００ 半導体基板 １２，１０２ 素子隔離領域 １４，１０４ ｐ型ウェル １６，１０６ ゲート電極層 ２３，１２５ コンタクトホール ２４，１２６ コンタクト電極 １０８，１１６，１１８ ｎ型不純物イオン層 １１０ シリコン窒化膜 １１２ 酸化膜 １１０ａ，１１２ａ スペーサー １０８ａ，１１６ａ，１１８ａ ｎ型接合領域 １２０，１２２ ｐ型不純物イオン層 １２０ａ，１２２ａ ｐ型接合領域

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート酸化膜を間に置い
    て、ゲート電極層を形成する工程と、 前記半導体基板上に第１不純物イオンを注入し、前記ゲ
    ート電極層両側の半導体基板内に第１深さの第１不純物
    イオン層を形成する工程と、 前記ゲート電極層を含んで、半導体基板上に第１絶縁膜
    及び第２絶縁膜を次第に形成する工程と、 前記第２絶縁膜をエッチングして、前記ゲート電極層の
    両側壁に第１スペーサーを形成する工程と、 前記半導体基板上に第２不純物イオンを注入し、第１ス
    ペーサー両側の半導体基板内に第１深さより相対的に深
    い第２深さの第２不純物イオン層を形成する工程と、 前記第１スペーサーを除去する工程と、 第１絶縁膜をエッチングし、前記ゲート電極層の両側壁
    に第２スペーサーを形成する工程と、 前記半導体基板上に前記第２不純物イオンと同一導電型
    の第３不純物イオンを注入し、前記第２スペーサー両側
    の半導体基板内に第１深さ及び第２深さの間に第３深さ
    の第３不純物イオン層を形成する工程と、 熱処理工程を実行し、前記第１不純物イオン層及び第２
    不純物イオン層と前記第３不純物イオン層を各々拡散さ
    せ、低濃度の浅い接合領域と、前記低濃度浅い接合領域
    より相対的に深く形成された高濃度の深い接合領域と、
    前記高濃度深い接合領域と前記低濃度浅い接合領域の間
    を有する高濃度浅い接合領域を形成する工程とを含むこ
    とを特徴とする半導体装置の製造方法。
  2. 【請求項２】 第１絶縁膜と第２絶縁膜は、相異なるエ
    ッチング選択比を有する物質で形成されることを特徴と
    する請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 第１絶縁膜は、シリコン窒化膜であり、
    第２絶縁膜１１２は酸化膜であることを特徴とする請求
    項１或いは請求項２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記第１絶縁膜の厚さは、２０−１００
    ｎｍの範囲を有することを特徴とする請求項１に記載の
    半導体装置の製造方法。
  5. 【請求項５】 前記第２絶縁膜の厚さは、２０−１００
    ｎｍの範囲を有することを特徴とする請求項１に記載の
    半導体装置の製造方法。
  6. 【請求項６】 前記第２不純物イオン及び第３不純物イ
    オンは、同一導電型イオンであることを特徴とする請求
    項１に記載の半導体装置の製造方法。
  7. 【請求項７】 前記第１不純物イオン注入は、１Ｅ１２
    −１Ｅ１４atoms／cm2ドズのＰ及びＡｓイオン中、いず
    れかのイオンを使って、１０−２０ｋｅＶのエネルギー
    で遂行されることを特徴とする請求項１に記載の半導体
    装置の製造方法。
  8. 【請求項８】 前記第２不純物イオン注入は、１Ｅ１５
    −５Ｅ１５atoms／cm2ドズのＡｓイオン及びＢＦ2のイ
    オン中、いずれかのイオンを使って、２５−４０ｋｅＶ
    のエネルギーで遂行されることを特徴とする請求項１に
    記載の半導体装置の製造方法。
  9. 【請求項９】 前記第３不純物イオン注入は、１Ｅ１５
    −５Ｅ１５atoms／cm2ドズＡｓイオン及びＢＦ2のイオ
    ン中、いずれかのイオンを使って、１０−２０ｋｅＶの
    エネルギーで遂行されることを特徴とする請求項１に記
    載の半導体装置の製造方法。
  10. 【請求項１０】 前記熱処理工程は、拡散炉で７００−
    ８００℃の温度範囲で約３０分間遂行されることを特徴
    とする請求項１に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記熱処理工程は、ＲＴＰ工程とし
    て、９００−１５００℃の温度で１０−３０秒の時間範
    囲で遂行されることを特徴とする請求項１に記載の半導
    体装置の製造方法。
  12. 【請求項１２】 前記半導体装置の製造方法は、前記熱
    処理工程の後、半導体基板上に層間絶縁膜を形成する工
    程と、 前記層間絶縁膜をエッチングして、前記高濃度深い接合
    領域の一部が露出されるようにコンタクトホールを形成
    する工程と、 前記コンタクトホールを導電膜で満たされ、コンタクト
    電極を形成する工程とを付加的に含むことを特徴とする
    請求項１に記載の半導体装置の製造方法。
  13. 【請求項１３】 ＰＭＯＳ領域とＮＭＯＳ領域を有する
    ＣＭＯＳトランジスターの製造方法において、 半導体基板上にゲート酸化膜を間に置いて、ゲート電極
    層を形成する工程と、 前記半導体基板上にｎ型第１不純物イオンを注入し、前
    記ゲート電極層両側の半導体基板内に第１深さのｎ型第
    １不純物イオン層を形成する工程と、 前記ゲート電極層を含み、前記半導体基板上に第１絶縁
    膜及び第２絶縁膜を次第に形成する工程と、 第２絶縁膜をエッチングして、前記ゲート電極層の両側
    壁に第１スペーサーを形成する工程と、 前記ＮＭＯＳ領域が露出されるようにフォトレジスト膜
    パターンを形成する工程と、 前記半導体基板上にｎ型第２不純物イオンを注入し、前
    記第１スペーサー両側の半導体基板内に前記第１深さよ
    り、相対的に深い第２深さのｎ型第２不純物イオン層を
    形成する工程と、 前記ゲート電極層両側壁の前記第１スペーサーを除去す
    る工程と、 第１絶縁膜をエッチングし、前記ゲート電極層の両側壁
    に第２スペーサーを形成する工程と、 前記半導体基板上にｎ型第３不純物イオンを注入し、前
    記第２スペーサー両側の半導体基板内に前記第１深さ第
    ２深さとの間に第３深さのｎ型第３不純物イオン層を形
    成する工程と、 前記ｎ型第１不純物イオン層及びｎ型第２不純物イオン
    層、そしてｎ型第３不純物イオン層を熱処理工程を通じ
    て拡散させ、各々低濃度の浅いｎ型接合領域及び低濃度
    の浅いｎ型接合領域より相対的に深い高濃度深いｎ型接
    合領域、そして前記高濃度の深いｎ型接合領域と前記低
    濃度の浅いｎ型接合領域との間の深さを有する高濃度の
    浅い接合領域を形成する工程とを含むことを特徴とする
    ＣＭＯＳトランジスター製造方法。
  14. 【請求項１４】 第１絶縁膜は、シリコン窒化膜である
    ことを特徴とする請求項１３の記載のＣＭＯＳトランジ
    スターの製造方法。
  15. 【請求項１５】 第２絶縁膜は、酸化膜であることを特
    徴とする請求項１３の記載のＣＭＯＳトランジスターの
    製造方法。
  16. 【請求項１６】 前記第１絶縁膜の厚さは、２０−１０
    ０ｎｍの範囲を有することを特徴とする請求項１３の記
    載のＣＭＯＳトランジスターの製造方法。
  17. 【請求項１７】 前記第２絶縁膜の厚さは、２０−１０
    ０ｎｍの範囲を有することを特徴とする請求項１３の記
    載のＣＭＯＳトランジスターの製造方法。
  18. 【請求項１８】 前記ｎ型第１不純物イオン注入は、１
    Ｅ１２−１Ｅ１４atoms／cm2ドズのＰ及びＡｓイオン
    中、いずれかのイオンを使って、１０−２０ｋｅＶのエ
    ネルギーで遂行されることを特徴とする請求項１３の記
    載の半導体装置の製造方法。
  19. 【請求項１９】 前記ｎ型第２不純物イオン注入は、１
    Ｅ１５−５Ｅ１５atoms／cm2ドズのＡｓイオンを使っ
    て、２５−４０ｋｅＶのエネルギーで遂行されることを
    特徴とする請求項１３の記載のＣＭＯＳトランジスター
    の製造方法。
  20. 【請求項２０】 前記ｎ型第３不純物イオン注入は、１
    Ｅ１５−５Ｅ１５atoms／cm2ドズのＡｓイオンを使っ
    て、１０−２０ｋｅＶのエネルギーで遂行されることを
    特徴とする請求項１３の記載のＣＭＯＳトランジスター
    の製造方法。
  21. 【請求項２１】 前記熱処理工程は、拡散炉で７００−
    ８００℃の温度範囲で約３０分程度遂行されることを特
    徴とする請求項１３に記載のＣＭＯＳトランジスターの
    製造方法。
  22. 【請求項２２】 前記熱処理工程は、９００−１５００
    ℃の温度のＲＴＰ工程として、１０−３０秒の間の時間
    で遂行されることを特徴とする請求項１３に記載のＣＭ
    ＯＳトランジスターの製造方法。
  23. 【請求項２３】 前記ＣＭＯＳトランジスターの製造方
    法は、熱処理工程の後、半導体基板上に絶縁膜を形成す
    る工程と、 前記絶縁膜をエッチングして前記高濃度深い接合領域の
    一部が露出されるようにコンタクトホールを形成する工
    程と、 前記コンタクトホールを導電膜で満たし、コンタクト電
    極を形成する工程とを付加的に含むことを特徴とする請
    求項１３に記載のＣＭＯＳトランジスターの製造方法。
  24. 【請求項２４】 前記ＣＭＯＳトランジスターの製造方
    法は、前記ｎ型第３不純物イオンを注入し、ｎ型第３不
    純物イオン層が形成された後、前記フォトレジスト膜パ
    ターンを除去する工程と、 ＰＭＯＳ領域が露出されるように、半導体基板上にフォ
    トレジスト膜パターンを形成する工程と、 前記半導体基板上にｐ型第１不純物イオンを注入し、前
    記第１スペーサー両側の半導体基板内で前記第２深さの
    ｐ型第１不純物イオン層を形成する工程と、 前記ゲート電極層の両側壁の前記第１スペーサーを除去
    する工程と、 第１絶縁膜をエッチングして、前記ゲート電極層の両側
    壁に第２スペーサーを形成する工程と、 前記半導体基板上にｐ型第２不純物イオンを注入し、前
    記第２スペーサー両側の半導体基板内に前記第３深さの
    ｐ型第２不純物イオン層を形成する工程を付加的に含
    み、 前記ｐ型第１不純物イオン層、そしてｐ型第２不純物イ
    オン層を前記熱処理を通じて拡散させ、各々前記低濃度
    の浅いｎ型接合領域より相対的に高濃度の深いｐ型接合
    領域、そして前記高濃度の深いｐ型接合領域と前記低濃
    度の浅いｎ型接合領域との間の深さを有する高濃度の浅
    いｐ型接合領域を形成することを特徴とするＣＭＯＳト
    ランジスターの製造方法。
  25. 【請求項２５】 第１スペーサーは、２０−１００ｎｍ
    の範囲を有する酸化膜をエッチングして形成されること
    を特徴とする請求項２４に記載のＣＭＯＳトランジスタ
    ーの製造方法。
  26. 【請求項２６】 前記第１絶縁膜の厚さは、２０−１０
    ０ｎｍの範囲を有することを特徴とする２４に記載のＣ
    ＭＯＳトランジスターの製造方法。
  27. 【請求項２７】 前記ｐ型第１不純物イオン注入は、１
    Ｅ１５−５Ｅ１５atoms／cm2ドズのＢＦ2を使って、２
    ５−４０ｋｅＶのエネルギーで遂行されることを特徴と
    する請求項２４の記載のＣＭＯＳトランジスターの製造
    方法。
  28. 【請求項２８】 前記ｐ型第２不純物イオン注入は、１
    Ｅ１５−５Ｅ１５atoms／cm2ドズのＢＦ2を使って、１
    ０−２０ｋｅＶのエネルギーで遂行されることを特徴と
    する請求項２４の記載のＣＭＯＳトランジスターの製造
    方法。
  29. 【請求項２９】 半導体基板上ゲート酸化膜を間に置い
    て、形成されたゲート電極層と、 前記ゲート電極層の両側壁に形成されたスペーサーと、 前記ゲート電極層の両側の半導体基板内に形成された低
    濃度の浅いｎ型接合領域と、 前記スペーサー両側の半導体基板内に前記低濃度の浅い
    ｎ型接合領域より相対的に深く形成された高濃度の浅い
    ｎ型接合領域と、 スペーサーからある程度距離を有する半導体基板内に前
    記高濃度の浅いｎ型接合領域より相対的に深く形成され
    た高濃度の深いｎ型接合領域とを含むことを特徴とする
    ＮＭＯＳトランジスター。
  30. 【請求項３０】 前記低濃度浅いｎ型接合領域は、１Ｅ
    １２−１Ｅ１４atoms／cm2ドズのＰ及びＡｓイオン中、
    いずれかのイオンが１０−２０ｋｅＶのエネルギーで注
    入され、形成されることを特徴とする請求項２９に記載
    のＮＭＯＳトランジスター。
  31. 【請求項３１】 前記高濃度の浅いｎ型接合領域は、１
    Ｅ１５−５Ｅ１５atoms／cm2ドズＡｓイオンが１０−２
    ０ｋｅＶのエネルギーで注入され、形成されることを特
    徴とする請求項２９に記載のＮＭＯＳトランジスター。
  32. 【請求項３２】 前記高濃度の深いｎ型接合領域は、１
    Ｅ１５−５Ｅ１５atoms／cm2ドズのＡｓイオンが２５−
    ４０ｋｅＶのエネルギーで注入され、形成されることを
    特徴とする請求項２９に記載のＮＭＯＳトランジスタ
    ー。
  33. 【請求項３３】 半導体基板上にゲート酸化膜を間に置
    いて、形成されたゲート電極層と、 前記ゲート電極層の両側壁に形成されたスペーサーと、 前記ゲート電極層両側の半導体基板内に形成された低濃
    度の浅いｎ型接合領域と、 前記ゲート電極層両側の半導体基板内に前記低濃度の浅
    いｎ型接合領域より相対的に深く形成された高濃度の浅
    いｐ型接合領域と、 前記スペーサーとある程度距離を有する半導体基板内に
    高濃度の浅いｐ型接合領域より相対的に深く形成された
    高濃度の深いｐ型接合領域を含むことを特徴とするＰＭ
    ＯＳトランジスター。
  34. 【請求項３４】 前記低濃度浅いｎ型接合領域は、１Ｅ
    １２−１Ｅ１４atoms／cm2ドズのＰ及びＡｓイオン中、
    いずれかのイオンが１０−２０ｋｅＶのエネルギーで注
    入されて形成されることを特徴とする請求項３３に記載
    のＰＭＯＳトランジスター。
  35. 【請求項３５】 前記高濃度の浅いｐ型接合領域は、１
    Ｅ１５−５Ｅ１５atoms／cm2ドズＢＦ2イオンが１０−
    ２０ｋｅＶのエネルギーで注入されて形成されることを
    特徴とする請求項３３に記載のＰＭＯＳトランジスタ
    ー。
  36. 【請求項３６】 前記高濃度の深いｐ型接合領域は、１
    Ｅ１５−５Ｅ１５atoms／cm2ドズのＢＦ2イオンが２５
    −４０ｋｅＶのエネルギーで注入されて形成されること
    を特徴とする請求項３３に記載のＰＭＯＳトランジスタ
    ー。
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