JPH1131394A

JPH1131394A - 不揮発性半導体記憶装置の制御方法

Info

Publication number: JPH1131394A
Application number: JP18369997A
Authority: JP
Inventors: Naoki Tsuji; 直樹辻
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-07-09
Filing date: 1997-07-09
Publication date: 1999-02-02

Abstract

(57)【要約】【課題】トンネル絶縁膜の膜質の劣化を防止し、不揮
発性半導体記憶装置の信頼性の低下を防止し得る、不揮
発性半導体記憶装置の制御方法を提供する。【解決手段】フローティングゲート６と、トンネル絶
縁膜５と、ソース領域３とドレイン領域２とコントロー
ルゲート８とを備える不揮発性半導体記憶装置におい
て、トンネル絶縁膜５に電子を注入するステップの後
に、フローティングゲート６に電子を注入するステップ
を実施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置の制御方法に関し、より特定的には、電気的に
情報の書込および消去が可能な不揮発性半導体記憶装置
の制御方法に関する。

【０００２】

【従来の技術】従来、電気的に情報の書込および消去が
可能な不揮発性半導体記憶装置として、フラッシュメモ
リが知られている。このフラッシュメモリは、フローテ
ィングゲートとコントロールゲートとを備えるスタック
トゲート型不揮発性半導体記憶装置である。このフラッ
シュメモリでは、フローティングゲートに電子が蓄積さ
れている状態と、蓄積されていない状態とで、コントロ
ールゲートから見たしきい値電圧が異なることを利用し
て、データを記録している。このフラッシュメモリの中
でも、ＤＩＮＯＲ（Divided line NOR）型フラッシュメ
モリと呼ばれるものが、IEICE TRANS. ELECTRON. VOL.E
77-C NO.8 pp.1279-1285 AUGUST 1994 に開示されてい
る。上記ＤＩＮＯＲ型フラッシュメモリでは、フローテ
ィングゲートに電子が蓄積された状態が消去状態とな
る。そして、フローティングゲートから電子が引抜かれ
た状態が書込（プログラム）状態となる。つまり、一般
に知られているＮＯＲ型フラッシュメモリと逆の動作が
行なわれる。

【０００３】図１９は、従来のＤＩＮＯＲ型フラッシュ
メモリの構造を説明するための断面構造図である。図１
９を参照して、以下に従来のＤＩＮＯＲ型フラッシュメ
モリを説明する。

【０００４】図１９を参照して、従来のＤＩＮＯＲ型フ
ラッシュメモリは、ソース領域１０３と、ドレイン領域
１０２と、チャネル領域１０４と、トンネル絶縁膜１０
５と、フローティングゲート１０６と、絶縁膜１０７
と、コントロールゲート１０８とから構成されている。
半導体基板１０１の主表面には、チャネル領域１０４を
挟むようにソース領域１０３とドレイン領域１０２とが
形成されている。チャネル領域１０４上にはトンネル絶
縁膜１０５が形成されている。トンネル絶縁膜１０５上
にはフローティングゲート１０６が形成されている。フ
ローティングゲート１０６上には絶縁膜１０７が形成さ
れている。絶縁膜１０７上にはコントロールゲート１０
８が形成されている。トンネル絶縁膜１０５とフローテ
ィングゲート１０６と絶縁膜１０７とコントロールゲー
ト１０８との側面には、サイドウォール酸化膜１０９
ａ、１０９ｂが形成されている。

【０００５】ここで、コントロールゲート１０８に印加
される電圧をＶ_cg、ソース領域１０３に印加される電圧
をＶ_s、ドレイン領域１０２に印加される電圧をＶ_d、
半導体基板１０１に印加される電圧をＶ_bとする。

【０００６】図２０および２１は、ＤＩＮＯＲ型フラッ
シュメモリの従来の消去および書込動作を説明するため
の断面構造図である。

【０００７】まず、図２０を参照して、ＤＩＮＯＲ型フ
ラッシュメモリの従来の消去動作を説明する。Ｖ_cgを１
０Ｖ、Ｖ_sを−８Ｖ、Ｖ_bを−８Ｖ、Ｖ_dをＦｌｏａｔ
ｉｎｇとすると、ファウラー・ノルドハイム（Fowler-N
ordheim ：以下ＦＮと記す）トンネル現象が発生し、ト
ンネル絶縁膜１０５の全面を介してチャネル領域１０４
からフローティングゲート１０６に電子１１０が注入さ
れる。こうして、フローティングゲート１０６に電子１
１０が蓄積される。

【０００８】図２１を参照して、ＤＩＮＯＲ型フラッシ
ュメモリの従来の書込動作を説明する。Ｖ_cgを−８Ｖ，
Ｖ_dを６Ｖ、Ｖ_bを０Ｖ、Ｖ_sをＦｌｏａｔｉｎｇとす
ると、フローティングゲート１０６とドレイン領域１０
２との間でＦＮトンネル現象が発生し、フローティング
ゲート１０６内の電子１１０はドレイン領域１０２に引
抜かれる。このようにして、ＤＩＮＯＲ型フラッシュメ
モリの従来の書込および消去動作は行なわれていた。

【０００９】

【発明が解決しようとする課題】図２２を参照して、Ｄ
ＩＮＯＲ型フラッシュメモリの書込動作を実施する際、
フローティングゲート１０６とドレイン領域１０２との
間において電界強度が増大する。このため、バンド間ト
ンネル現象が発生し、これにより電子１１０と正孔１１
１の対が生成される。そして、この正孔１１１の一部が
トンネル絶縁膜１０５内にトラップされる。

【００１０】次に、図２３を参照して、ＤＩＮＯＲ型フ
ラッシュメモリの、図２２に示した書込動作の後に実施
する消去動作を説明する。この消去動作を実施するため
のＶ _cg、Ｖ_s、Ｖ_d、Ｖ_bの電圧の条件は、図２０に示
した条件と同様である。このとき、ＦＮトンネル現象に
よりフローティングゲート１０６に電子が注入される一
方、トンネル絶縁膜１０５中には正孔１１１がトラップ
されている。このように、トンネル絶縁膜１０５中に正
孔１１１がトラップされているので、フローティングゲ
ート１０６に電子を注入する際の電界強度がこれらの正
孔１１１により増大する。その結果、フローティングゲ
ート１０６に注入される電子１１０の量が増加する。そ
のため、この消去動作の後のしきい値電圧は、フローテ
ィングゲート１０６に余分に電子１１０が注入されてい
るため高くなる。そして、図２２および２３に示した書
込および消去動作を繰返すことにより、トンネル絶縁膜
１０５中に正孔１１１が蓄積され、トンネル絶縁膜の膜
質が劣化していく。これにより、フローティングゲート
１０６に電子１１０を注入する消去動作後、しきい値電
圧が所定の値より大きくなるなど変動し、フラッシュメ
モリの信頼性が低下するという問題が発生していた。

【００１１】本発明は、上記のような課題を解決するた
めになされたものであり、本発明の目的は、トンネル絶
縁膜の膜質の劣化を防止し、不揮発性半導体記憶装置の
信頼性の低下を防止し得る、不揮発性半導体記憶装置の
制御方法を提供することである。

【００１２】

【課題を解決するための手段】請求項１における不揮発
性半導体記憶装置の制御方法は、フローティングゲート
と、トンネル絶縁膜と、第１および第２のソース／ドレ
イン領域と、コントロールゲートとを備える不揮発性半
導体記憶装置の制御方法であって、上記トンネル絶縁膜
に電子を注入するステップと、上記トンネル絶縁膜に電
子を注入するステップの後に、上記フローティングゲー
トに電子を注入するステップとを含んでいる。このよう
に、フローティングゲートに電子を注入する前にトンネ
ル絶縁膜に電子を注入するので、トンネル絶縁膜中に正
孔が存在している場合でも、トンネル絶縁膜に注入され
た電子と上記正孔とが結合・消滅するため、トンネル絶
縁膜中に正孔が蓄積されるのが防止される。そのため、
トンネル絶縁膜の膜質の劣化を防止することができ、こ
れにより不揮発性半導体記憶装置のしきい値電圧が変動
することを防止できる。この結果、不揮発性半導体記憶
装置の信頼性の低下を防止することができる。

【００１３】請求項２における不揮発性半導体記憶装置
の制御方法は、請求項１の構成において、上記トンネル
絶縁膜に注入される電子が、上記第１のソース／ドレイ
ン領域に正の電圧を印加し、上記第２のソース／ドレイ
ン領域を接地することにより発生するチャネルホットエ
レクトロンである。このように、トンネル絶縁膜に注入
する電子としてチャネルホットエレクトロンを用いるの
で、トンネル絶縁膜の第１のソース／ドレイン領域に近
い領域に、より多くの電子を注入することができる。そ
のため、トンネル絶縁膜内の第１のソース／ドレイン領
域に近い領域に正孔が多く存在している場合、有効にこ
れらの正孔と電子とを結合・消滅させることができる。
これにより、トンネル絶縁膜中に正孔が蓄積されること
を防止できる。このため、トンネル絶縁膜の膜質の劣化
を防止することができ、これにより不揮発性半導体記憶
装置のしきい値電圧が変動することを防止できる。この
結果、不揮発性半導体記憶装置の信頼性の低下を防止す
ることができる。

【００１４】請求項３における不揮発性半導体記憶装置
の制御方法は、請求項１の構成において、上記トンネル
絶縁膜に注入される電子が、コントロールゲートに正の
電圧を印加することにより発生する基板ホットエレクト
ロンである。このように、トンネル絶縁膜に注入する電
子として基板ホットエレクトロンを用いるので、トンネ
ル絶縁膜全面に電子を注入することができる。そのた
め、トンネル絶縁膜内に正孔がほぼ全面にわたって存在
しているような場合、有効にこれらの正孔と電子とを結
合・消滅させることができる。このため、トンネル絶縁
膜の膜質の劣化をより有効に防止することができ、これ
により不揮発性半導体記憶装置のしきい値電圧が変動す
ることを防止できる。この結果、不揮発性半導体記憶装
置の信頼性の低下を防止することができる。

【００１５】請求項４における不揮発性半導体記憶装置
の制御方法は、請求項２または３の構成において、上記
フローティングゲートに電子を注入するステップが、上
記コントロールゲートに正の電圧を印加し、上記ソース
領域を接地することにより発生するＦＮトンネル現象に
より、上記フローティングゲートに電子を注入するステ
ップを含んでいる。このように、トンネル絶縁膜に電子
を注入した後、フローティングゲートへの電子の注入に
ＦＮトンネル現象を利用するので、トンネル絶縁膜の膜
質の劣化を防止すると同時に、フローティングゲートへ
の電子の注入に必要な電力を、ホットエレクトロンを用
いた場合より低減することができる。そのため、不揮発
性半導体記憶装置のしきい値電圧が変動することを防止
でき、その結果、不揮発性半導体記憶装置の信頼性の低
下を防止できると同時に、消費電力を低減することが可
能となる。

【００１６】請求項５における不揮発性半導体記憶装置
の制御方法は、請求項２の構成において、上記第１のソ
ース／ドレイン領域に正の電圧を印加することにより発
生するＦＮトンネル現象を利用して上記フローティング
ゲートに蓄積された電子を第１のソース／ドレイン領域
に引抜くステップをさらに備える。このように、フロー
ティングゲートから電子を引抜く際、正の電圧を印加し
た第１のソース／ドレイン領域にフローティングゲート
から電子が引抜かれるので、それに伴ってトンネル絶縁
膜の第１のソース／ドレイン領域に近い領域にバンド間
トンネル現象による正孔が形成される。そして、第１の
ソース／ドレイン領域に再度チャネルホットエレクトロ
ンを発生させるための正の電圧を印加することにより、
トンネル絶縁膜内の正孔が形成されている領域に近い位
置において、チャネルホットエレクトロンを発生させる
ことができる。そのため、トンネル絶縁膜中において、
有効に正孔と電子とを結合・消滅させることができる。
このためトンネル絶縁膜の膜質の劣化をより有効に防止
することができ、これにより不揮発性半導体記憶装置の
しきい値電圧が変動することを防止できる。この結果、
不揮発性半導体記憶装置の信頼性の低下を防止すること
ができる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００１８】（実施の形態１）図１は、本発明の実施の
形態１によるＤＩＮＯＲ型フラッシュメモリを示した断
面構造図である。図１を参照して、本発明の実施の形態
１によるＤＩＮＯＲ型フラッシュメモリは、ソース領域
３と、ドレイン領域２と、チャネル領域４と、トンネル
絶縁膜５と、フローティングゲート６と、絶縁膜７と、
コントロールゲート８とから構成されている。半導体基
板１の主表面には、チャネル領域４を挟むようにソース
領域３とドレイン領域２とが形成されている。チャネル
領域４上にはトンネル絶縁膜５が形成されている。トン
ネル絶縁膜５上にはフローティングゲート６が形成され
ている。フローティングゲート６上には絶縁膜７が形成
されている。絶縁膜７上にはコントロールゲート８が形
成されている。トンネル絶縁膜５とフローティングゲー
ト６と絶縁膜７とコントロールゲート８との側面には、
サイドウォール酸化膜９ａ、９ｂが形成されている。

【００１９】また、ここでコントロールゲート８に印加
される電圧をＶ_cg、ソース領域３に印加される電圧をＶ
_s、ドレイン領域２に印加される電圧をＶ_d、半導体基
板１に印加される電圧をＶ_bとする。

【００２０】図２〜５および７は、本発明の実施の形態
１によるＤＩＮＯＲ型フラッシュメモリの消去・書込動
作を説明するための断面構造図である。以下、図２〜５
および７を参照して、この実施の形態１によるＤＩＮＯ
Ｒ型フラッシュメモリの消去・書込動作を説明する。

【００２１】まず、図２を参照して、ＤＩＮＯＲ型フラ
ッシュメモリの消去動作を説明する。Ｖ_cgを１０Ｖ、Ｖ
_sを−８Ｖ、Ｖ_bを−８Ｖ、Ｖ_dをＦｌｏａｔｉｎｇと
すると、ＦＮトンネル現象が発生し、トンネル絶縁膜５
の全面を介してチャネル領域４からフローティングゲー
ト６に電子１０が注入される。こうして、フローティン
グゲート６に電子１０が蓄積される。

【００２２】次に、図３を参照して、ＤＩＮＯＲ型フラ
ッシュメモリの書込動作を説明する。Ｖ_cgを−８Ｖ，Ｖ
_dを６Ｖ、Ｖ_bを０Ｖ、Ｖ_sをＦｌｏａｔｉｎｇとする
と、フローティングゲート６とドレイン領域２との間で
ＦＮトンネル現象が発生し、フローティングゲート６内
の電子１０はドレイン領域２に引抜かれる。この際、図
２２に示したように、フローティングゲート６とドレイ
ン領域２との間に発生した高電界により、バンド間トン
ネル現象が発生する。これにより、電子１０と正孔１１
との対が発生し、この正孔１１の一部が、図４に示すよ
うにトンネル絶縁膜５内にトラップされる。

【００２３】そして、このフローティングゲート６内に
電子１０を注入する消去動作を実施する前に、図５に示
すように、チャネルホットエレクトロンを発生させる。
このときの各領域に印加される電圧の条件としては、Ｖ
_cgが５Ｖ以上かつ１２Ｖ以下、Ｖ_dが３Ｖ以上かつ８Ｖ
以下、Ｖ_sとＶ_bとは０Ｖという条件を用いる。また、
Ｖ_cgはＶ_dの値以上となるように制御する。このように
各領域に電圧を印加することにより、ドレイン領域２と
チャネル領域４との境界領域近傍において、チャネルホ
ットエレクトロン１０が発生し、このチャネルホットエ
レクトロン１０がトンネル絶縁膜５内に注入される。こ
の結果、トンネル絶縁膜５内の正孔１１をチャネルホッ
トエレクトロン１０と結合・消滅させることができ、ト
ンネル絶縁膜５の膜質の劣化を防止することができる。

【００２４】ここで、図６（ａ）〜（ｆ）は、トンネル
絶縁膜５中の正孔１１が、チャネルホットエレクトロン
１０と結合・消滅する過程を説明するためのバンドダイ
アグラムである。以下、図６（ａ）〜（ｆ）を参照し
て、トンネル絶縁膜５中の正孔１１がチャネルホットエ
レクトロン１０と結合・消滅する過程を説明する。

【００２５】まず、図６（ａ）は、図４に示したフロー
ティングゲート６から電子１０を引抜いた書込動作後の
状態に対応するバンドダイアグラムである。このよう
に、トンネル絶縁膜５中に正孔１１が存在するため、ポ
テンシャル井戸１３が形成されている。

【００２６】次に、図６（ｂ）は、図５に示したチャネ
ルホットエレクトロン１０が発生した状態に対応するバ
ンドダイアグラムである。チャネルホットエレクトロン
１０のうち、障壁を乗り越えるのに十分なエネルギを持
った一部の電子が、トンネル絶縁膜５中に注入されてい
る。ただし、このときのチャネルホットエレクトロン１
０は、トンネル絶縁膜５中の正孔１１との結合を目的と
しているので、フローティングゲート６まで到達するほ
どの大きなエネルギを持つ必要はない、また、もしフロ
ーティングゲート６までチャネルホットエレクトロン１
０が到達しても、後述するようにすぐにフローティング
ゲート６へ、ＦＮトンネル現象により上記チャネルホッ
トエレクトロン１０よりも大量の電子が注入されるの
で、チャネルホットエレクトロン１０のエネルギを厳密
に制御しなくてもよい。

【００２７】次に、コントロールゲート８には正の電圧
Ｖ_cgが印加されているため、図６（ｃ）に示すようにト
ンネル絶縁膜５中のチャネルホットエレクトロン１０は
フローティングゲート６側へと移動する。

【００２８】次に、図６（ｄ）に示すように、トンネル
絶縁膜５内を移動中に、チャネルホットエレクトロン１
０がポテンシャル井戸１３にトラップされる。

【００２９】次に、図６（ｅ）に示すように、ポテンシ
ャル井戸１３にトラップされたチャネルホットエレクト
ロン１０と正孔１１とが結合する。

【００３０】これによって、図６（ｆ）に示すように、
トンネル絶縁膜５中の正孔１１は消滅する。このように
して、トンネル絶縁膜５は正孔１１が形成された劣化し
た状態から回復する。このように、フローティングゲー
ト６へのＦＮトンネル現象による電子注入に先立って、
チャネルホットエレクトロン１０をトンネル絶縁膜５に
注入するので、トンネル絶縁膜５中の正孔１１がチャネ
ルホットエレクトロン１０と結合・消滅する。そのた
め、フラッシュメモリの消去・書込を繰返しても、トン
ネル絶縁膜５中に正孔１１が蓄積されることはない。

【００３１】そして、図５に示したトンネル絶縁膜５へ
のホットエレクトロン１０の注入の後、図７に示すよう
に、トンネル絶縁膜５の全面より、フローティングゲー
ト６にＦＮトンネル現象により電子１０を注入する。こ
のときの条件は、図２において示した条件と同様であ
る。

【００３２】図８は、本発明の実施の形態１による制御
方法の効果を確認するための試験の結果を示したグラフ
である。縦軸はフラッシュメモリのしきい値電圧を示
し、横軸はフラッシュメモリの消去・書込動作サイクル
数を示す。グラフ中、白抜きの丸と四角とは従来の制御
方法（ＦＮトンネル現象による電子注入のみを用いた消
去）によるしきい値電圧の変化を示し、黒塗りの丸と四
角とは実施の形態１による制御方法（トンネル絶縁膜５
へチャネルホットエレクトロン１０を注入した後、フロ
ーティングゲート６へＦＮトンネル現象により電子を注
入する方法）によるしきい値電圧の変化を示す。また、
グラフ中の丸はフローティングゲート６に電子１０が蓄
積された状態（消去状態）でのしきい値電圧を、グラフ
中の四角はフローティングゲート６から電子１０が引抜
かれている状態（書込状態）でのしきい値電圧を示して
いる。この試験の際の印加電圧、電子注入時間、電子引
抜き時間などの条件は、従来の制御方法と実施の形態１
による制御方法とで同一としている。図８を参照して、
特にフローティングゲート６に電子を蓄積した場合での
しきい値電圧に差異が見られる。これは、従来の制御方
法の場合、図２３に示したように、フローティングゲー
ト１０６のエッジ部からドレイン領域１０２に電子１１
０を引抜く際に生じた正孔１１１が、トンネル絶縁膜１
０５中にトラップされたまま、ＦＮトンネル現象により
フローティングゲート１０６に電子１１０の注入を行な
う。そのため、この電子１１０を注入する際に、トンネ
ル絶縁膜１０５中の正孔１１１により電界強度が増大
し、これによって、フローティングゲート１０６に注入
される電子１１０の量が増加する。そして、消去・書込
動作を繰返し、トンネル絶縁膜１０５中の正孔１１１が
増加してトンネル絶縁膜１０５の膜質が劣化するにつれ
て、印加する電圧は変化していないのにフローティング
ゲート１０６に蓄積される電子１１０は増加していく。
そのため、消去・書込動作サイクル数が増加するにつれ
て、従来の制御方法ではしきい値電圧が高くなり、フラ
ッシュメモリの信頼性が低下する。その一方、実施の形
態１による制御方法では、フローティングゲート６への
電子注入の前に、図５に示すように、チャネルホットエ
レクトロン１０をトンネル絶縁膜５に注入することによ
り、トンネル絶縁膜５中の正孔１１を消去している。こ
のため、消去・書込サイクル数が増えても、トンネル絶
縁膜５の内部に正孔１１が蓄積されることはなく、トン
ネル絶縁膜５の膜質が劣化することもない。そして、し
きい値電圧はほとんど変化せず、フラッシュメモリの信
頼性の低下も見られない。

【００３３】（実施の形態２）本発明の実施の形態２に
よるＤＩＮＯＲ型フラッシュメモリは、図１に示した実
施の形態１によるＤＩＮＯＲ型フラッシュメモリと同様
の構造を備えている。

【００３４】図９および１１は、本発明の実施の形態２
によるＤＩＮＯＲ型フラッシュメモリの消去動作を説明
するための断面構造図である。以下、図９および１１を
参照して、この実施の形態２によるＤＩＮＯＲ型フラッ
シュメモリの消去動作を説明する。

【００３５】まず、図２〜４に示した実施の形態１によ
る動作と同じように、消去・書込動作を実施する。する
と、図４に示すようにトンネル絶縁膜５中に正孔１１が
存在する状態となる。そして、この実施の形態２では、
図９に示すように、フローティングゲート６への電子の
注入の前にトンネル絶縁膜５中の正孔１１を消滅させる
ため、基板ホットエレクトロン１０を発生させる。この
ときの各領域に印加される電圧の条件としては、Ｖ_cgを
Ｖ_dあるいはＶ_s以上かつ１２Ｖ以下、Ｖ_dあるいはＶ
_sがＶ_P超えかつ４Ｖ未満、Ｖ_Pが０Ｖ超えかつ１．２
Ｖ以下、Ｖ_nが０Ｖという条件を用いる。Ｖ_bは０Ｖあ
るいはＦｌｏａｔｉｎｇである。ここでＶ_nは、半導体
基板１０の主表面に形成されたｐ型ウェル１４を囲むよ
うに形成されたｎ型ウェル１５に印加される電圧を表
す。そして、Ｖ_Pとは、半導体基板１０の主表面に形成
されたｐ型ウェル１４に印加される電圧を表わす。ま
た、Ｖ _dおよびＶ_sのどちらか一方に電圧を印加して、
電圧を印加しない他の一方はＦｌｏａｔｉｎｇとしても
よいし、Ｖ_dおよびＶ_sに両方同じ値の電圧を印加して
もよい。このように各領域に電圧を印加することによ
り、チャネル領域４とトンネル絶縁膜５との境界領域近
傍において基板ホットエレクトロン１０が発生する。そ
して、この基板ホットエレクトロン１０は、コントロー
ルゲートに正の電圧が印加されているので、トンネル絶
縁膜５内に注入される。この結果、トンネル絶縁膜５内
の正孔１１を基板ホットエレクトロン１０と結合・消滅
させることができ、トンネル絶縁膜５の膜質の劣化を防
止することができる。

【００３６】ここで、図１０（ａ）〜（ｆ）は、トンネ
ル絶縁膜５中の正孔１１が、基板ホットエレクトロン１
０と結合・消滅する過程を説明するためのバンドダイア
グラムである。以下、図１０（ａ）〜（ｆ）を参照し
て、トンネル絶縁膜５中の正孔１１が基板ホットエレク
トロン１０と結合・消滅する過程を説明する。

【００３７】まず、図１０（ａ）は、図４に示したフロ
ーティングゲート６から電子１０を引抜いた書込動作後
の状態に対応するバンドダイアグラムである。このよう
に、トンネル絶縁膜５中に正孔１１が存在するため、ポ
テンシャル井戸１３が形成されている。次に、図１０
（ｂ）は、図９に示した基板ホットエレクトロン１０が
発生した状態に対応するバンドダイアグラムである。基
板ホットエレクトロン１０のうち、障壁を乗り越えるの
に十分なエネルギを持った一部の電子がトンネル絶縁膜
５中に注入されている。ただし、このときの基板ホット
エレクトロン１０は、トンネル絶縁膜５中の正孔１１と
の結合を目的としているので、フローティングゲート６
まで到達するほどの大きなエネルギを持つ必要はない。
また、もしフローティングゲート６まで基板ホットエレ
クトロン１０が到達しても、後述するようにすぐにフロ
ーティングゲート６へＦＮトンネル現象により上記基板
ホットエレクトロン１０よりも大量の電子が注入される
ので、基板ホットエレクトロン１０のエネルギを厳密に
制御しなくてもよい。

【００３８】次に、コントロールゲート８には正の電圧
Ｖ_cgが印加されているため、図１０（ｃ）に示すよう
に、トンネル絶縁膜５中の基板ホットエレクトロン１０
はフローティングゲート６側へと移動する。

【００３９】次に、図１０（ｄ）に示すように、トンネ
ル絶縁膜５中を移動中に、基板ホットエレクトロン１０
がポテンシャル井戸１３にトラップされる。

【００４０】次に、図１０（ｅ）に示すように、ポテン
シャル井戸１３にトラップされた基板ホットエレクトロ
ン１０と正孔１１とが結合する。

【００４１】これによって、図１０（ｆ）に示すよう
に、トンネル絶縁膜５中の正孔１１は消滅する。このよ
うにして、トンネル絶縁膜５は正孔１１が形成された劣
化した状態から回復する。このように、フローティング
ゲート６へのＦＮトンネル現象による電子注入に先立っ
て、基板ホットエレクトロン１０をトンネル絶縁膜５に
注入するので、トンネル絶縁膜５中の正孔１１が基板ホ
ットエレクトロン１０と結合・消滅する。そのため、フ
ラッシュメモリの消去・書込動作を繰返しても、トンネ
ル絶縁膜５中に正孔１１が蓄積されることはない。

【００４２】そして、図９に示したトンネル絶縁膜５へ
のホットエレクトロン１０の注入の後、図１１に示すよ
うに、トンネル絶縁膜５の全面より、フローティングゲ
ート６にＦＮトンネル現象により電子１０を注入する。
この時の各領域への電圧印加条件は、図２に示した実施
の形態１による条件と同様である。

【００４３】図１２は、本発明の実施の形態２による制
御方法の効果を確認するための試験の結果を示したグラ
フである。縦軸はフラッシュメモリのしきい値電圧を示
し、横軸はフラッシュメモリの消去・書込動作サイクル
数を示す。グラフ中、白抜きの丸と四角とは従来の制御
方法（ＦＮトンネル現象による電子注入のみを用いた消
去動作）によるしきい値電圧の変化を示し、黒塗りの丸
と四角とは実施の形態１による制御方法（トンネル絶縁
膜５へ基板ホットエレクトロン注入を実施後、フローテ
ィングゲート６へＦＮトンネル現象により電子を注入す
る方法）によるしきい値電圧の変化を示す。また、グラ
フ中の丸はフローティングゲート６に電子１０が蓄積さ
れた状態（消去状態）でのしきい値電圧を、グラフ中の
四角はフローティングゲート６から電子１０が引抜かれ
ている状態（書込状態）でのしきい値電圧を示してい
る。この試験の際の印加電圧、電子注入時間、電子引抜
き時間などの条件は、従来の制御方法と実施の形態２に
よる制御方法とで同一としている。図１２を参照して、
図８に示した実施の形態１の場合と同様に、特にフロー
ティングゲート６に電子を蓄積した場合でのしきい値電
圧は、従来の制御方法の場合、段々高くなっている。こ
れは、従来の制御方法の場合、消去・書込動作サイクル
数が増加するにつれて、実施の形態１における試験の場
合と同様に、トンネル絶縁膜５内の正孔１１が増加して
いくからである。その一方、実施の形態２による制御方
法では、フローティングゲート６への電子１０の注入の
前に、基板ホットエレクトロンをトンネル絶縁膜５に注
入することにより、トンネル絶縁膜５中の正孔１１を消
去している。そのため、消去・書込サイクル数が増えて
も、トンネル絶縁膜５の内部に正孔１１が蓄積されるこ
とはなく、トンネル絶縁膜５の膜質が劣化することもな
い。その結果、しきい値電圧はほとんど変化せず、フラ
ッシュメモリの信頼性の低下も見られない。

【００４４】（実施の形態３）本発明の実施の形態３に
よるＮＯＲ型フラッシュメモリは、図１に示した実施の
形態１によるＤＩＮＯＲ型フラッシュメモリと同様の構
造を備えている。ここで、ＮＯＲ型フラッシュメモリ
は、IEDM Tech. Dig. pp.115-118 (1990) に開示され
ているように、フローティングゲート６に電子１０が蓄
積された状態が書込状態、フローティングゲート６から
電子１０が引抜かれた状態が消去状態となる。

【００４５】図１３〜１６および１８は、本発明の実施
の形態３によるＮＯＲ型フラッシュメモリの消去・書込
動作を説明するための断面構造図である。以下、図１３
〜１６および１８を参照して、この実施の形態３による
ＮＯＲ型フラッシュメモリの消去・書込動作を説明す
る。

【００４６】まず、図１３を参照して、ＮＯＲ型フラッ
シュメモリの書込動作を説明する。Ｖ_cgを１２Ｖ、Ｖ_d
を５Ｖ、Ｖ_sを接地すると、チャネルホットエレクトロ
ンが発生し、フローティングゲート６に電子１０が注入
される。この結果、フローティングゲート６に電子１０
が蓄積され、フラッシュメモリの書込動作が行なわれ
る。

【００４７】次に、図１４を参照して、ＮＯＲ型フラッ
シュメモリの消去動作を説明する。Ｖ_cgを−１２Ｖ、Ｖ
_sを５Ｖ、Ｖ_dをＦｌｏａｔｉｎｇとすると、フローテ
ィングゲート６とソース領域３との間で、ＦＮトンネル
現象が発生し、フローティングゲート６内の電子１０は
ソース領域３に引抜かれる。この際、フローティングゲ
ート６とソース領域３との間に発生した高電界により、
バンド間トンネル現象が発生する。これにより、電子１
０と正孔１１との対が発生し、図１５に示すように、こ
の正孔１１の一部がトンネル絶縁膜５内にトラップされ
る。このとき、フローティングゲート６とソース領域３
との間でバンド間トンネル現象が発生し、正孔１１が形
成されるので、トンネル絶縁膜５の内部における正孔１
１の濃度は、ソース領域３側の領域においてより高くな
っている。

【００４８】そして、このフローティングゲート６内に
電子１０を注入する書込動作を実施する前に、図１６に
示すように、チャネルホットエレクトロン１０を発生さ
せる。このとき、トンネル絶縁膜５内の正孔１１が多く
分布している領域近くでチャネルホットエレクトロン１
０を発生させるために、各領域に印加する電圧の条件と
しては、Ｖ_cgが５Ｖ以上かつ１２Ｖ以下、Ｖ_sが３Ｖ以
上かつ８Ｖ以下、Ｖ_dとＶ_bとは０Ｖという条件を用い
る。また、Ｖ_cgはＶ_sの値以上となるように制御する。
このように各領域に電圧を印加することにより、ソース
領域３とチャネル領域４との境界領域近傍において、チ
ャネルホットエレクトロン１０が発生し、このチャネル
ホットエレクトロン１０がトンネル絶縁膜５内に注入さ
れる。この結果、トンネル絶縁膜５内の正孔１１をチャ
ネルホットエレクトロン１０と結合・消滅させることが
でき、トンネル絶縁膜５の膜質の劣化を防止することが
できる。

【００４９】ここで、図１７（ａ）〜（ｆ）は、トンネ
ル絶縁膜５中の正孔１１が、チャネルホットエレクトロ
ン１０と結合・消滅する過程を説明するためのバンドダ
イアグラムであり、図６（ａ）〜（ｆ）に示したバンド
ダイアグラムと基本的に同様である。そして、実施の形
態３の場合も、実施の形態１の場合と同様に、チャネル
ホットエレクトロン１０が、トンネル絶縁膜５内のポテ
ンシャル井戸１３にトラップされた後、正孔１１と結合
することにより、正孔１１は消滅する。そのため、フラ
ッシュメモリの消去・書込動作を繰返しても、トンネル
絶縁膜５中に正孔１１が蓄積されることがない。

【００５０】そして、図１６に示したトンネル絶縁膜５
へのチャネルホットエレクトロン１０の注入の後、図１
８に示すように、フローティングゲート６にチャネルホ
ットエレクトロン１０を注入する。このときの各領域に
印加される電圧の条件は、図１３に示した書込動作の場
合と同様である。

【００５１】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。たとえば、実施の形態１〜３では、ＤＩＮＯ
Ｒ型およびＮＯＲ型のフラッシュメモリについて述べた
が、このようなトンネル絶縁膜の膜質の劣化という問題
はIEDM Tech. Dig. p.991 (1992) に開示されているＡ
ＮＤ型フラッシュメモリでも同様に起こり得る問題であ
り、このようなＡＮＤ型フラッシュメモリについても本
発明は適用可能である。

【００５２】

【発明の効果】以上のように、請求項１〜５の発明によ
れば、電気的に情報の書込および消去が可能な不揮発性
半導体記憶装置の制御方法において、フローティングゲ
ートに電子を注入するステップの前に、トンネル絶縁膜
に電子を注入するステップを実施するので、トンネル絶
縁膜中に正孔が蓄積されることを防止することができ
る。その結果、トンネル絶縁膜の膜質の劣化を防止し、
不揮発性半導体記憶装置の信頼性の低下を防止し得る、
不揮発性半導体記憶装置の制御方法を提供することがで
きる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるＤＩＮＯＲ型フ
ラッシュメモリを示した断面構造図である。

【図２】図１に示した実施の形態１によるＤＩＮＯＲ
型フラッシュメモリの消去工程を説明するための断面構
造図である。

【図３】図１に示した実施の形態１によるＤＩＮＯＲ
型フラッシュメモリの書込工程を説明するための断面構
造図である。

【図４】図１に示した実施の形態１によるＤＩＮＯＲ
型フラッシュメモリの書込工程後の状態を説明するため
の断面構造図である。

【図５】図１に示した実施の形態１によるＤＩＮＯＲ
型フラッシュメモリのトンネル絶縁膜にチャネルホット
エレクトロンを注入する動作を説明するための断面構造
図である。

【図６】図１に示した実施の形態１によるＤＩＮＯＲ
型フラッシュメモリのトンネル絶縁膜中の正孔が消滅す
る過程を説明するためのバンドダイアグラムである。

【図７】図１に示した実施の形態１によるＤＩＮＯＲ
型フラッシュメモリの消去動作を説明するための断面構
造図である。

【図８】図１に示した実施の形態１によるＤＩＮＯＲ
型フラッシュメモリの制御方法の効果を確認するための
試験の結果を示したグラフである。

【図９】本発明の実施の形態２によるＤＩＮＯＲ型フ
ラッシュメモリのトンネル絶縁膜に基板ホットエレクト
ロンを注入する動作を説明するための断面構造図であ
る。

【図１０】本発明の実施の形態２によるＤＩＮＯＲ型
フラッシュメモリのトンネル絶縁膜中の正孔が消滅する
過程を説明するためのバンドダイアグラムである。

【図１１】本発明の実施の形態２によるＤＩＮＯＲ型
フラッシュメモリの消去動作を説明するための断面構造
図である。

【図１２】実施の形態２によるＤＩＮＯＲ型フラッシ
ュメモリの制御方法の効果を確認するための試験の結果
を示したグラフである。

【図１３】実施の形態３によるＮＯＲ型フラッシュメ
モリの書込動作を説明するための断面構造図である。

【図１４】実施の形態３によるＮＯＲ型フラッシュメ
モリの消去動作を説明するための断面構造図である。

【図１５】実施の形態３によるＮＯＲ型フラッシュメ
モリの消去動作後の状態を説明するための断面構造図で
ある。

【図１６】実施の形態３によるＮＯＲ型フラッシュメ
モリのトンネル絶縁膜へチャネルホットエレクトロンを
注入する動作を説明するための断面構造図である。

【図１７】実施の形態３によるＮＯＲ型フラッシュメ
モリのトンネル絶縁膜中の正孔が消滅する過程を説明す
るためのバンドダイアグラムである。

【図１８】実施の形態３によるＮＯＲ型フラッシュメ
モリの書込動作を説明するための断面構造図である。

【図１９】従来のＤＩＮＯＲ型フラッシュメモリを示
した断面構造図である。

【図２０】従来のＤＩＮＯＲ型フラッシュメモリの消
去動作を説明するための断面構造図である。

【図２１】従来のＤＩＮＯＲ型フラッシュメモリの書
込動作を説明するための断面構造図である。

【図２２】従来のＤＩＮＯＲ型フラッシュメモリの書
込動作においてバンド間トンネル現象が発生した状態を
説明するための断面構造図である。

【図２３】従来のＤＩＮＯＲ型フラッシュメモリにお
いてトンネル絶縁膜中に正孔が蓄積された状態で消去動
作を行なっている状態を説明するための断面構造図であ
る。

【符号の説明】

１半導体基板、２ソース領域、３ドレイン領域、
４チャネル領域、５トンネル絶縁膜、６フローティ
ングゲート、７絶縁膜、８コントロールゲート、９
ａ，９ｂサイドウォール酸化膜、１０電子、１１
正孔、１２空乏化領域、１３ポテンシャル井戸、１
４，１５ウェル。

Claims

【特許請求の範囲】

【請求項１】フローティングゲートと、トンネル絶縁
膜と、第１および第２のソース／ドレイン領域と、コン
トロールゲートとを備える不揮発性半導体記憶装置の制
御方法であって、前記トンネル絶縁膜に電子を注入するステップと、前記トンネル絶縁膜に電子を注入するステップの後に、
前記フローティングゲートに電子を注入するステップと
を含む、不揮発性半導体記憶装置の制御方法。
【請求項２】前記トンネル絶縁膜に注入される電子
が、前記第１のソース／ドレイン領域に正の電圧を印加
し、前記第２のソース／ドレイン領域を接地することに
より発生するチャネルホットエレクトロンである、請求
項１に記載の不揮発性半導体記憶装置の制御方法。
【請求項３】前記トンネル絶縁膜に注入される電子
が、コントロールゲートに正の電圧を印加することによ
り発生する基板ホットエレクトロンである、請求項１に
記載の不揮発性半導体記憶装置の制御方法。
【請求項４】前記フローティングゲートに電子を注入
するステップが、前記コントロールゲートに正の電圧を
印加し、前記ソース領域を接地することにより発生する
ファウラー・ノルドハイムトンネル現象により、前記フ
ローティングゲートに電子を注入するステップを含む、
請求項２または３に記載の不揮発性半導体記憶装置の制
御方法。
【請求項５】前記フローティングゲートに蓄積された
電子を、前記第１のソース／ドレイン領域に正の電圧を
印加することにより発生するファウラー・ノルドハイム
トンネル現象を利用して前記第１のソース／ドレイン領
域に引抜くステップをさらに備える、請求項２に記載の
不揮発性半導体記憶装置の制御方法。