JPH11316773A - 半導体集積回路のレイアウト面積見積り方法およびそのｃａｄ装置 - Google Patents
半導体集積回路のレイアウト面積見積り方法およびそのｃａｄ装置Info
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- JPH11316773A JPH11316773A JP10123163A JP12316398A JPH11316773A JP H11316773 A JPH11316773 A JP H11316773A JP 10123163 A JP10123163 A JP 10123163A JP 12316398 A JP12316398 A JP 12316398A JP H11316773 A JPH11316773 A JP H11316773A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】論理回路の回路構成（信号接続関係の複雑度）
を考慮してレイアウト面積の見積り精度を向上し、必要
最小限の開発期間とレイアウト面積で未配線の残留しな
い配置配線を実現することである。 【解決手段】論理回路の接続情報を入力し（処理Ｓ
１）、各論理セルの論理段数を割り付け処理Ｓ２で論理
セルの各端子についてノード名，端子属性，論理セル
名，論理段数を組み合わせたデータを作成し、論理段数
別の総入力端子数の分散の算出処理Ｓ３と、出力端子と
入力端子間の論理段差のパラメータの算出処理Ｓ４と、
各論理セルの総接続端子数のパラメータの算出処理Ｓ５
で算出されたパラメータからレイアウト面積の見積り計
算式の算出処理６、レイアウト面積の見積り算出処理７
でレイアウト面積を見積る。
を考慮してレイアウト面積の見積り精度を向上し、必要
最小限の開発期間とレイアウト面積で未配線の残留しな
い配置配線を実現することである。 【解決手段】論理回路の接続情報を入力し（処理Ｓ
１）、各論理セルの論理段数を割り付け処理Ｓ２で論理
セルの各端子についてノード名，端子属性，論理セル
名，論理段数を組み合わせたデータを作成し、論理段数
別の総入力端子数の分散の算出処理Ｓ３と、出力端子と
入力端子間の論理段差のパラメータの算出処理Ｓ４と、
各論理セルの総接続端子数のパラメータの算出処理Ｓ５
で算出されたパラメータからレイアウト面積の見積り計
算式の算出処理６、レイアウト面積の見積り算出処理７
でレイアウト面積を見積る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウトに関し、論理回路の接続情報を基にしたレイ
アウト面積の見積り方法に関する。
レイアウトに関し、論理回路の接続情報を基にしたレイ
アウト面積の見積り方法に関する。
【０００２】
【従来の技術】従来、特にレイアウト面積の見積り方法
について明確な方法はなく、現在レイアウト面積を見積
る方法としては 各論理セルの面積の総和と接続される
出力端子と入力端子の対の数（以下Ｐｉｎ ｐａｉｒ数
とする）やＮＥＴ数，使用される論理セル数，使用され
る論理セルの種類毎の論理セル数によって、過去の実績
を基に経験的にレイアウト面積を見積っている。
について明確な方法はなく、現在レイアウト面積を見積
る方法としては 各論理セルの面積の総和と接続される
出力端子と入力端子の対の数（以下Ｐｉｎ ｐａｉｒ数
とする）やＮＥＴ数，使用される論理セル数，使用され
る論理セルの種類毎の論理セル数によって、過去の実績
を基に経験的にレイアウト面積を見積っている。
【０００３】自動レイアウトシステム中の自動配置手法
については 特開平３−２４２９５３号公報に記載され
ているように、３段階配置手法が広く用いられている。
この方法では、信号接続関係において、接続強度の強い
論理セルを集めてクラスタを生成する段階（前処理）
と、チップ上にそのクラスタを初期的に割り当てる段階
（初期配置処理）と、入れ替え改善を行う段階（配置改
善処理）とに分かれており、この順序で処理が行われ
る。この順序で処理が進められた場合、上流段階である
ほどその処理結果の品質が、最終的な配置結果の良否に
大きく影響を与える。
については 特開平３−２４２９５３号公報に記載され
ているように、３段階配置手法が広く用いられている。
この方法では、信号接続関係において、接続強度の強い
論理セルを集めてクラスタを生成する段階（前処理）
と、チップ上にそのクラスタを初期的に割り当てる段階
（初期配置処理）と、入れ替え改善を行う段階（配置改
善処理）とに分かれており、この順序で処理が行われ
る。この順序で処理が進められた場合、上流段階である
ほどその処理結果の品質が、最終的な配置結果の良否に
大きく影響を与える。
【０００４】信号接続関係の複雑度によって配線に必要
な面積が大きく変動するため、配置配線を始める前に信
号接続関係や接続強度という論理回路の回路構成を考慮
する必要がある。
な面積が大きく変動するため、配置配線を始める前に信
号接続関係や接続強度という論理回路の回路構成を考慮
する必要がある。
【０００５】セル配置領域や配線領域が十分あるチップ
サイズを選択しないと配置配線後に未配線が残留するこ
とになる。その場合は、未配線が無くなるまでチップ面
積を拡大して配置配線を最初からやり直すか、回路自体
を設計し直し配置配線を最初からやり直す必要があり、
どちらの場合も開発期間の増加を招く。
サイズを選択しないと配置配線後に未配線が残留するこ
とになる。その場合は、未配線が無くなるまでチップ面
積を拡大して配置配線を最初からやり直すか、回路自体
を設計し直し配置配線を最初からやり直す必要があり、
どちらの場合も開発期間の増加を招く。
【０００６】そのため、小さい論理セルが集まっている
セル列近辺を通過する配線が存在する場合、配線を迂回
させるか、通過配線専用のフィードスルーセルを挿入す
る必要があり、ブロック数、トラック数の増加を生じ
る。この改善のため前述の特開平３−２４２９５３号公
報の記載では、配線混雑度を考慮した評価関数を用い、
論理セルグループ間で端子数、論理セル上通過可能配線
本数、論理セル上の平均面積を均一化することにより、
局所的に小さい論理セルが集中することを防ぎ、フィー
ルドスルー発生を最小限度にするというものである。
セル列近辺を通過する配線が存在する場合、配線を迂回
させるか、通過配線専用のフィードスルーセルを挿入す
る必要があり、ブロック数、トラック数の増加を生じ
る。この改善のため前述の特開平３−２４２９５３号公
報の記載では、配線混雑度を考慮した評価関数を用い、
論理セルグループ間で端子数、論理セル上通過可能配線
本数、論理セル上の平均面積を均一化することにより、
局所的に小さい論理セルが集中することを防ぎ、フィー
ルドスルー発生を最小限度にするというものである。
【０００７】さらに、近年、技術の進歩により大規模な
論理回路を１つのチップに収めることが可能なった反
面、１回の配置配線の実行時間も長期化するため、何度
も配置配線を実行することは開発期間を著しく増加させ
てしまう。
論理回路を１つのチップに収めることが可能なった反
面、１回の配置配線の実行時間も長期化するため、何度
も配置配線を実行することは開発期間を著しく増加させ
てしまう。
【０００８】セル配置領域や配線領域に余裕持たせすぎ
ると未配線のない配置配線は容易であるが、チップサイ
ズ増加による製品コストの増加を招く。
ると未配線のない配置配線は容易であるが、チップサイ
ズ増加による製品コストの増加を招く。
【０００９】現在の経験的なレイアウトの見積り方法で
は、論理回路の回路構成についてなんら考慮されていな
いため、配置配線の実行後に未配線や無駄なセル配置領
域や配線領域が生じる可能性が高い。必要最小限の開発
期間とレイアウト面積で未配線の残留しない配置配線を
実行するためには、論理回路の回路構成を考慮してレイ
アウト面積の見積り精度の向上と最適化をはかることが
重要である。
は、論理回路の回路構成についてなんら考慮されていな
いため、配置配線の実行後に未配線や無駄なセル配置領
域や配線領域が生じる可能性が高い。必要最小限の開発
期間とレイアウト面積で未配線の残留しない配置配線を
実行するためには、論理回路の回路構成を考慮してレイ
アウト面積の見積り精度の向上と最適化をはかることが
重要である。
【００１０】
【発明が解決しようとする課題】第１の問題点は、従来
の自動配置配線を行なわないレイアウト見積り方法は回
路設計段階で見積ることが可能な反面、配置配線実行後
に未配線や無駄なセル配置領域や配線領域を生やすいた
め、チップ面積を変更し何度も配置配線を実行すること
で開発期間が増加することである。
の自動配置配線を行なわないレイアウト見積り方法は回
路設計段階で見積ることが可能な反面、配置配線実行後
に未配線や無駄なセル配置領域や配線領域を生やすいた
め、チップ面積を変更し何度も配置配線を実行すること
で開発期間が増加することである。
【００１１】その理由は、レイアウト面積の見積りの
際、セル使用率やＰｉｎ Ｐａｉｒ数をチップ全体に対
して求めており、個々の論理セルの接続関係を考慮でき
ていないため、必要かつ最小限なセル配置領域および配
線領域が局所的にも満足しているかの判断ができないた
めである。
際、セル使用率やＰｉｎ Ｐａｉｒ数をチップ全体に対
して求めており、個々の論理セルの接続関係を考慮でき
ていないため、必要かつ最小限なセル配置領域および配
線領域が局所的にも満足しているかの判断ができないた
めである。
【００１２】第２の問題点は、従来の自動配置配線を行
なうレイアウト見積り方法は必要最小限のセル配置領域
と配線領域であることを確認するのに何度も自動配置配
線を実行しなければならないことある。
なうレイアウト見積り方法は必要最小限のセル配置領域
と配線領域であることを確認するのに何度も自動配置配
線を実行しなければならないことある。
【００１３】その理由は、未配線が発生すればセル配置
領域や配線領域が不足していることが容易に判断できる
が、無駄がないかどうかは、より小さなチップサイズで
レイアウトした場合未配線が発生するか否かでしか判断
できないため非常に多くの自動配置配線の実行を必要と
する。
領域や配線領域が不足していることが容易に判断できる
が、無駄がないかどうかは、より小さなチップサイズで
レイアウトした場合未配線が発生するか否かでしか判断
できないため非常に多くの自動配置配線の実行を必要と
する。
【００１４】第３の問題点は、従来の自動配置配線を行
なうレイアウト見積り方法は回路設計段階での見積りが
非常に難しいことである。
なうレイアウト見積り方法は回路設計段階での見積りが
非常に難しいことである。
【００１５】その理由はレイアウト可能な環境が整い、
かつレイアウト可能な回路が完成していなければレイア
ウトが実行できない反面、回路設計の最終段階以前では
この条件が整っていないことが非常に多いためである。
かつレイアウト可能な回路が完成していなければレイア
ウトが実行できない反面、回路設計の最終段階以前では
この条件が整っていないことが非常に多いためである。
【００１６】本発明の目的は、論理回路の回路構成を考
慮し、レイアウト面積の見積り精度を向上することで、
必要最小限の開発期間とレイアウト面積で未配線の残留
しない配置配線を実現することにある。
慮し、レイアウト面積の見積り精度を向上することで、
必要最小限の開発期間とレイアウト面積で未配線の残留
しない配置配線を実現することにある。
【００１７】
【課題を解決するための手段】本発明の半導体集積回路
のレイアウト面積見積り方法は、マスクレイアウトパタ
ーンに用いる論理回路の論理セルがレイアウトパターン
情報として予めセルライブラリに格納され、このセルラ
イブラリから抽出された前記論理セル群の配置配線およ
びアートワークパターン生成をＣＡＤ装置のホストコン
ピュータ上で実行させることによって設計される半導体
集積回路のレイアウト面積見積り方法において、前記論
理回路の接続情報から、前記論理セルそれぞれの論理段
数を割付手段を用いて前記論理セルの各入力および出力
端子毎にノード名、端子属性、前記論理セル名および前
記論理段数をそれぞれ組み合わせたデータを作成し、前
記論理段数別に入力端子数に対する総入力端子数の比率
の分散を求める算出手段と、前記出力端子および前記入
力端子間における論理段数の差のパラメータの算出手段
と、前記論理セルそれぞれに対する総接続端子数のパラ
メータの算出手段とを用いて算出された前記分散、前記
論理段差および前記総接続端子数のパラメータにより自
動レイアウトによる配置配線実行時の配線混雑度を予測
し未配線が残留しないレイアウト面積を見積ることを特
徴とするまた、前記論理段数の割り付けは、前記接続情
報から前記ノード名、前記端子属性および前記論理セル
名のそれぞれのデータの組み合わせを抽出するステップ
と、外部入力端子に対応するノード名を前記論理セルそ
れぞれの前記入力端子について検索するステップと、前
記検索により一致した前記入力端子の属する前記論理セ
ルを暫定的に論理段数１段目とし、その論理セルの前記
出力端子のノード名に接続される他の前記論理セルの前
記入力端子を検索するステップと、新たに検索された入
力端子が属する前記論理セルの前記論理段数を暫定的に
前記出力端子の前記論理段数に１を加えた値とし、新た
に論理段数が決められた前記論理セルの出力端子のノー
ド名を前記論理セルそれぞれの入力端子について検索す
るステップと、検索対象の前記論理セルの出力端子のノ
ード名が全て前記外部出力端子になるまで繰り返すステ
ップと、重複して検索される前記論理セル名が各段数に
またがる場合は、最大の前記段数をその論理セルの最終
的な論理段数として割り付け、かつ全ての端子について
前記ノード名、端子属性、前記論理セル名および前記論
理段数を対にしたデータを作成するステップとを有して
実行することができる。
のレイアウト面積見積り方法は、マスクレイアウトパタ
ーンに用いる論理回路の論理セルがレイアウトパターン
情報として予めセルライブラリに格納され、このセルラ
イブラリから抽出された前記論理セル群の配置配線およ
びアートワークパターン生成をＣＡＤ装置のホストコン
ピュータ上で実行させることによって設計される半導体
集積回路のレイアウト面積見積り方法において、前記論
理回路の接続情報から、前記論理セルそれぞれの論理段
数を割付手段を用いて前記論理セルの各入力および出力
端子毎にノード名、端子属性、前記論理セル名および前
記論理段数をそれぞれ組み合わせたデータを作成し、前
記論理段数別に入力端子数に対する総入力端子数の比率
の分散を求める算出手段と、前記出力端子および前記入
力端子間における論理段数の差のパラメータの算出手段
と、前記論理セルそれぞれに対する総接続端子数のパラ
メータの算出手段とを用いて算出された前記分散、前記
論理段差および前記総接続端子数のパラメータにより自
動レイアウトによる配置配線実行時の配線混雑度を予測
し未配線が残留しないレイアウト面積を見積ることを特
徴とするまた、前記論理段数の割り付けは、前記接続情
報から前記ノード名、前記端子属性および前記論理セル
名のそれぞれのデータの組み合わせを抽出するステップ
と、外部入力端子に対応するノード名を前記論理セルそ
れぞれの前記入力端子について検索するステップと、前
記検索により一致した前記入力端子の属する前記論理セ
ルを暫定的に論理段数１段目とし、その論理セルの前記
出力端子のノード名に接続される他の前記論理セルの前
記入力端子を検索するステップと、新たに検索された入
力端子が属する前記論理セルの前記論理段数を暫定的に
前記出力端子の前記論理段数に１を加えた値とし、新た
に論理段数が決められた前記論理セルの出力端子のノー
ド名を前記論理セルそれぞれの入力端子について検索す
るステップと、検索対象の前記論理セルの出力端子のノ
ード名が全て前記外部出力端子になるまで繰り返すステ
ップと、重複して検索される前記論理セル名が各段数に
またがる場合は、最大の前記段数をその論理セルの最終
的な論理段数として割り付け、かつ全ての端子について
前記ノード名、端子属性、前記論理セル名および前記論
理段数を対にしたデータを作成するステップとを有して
実行することができる。
【００１８】さらに、前記分散の算出は、前記論理段数
が割り付けられたデータを入力するステップと、前記論
理段数について前記組み合わせたデータのソートを行な
うステップと、前記論理段数毎に前記入力端子数を集計
し、これら入力端子数の比率を算出するステップと、前
記論理段数に対する前記入力端子数の比率の分散値を算
出し、信号接続関係の複雑度を表わすパラメータとする
ステップとを有して実行することができる。
が割り付けられたデータを入力するステップと、前記論
理段数について前記組み合わせたデータのソートを行な
うステップと、前記論理段数毎に前記入力端子数を集計
し、これら入力端子数の比率を算出するステップと、前
記論理段数に対する前記入力端子数の比率の分散値を算
出し、信号接続関係の複雑度を表わすパラメータとする
ステップとを有して実行することができる。
【００１９】さらにまた、前記論理段差のパラメータ算
出は、前記論理段数が割り付けられたデータを入力する
ステップと、前記ノード名についてデータのソートを行
なうステップと、同一ノード名の付された前記入力端子
それぞれについて、前記出力端子が属する前記論理セル
の前記論理段数と前記入力端子が属する前記論理セルの
前記論理段数の差である論理段差を算出するステップ
と、前記論理段差数毎に前記入力端子数を集計し、これ
ら入力端子数の比率を算出するステップと、前記論理段
差数それぞれの前記入力端子数の比率に対して前記論理
段差数の増加に従って重み付けを行ない前記論理段差数
が１の値から順次に減じていった値を算出し、信号接続
関係の複雑度を表わすパラメータとするステップとを有
して実行することができる。
出は、前記論理段数が割り付けられたデータを入力する
ステップと、前記ノード名についてデータのソートを行
なうステップと、同一ノード名の付された前記入力端子
それぞれについて、前記出力端子が属する前記論理セル
の前記論理段数と前記入力端子が属する前記論理セルの
前記論理段数の差である論理段差を算出するステップ
と、前記論理段差数毎に前記入力端子数を集計し、これ
ら入力端子数の比率を算出するステップと、前記論理段
差数それぞれの前記入力端子数の比率に対して前記論理
段差数の増加に従って重み付けを行ない前記論理段差数
が１の値から順次に減じていった値を算出し、信号接続
関係の複雑度を表わすパラメータとするステップとを有
して実行することができる。
【００２０】また、前記総接続端子数のパラメータ算出
は、前記論理段数が割り付けられたデータを入力するス
テップと、前記ノード名についてデータのソートを行な
うステップと、前記ノード毎に接続される入力および出
力端子数の合計を算出し、１を減じたデータを作成する
ステップと、前記論理セルの全入出力端子の前記ノード
名について前記データを検索し、加算することで１つの
前記論理セルに接続される入出力端子数の合計を算出
し、この作業を全ての論理セルについておこなうステッ
プと、１つの論理セルあたりに接続される入出力端子数
の合計で分類し、前記接続端子数の合計をいくつかの区
間に分け、これらの区間毎に前記論理セル数を集計し、
前記論理セル数の比率を算出するステップと、前記接続
端子数別の各区間の前記論理セル数の比率に対して、前
記接続端子数の増加に従って重み付けを行ないその合計
を算出し、信号接続関係の複雑度を表わすパラメータと
するステップとを有することができる。
は、前記論理段数が割り付けられたデータを入力するス
テップと、前記ノード名についてデータのソートを行な
うステップと、前記ノード毎に接続される入力および出
力端子数の合計を算出し、１を減じたデータを作成する
ステップと、前記論理セルの全入出力端子の前記ノード
名について前記データを検索し、加算することで１つの
前記論理セルに接続される入出力端子数の合計を算出
し、この作業を全ての論理セルについておこなうステッ
プと、１つの論理セルあたりに接続される入出力端子数
の合計で分類し、前記接続端子数の合計をいくつかの区
間に分け、これらの区間毎に前記論理セル数を集計し、
前記論理セル数の比率を算出するステップと、前記接続
端子数別の各区間の前記論理セル数の比率に対して、前
記接続端子数の増加に従って重み付けを行ないその合計
を算出し、信号接続関係の複雑度を表わすパラメータと
するステップとを有することができる。
【００２１】本発明の半導体集積回路のレイアウト見積
り方法の他の特徴は、マスクレイアウトパターンに用い
る論理回路の論理セルがレイアウトパターン情報として
予めセルライブラリに格納され、このセルライブラリか
ら抽出された前記論理セル群の配置配線およびアートワ
ークパターン生成をＣＡＤ装置のホストコンピュータ上
で実行させることによって設計される半導体集積回路の
レイアウト面積見積り方法において、前記論理回路の接
続情報から前記論理セルそれぞれの論理段数を抽出し、
同一の論理段数に属する前記論理セルの総入力端子数を
集計し、論理段数毎の総入力端子数に対する比率の分散
値を信号接続関係の複雑度を表わすパラメータとして算
出し、これらの抽出、集計および算出結果を用いてレイ
アウト面積を算出することにある。
り方法の他の特徴は、マスクレイアウトパターンに用い
る論理回路の論理セルがレイアウトパターン情報として
予めセルライブラリに格納され、このセルライブラリか
ら抽出された前記論理セル群の配置配線およびアートワ
ークパターン生成をＣＡＤ装置のホストコンピュータ上
で実行させることによって設計される半導体集積回路の
レイアウト面積見積り方法において、前記論理回路の接
続情報から前記論理セルそれぞれの論理段数を抽出し、
同一の論理段数に属する前記論理セルの総入力端子数を
集計し、論理段数毎の総入力端子数に対する比率の分散
値を信号接続関係の複雑度を表わすパラメータとして算
出し、これらの抽出、集計および算出結果を用いてレイ
アウト面積を算出することにある。
【００２２】本発明の半導体集積回路のレイアウト見積
り方法のさらに他の特徴は、マスクレイアウトパターン
に用いる論理回路の論理セルがレイアウトパターン情報
として予めセルライブラリに格納され、このセルライブ
ラリから抽出された前記論理セル群の配置配線およびア
ートワークパターン生成をＣＡＤ装置のホストコンピュ
ータ上で実行させることによって設計される半導体集積
回路のレイアウト面積見積り方法において、前記論理回
路の接続情報から論理セルそれぞれの論理段数を抽出
し、出力端子が属する前記論理セルの前記論理段数と前
記出力端子に接続される入力端子が属する前記論理セル
の前記論理段数の差である論理段差を全ての前記入力端
子について算出し、前記論理段差に着目し、この論理段
差毎の入力端子数を全入力端子数の値に対する前記論理
段差数で除した値に応じて重み付けを行ない、この重み
付の値を前記論理段差が１の値から順次に減じていった
値を信号接続関係の複雑度を表わすパラメータとして算
出し、レイアウト面積を算出することにある。
り方法のさらに他の特徴は、マスクレイアウトパターン
に用いる論理回路の論理セルがレイアウトパターン情報
として予めセルライブラリに格納され、このセルライブ
ラリから抽出された前記論理セル群の配置配線およびア
ートワークパターン生成をＣＡＤ装置のホストコンピュ
ータ上で実行させることによって設計される半導体集積
回路のレイアウト面積見積り方法において、前記論理回
路の接続情報から論理セルそれぞれの論理段数を抽出
し、出力端子が属する前記論理セルの前記論理段数と前
記出力端子に接続される入力端子が属する前記論理セル
の前記論理段数の差である論理段差を全ての前記入力端
子について算出し、前記論理段差に着目し、この論理段
差毎の入力端子数を全入力端子数の値に対する前記論理
段差数で除した値に応じて重み付けを行ない、この重み
付の値を前記論理段差が１の値から順次に減じていった
値を信号接続関係の複雑度を表わすパラメータとして算
出し、レイアウト面積を算出することにある。
【００２３】本発明の半導体集積回路のレイアウト見積
り方法のさらにまた他の特徴は、マスクレイアウトパタ
ーンに用いる論理回路の論理セルがレイアウトパターン
情報として予めセルライブラリに格納され、このセルラ
イブラリから抽出された前記論理セル群の配置配線およ
びアートワークパターン生成をＣＡＤ装置のホストコン
ピュータ上で実行させることによって設計される半導体
集積回路のレイアウト面積見積り方法において、前記論
理回路の接続情報から１つの前記論理セルに接続される
全ての接続端子数を集計し、かつ前記接続端子数に着目
して、前記接続端子数毎に前記論理セルの数を全論理セ
ル数で除した値に対し前記接続端子数の増加に従って重
み付けを行なった値の総和を、信号接続関係の複雑度を
表わすパラメータとして算出し、レイアウト面積を算出
することにある。
り方法のさらにまた他の特徴は、マスクレイアウトパタ
ーンに用いる論理回路の論理セルがレイアウトパターン
情報として予めセルライブラリに格納され、このセルラ
イブラリから抽出された前記論理セル群の配置配線およ
びアートワークパターン生成をＣＡＤ装置のホストコン
ピュータ上で実行させることによって設計される半導体
集積回路のレイアウト面積見積り方法において、前記論
理回路の接続情報から１つの前記論理セルに接続される
全ての接続端子数を集計し、かつ前記接続端子数に着目
して、前記接続端子数毎に前記論理セルの数を全論理セ
ル数で除した値に対し前記接続端子数の増加に従って重
み付けを行なった値の総和を、信号接続関係の複雑度を
表わすパラメータとして算出し、レイアウト面積を算出
することにある。
【００２４】また、前記論理回路の任意の階層毎および
全ての階層におけるレイアウト面積の見積りに適用され
る。
全ての階層におけるレイアウト面積の見積りに適用され
る。
【００２５】本発明の半導体集積回路のＣＡＤ装置の特
徴は、マスクレイアウトパターンに用いる論理回路の論
理セルがレイアウトパターン情報として予めセルライブ
ラリに格納され、このセルライブラリから抽出された前
記論理セル群の配置配線およびアートワークパターン生
成をＣＡＤ装置のホストコンピュータ上で実行させるこ
とによって設計される半導体集積回路のＣＡＤ装置にお
いて、前記論理回路の接続情報から、前記論理セルそれ
ぞれの論理段数を割付手段を用いて前記論理セルの各端
子毎にノード名、端子属性、前記論理セル名および前記
論理段数を組み合わせたデータを作成し、前記論理段数
別に求める総入力端子数に対する比率の分散を求める算
出手段と、出力端子および入力端子間における論理段差
のパラメータの算出手段と、前記論理セルそれぞれに対
する総接続端子数のパラメータの算出手段とを有し、前
記分散、前記論理段差および前記総接続端子数のパラメ
ータ算出手段によりレイアウト面積を見積ることにあ
る。
徴は、マスクレイアウトパターンに用いる論理回路の論
理セルがレイアウトパターン情報として予めセルライブ
ラリに格納され、このセルライブラリから抽出された前
記論理セル群の配置配線およびアートワークパターン生
成をＣＡＤ装置のホストコンピュータ上で実行させるこ
とによって設計される半導体集積回路のＣＡＤ装置にお
いて、前記論理回路の接続情報から、前記論理セルそれ
ぞれの論理段数を割付手段を用いて前記論理セルの各端
子毎にノード名、端子属性、前記論理セル名および前記
論理段数を組み合わせたデータを作成し、前記論理段数
別に求める総入力端子数に対する比率の分散を求める算
出手段と、出力端子および入力端子間における論理段差
のパラメータの算出手段と、前記論理セルそれぞれに対
する総接続端子数のパラメータの算出手段とを有し、前
記分散、前記論理段差および前記総接続端子数のパラメ
ータ算出手段によりレイアウト面積を見積ることにあ
る。
【００２６】
【発明の実施の形態】はじめに本発明の概要を述べる
と、論理回路の接続情報から回路構成を表わすパラメー
タを抽出するため、使用セル面積の総和、Ｐｉｎ Ｐａ
ｉｒ数、ＮＥＴ数、論理セル数、使用される論理セルの
種類毎の論理セル数だけではわからない配置配線実行時
に問題となる論理セル間の信号接続関係の複雑度を考慮
することができ、最適なレイアウト面積を見積ることで
配置配線時の未配線の発生を防ぐことができるものであ
る。
と、論理回路の接続情報から回路構成を表わすパラメー
タを抽出するため、使用セル面積の総和、Ｐｉｎ Ｐａ
ｉｒ数、ＮＥＴ数、論理セル数、使用される論理セルの
種類毎の論理セル数だけではわからない配置配線実行時
に問題となる論理セル間の信号接続関係の複雑度を考慮
することができ、最適なレイアウト面積を見積ることで
配置配線時の未配線の発生を防ぐことができるものであ
る。
【００２７】次に、本発明の実施の形態について図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００２８】一般に、半導体集積回路は、マスクレイア
ウトパターンに用いる論理回路の論理セルがレイアウト
パターン情報として予めＣＡＤ装置のセルライブラリに
格納され、このセルライブラリから抽出された論理セル
群の配置配線およびアートワークパターン生成をホスト
コンピュータ上で実行させることによって設計される。
本発明においても、このＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａ
ｉｄｅｄ Ｄｅｓｉｇｎ）装置を用いてレイアウト面積
の見積りを行う。
ウトパターンに用いる論理回路の論理セルがレイアウト
パターン情報として予めＣＡＤ装置のセルライブラリに
格納され、このセルライブラリから抽出された論理セル
群の配置配線およびアートワークパターン生成をホスト
コンピュータ上で実行させることによって設計される。
本発明においても、このＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａ
ｉｄｅｄ Ｄｅｓｉｇｎ）装置を用いてレイアウト面積
の見積りを行う。
【００２９】本発明のレイアウト面積の見積り方法を実
行するＣＡＤ装置の一実施例の概要構成図を示した図１
を参照すると、ホストコンピュータ１と、セルライブラ
リ記憶装置２と、接続情報記憶装置３と、キー操作装置
４と、表示装置５とで構成される。
行するＣＡＤ装置の一実施例の概要構成図を示した図１
を参照すると、ホストコンピュータ１と、セルライブラ
リ記憶装置２と、接続情報記憶装置３と、キー操作装置
４と、表示装置５とで構成される。
【００３０】ホストコンピュータ１は、本発明に係わる
レイアウト面積見積り手段１１と、キー操作装置４およ
び表示装置５に係わる入出力制御部１２とを有してい
る。
レイアウト面積見積り手段１１と、キー操作装置４およ
び表示装置５に係わる入出力制御部１２とを有してい
る。
【００３１】レイアウト面積見積り手段１１は、接続情
報入力手段１１１と論理セルの論理段数割付手段１１２
と総入力端子数の分散算出手段１１３と論理段差パラメ
ータ算出手段１１４と総接続端子数のパラメータ算出手
段１１５とレイアウト面積見積り算出手段１１６とから
なるプログラムである。
報入力手段１１１と論理セルの論理段数割付手段１１２
と総入力端子数の分散算出手段１１３と論理段差パラメ
ータ算出手段１１４と総接続端子数のパラメータ算出手
段１１５とレイアウト面積見積り算出手段１１６とから
なるプログラムである。
【００３２】本発明のレイアウト面積見積り出手段１１
を用いるレイアウト見積り方法の一実施例のフローチャ
ートを示した図２を併せて参照すると、論理回路の接続
情報を入力する処理Ｓ１と、入力した接続情報から各論
理セルの論理段数を割り付ける処理Ｓ２と、論理段数毎
に接続情報中の総入力端子数の分散を算出する処理Ｓ３
と、接続情報中同一のノードで接続された出力端子と入
力端子間の論理段数の差から論理段差パラメータを算出
する処理Ｓ４と、接続情報中論理セル毎に総接続端子数
から接続端子パラメータを算出する処理Ｓ５と、分散お
よび論理段差パラメータと接続端子パラメータからレイ
アウト面積を求める処理Ｓ６を有する。すなわち、図１
における手段１１１，１１２，１１３，１１４，１１
５，１１６は図２における処理Ｓ１，Ｓ２，Ｓ３，Ｓ
４，Ｓ５，Ｓ７にそれぞれ対応する。
を用いるレイアウト見積り方法の一実施例のフローチャ
ートを示した図２を併せて参照すると、論理回路の接続
情報を入力する処理Ｓ１と、入力した接続情報から各論
理セルの論理段数を割り付ける処理Ｓ２と、論理段数毎
に接続情報中の総入力端子数の分散を算出する処理Ｓ３
と、接続情報中同一のノードで接続された出力端子と入
力端子間の論理段数の差から論理段差パラメータを算出
する処理Ｓ４と、接続情報中論理セル毎に総接続端子数
から接続端子パラメータを算出する処理Ｓ５と、分散お
よび論理段差パラメータと接続端子パラメータからレイ
アウト面積を求める処理Ｓ６を有する。すなわち、図１
における手段１１１，１１２，１１３，１１４，１１
５，１１６は図２における処理Ｓ１，Ｓ２，Ｓ３，Ｓ
４，Ｓ５，Ｓ７にそれぞれ対応する。
【００３３】次に、図１および図２に併せて、論理セル
の論理段数割付手段のフローチャートを示した図３、論
理段数別総入力端子数の分散の算出手段のフローチャー
トを示した図４、出力および入力端子間の論理段差算出
手段のフローチャートを示した図５、総接続端子数のパ
ラメータの算出手段のフローチャートを示した図６をそ
れぞれ参照しながら本実施の形態の動作を詳細に説明す
る。
の論理段数割付手段のフローチャートを示した図３、論
理段数別総入力端子数の分散の算出手段のフローチャー
トを示した図４、出力および入力端子間の論理段差算出
手段のフローチャートを示した図５、総接続端子数のパ
ラメータの算出手段のフローチャートを示した図６をそ
れぞれ参照しながら本実施の形態の動作を詳細に説明す
る。
【００３４】論理セルの論理段数割付手段（処理）（図
１の１１２と図２のＳ２）は、論理回路の接続情報入力
手段（処理）（図１の１１１と図２のＳ１）により入力
された接続情報からノード名、端子属性、論理セル名の
データの組み合わせを抽出（図３のステップＡ１）し、
外部入力端子に対応するノード名を各論理セルの入力端
子について検索する（図３のステップＡ２）。
１の１１２と図２のＳ２）は、論理回路の接続情報入力
手段（処理）（図１の１１１と図２のＳ１）により入力
された接続情報からノード名、端子属性、論理セル名の
データの組み合わせを抽出（図３のステップＡ１）し、
外部入力端子に対応するノード名を各論理セルの入力端
子について検索する（図３のステップＡ２）。
【００３５】一致した入力端子の属する論理セルを暫定
的に論理段数１段目とし、その論理セルの出力端子のノ
ード名に接続される他の論理セルの入力端子を検索する
（図３のステップＡ３）。
的に論理段数１段目とし、その論理セルの出力端子のノ
ード名に接続される他の論理セルの入力端子を検索する
（図３のステップＡ３）。
【００３６】新たに検索された入力端子が属する論理セ
ルの論理段数を暫定的に出力端子の論理段数に１を加え
た値とし、新たに論理段数が決められた論理セルの出力
端子のノード名を各論理セルの入力端子について検索す
る（図３のステップＡ４）。上述の作業を検索する論理
セルの出力端子のノード名が全て外部出力端子になる、
すなわち論理セルの入力端子に接続されなくなるまで繰
り返す（図３のステップＡ５）。多入力の論理セルは重
複して検索されるため、同じ論理セル名が各段数にまた
がる場合は、最大の段数をその論理セルの最終的な論理
段数として割り付ける。
ルの論理段数を暫定的に出力端子の論理段数に１を加え
た値とし、新たに論理段数が決められた論理セルの出力
端子のノード名を各論理セルの入力端子について検索す
る（図３のステップＡ４）。上述の作業を検索する論理
セルの出力端子のノード名が全て外部出力端子になる、
すなわち論理セルの入力端子に接続されなくなるまで繰
り返す（図３のステップＡ５）。多入力の論理セルは重
複して検索されるため、同じ論理セル名が各段数にまた
がる場合は、最大の段数をその論理セルの最終的な論理
段数として割り付ける。
【００３７】このように全ての端子についてノード名，
端子属性（ｉｎ，ｏｕｔ），論理セル名、論理段数を組
み合わせたデータを作成する（図３のステップＡ６）。
端子属性（ｉｎ，ｏｕｔ），論理セル名、論理段数を組
み合わせたデータを作成する（図３のステップＡ６）。
【００３８】次に、上述したフローを実際の回路に対応
させて説明する。信号接続関係が複雑（不規則）な回路
の一例をブロック図で示した図７および論理段数を割り
付けたデータ例を示した図８を併せて参照すると、論理
セルの論理段数割付手段（処理）（図１の１１２と図２
のＳ２）は、信号接続関係が複雑な論理回路の接続情報
を入力し、接続情報からノード名、端子属性、論理セル
名のデータの組み合わせを抽出し、外部入力端子のノー
ド名Ａ，Ｂ，Ｃ，Ｄ、つまり、端子属性ｅｘｔｉｎ、論
理セル名ＰＩＮＡ，ＰＩＮＢ，ＰＩＮＣ，ＰＩＮＤを論
理セルの入力端子のノード名について検索し、これらの
端子に直接接続される論理セルＣＥＬＬ１，ＣＥＬＬ
２，ＣＥＬＬ３，ＣＥＬＬ５，ＣＥＬＬ６，ＣＥＬＬ
７，ＣＥＬＬ８を暫定的に１段目と決定する。なお、あ
る論理セルにおいて、入力が全て段数検索を終了したと
き、その論理セルの論理段数は確定したものとする。
させて説明する。信号接続関係が複雑（不規則）な回路
の一例をブロック図で示した図７および論理段数を割り
付けたデータ例を示した図８を併せて参照すると、論理
セルの論理段数割付手段（処理）（図１の１１２と図２
のＳ２）は、信号接続関係が複雑な論理回路の接続情報
を入力し、接続情報からノード名、端子属性、論理セル
名のデータの組み合わせを抽出し、外部入力端子のノー
ド名Ａ，Ｂ，Ｃ，Ｄ、つまり、端子属性ｅｘｔｉｎ、論
理セル名ＰＩＮＡ，ＰＩＮＢ，ＰＩＮＣ，ＰＩＮＤを論
理セルの入力端子のノード名について検索し、これらの
端子に直接接続される論理セルＣＥＬＬ１，ＣＥＬＬ
２，ＣＥＬＬ３，ＣＥＬＬ５，ＣＥＬＬ６，ＣＥＬＬ
７，ＣＥＬＬ８を暫定的に１段目と決定する。なお、あ
る論理セルにおいて、入力が全て段数検索を終了したと
き、その論理セルの論理段数は確定したものとする。
【００３９】例えば、ノード名Ａの端子属性ｅｘｔｉ
ｎ、論理セル名はＰＩＮＡ、論理段数は０である。この
ノードＡに接続される端子属性ｉｎの属する論理セル名
ＣＥＬＬ１を暫定的に論理段数１段目とするが、このセ
ルは入力が１個であるからここで検索が終了し論理段数
１段目と確定する。同様に、ＣＥＬＬ２も論理段数１段
目と確定する。残りのＣＥＬＬ３，ＣＥＬＬ５，ＣＥＬ
Ｌ６，ＣＥＬＬ７，ＣＥＬＬ８は複数入力であり、未だ
全ての検索が終了していないから、ここでは未だ暫定論
理段数である。
ｎ、論理セル名はＰＩＮＡ、論理段数は０である。この
ノードＡに接続される端子属性ｉｎの属する論理セル名
ＣＥＬＬ１を暫定的に論理段数１段目とするが、このセ
ルは入力が１個であるからここで検索が終了し論理段数
１段目と確定する。同様に、ＣＥＬＬ２も論理段数１段
目と確定する。残りのＣＥＬＬ３，ＣＥＬＬ５，ＣＥＬ
Ｌ６，ＣＥＬＬ７，ＣＥＬＬ８は複数入力であり、未だ
全ての検索が終了していないから、ここでは未だ暫定論
理段数である。
【００４０】次に確定段数となった論理セルＣＥＬＬ１
およびＣＥＬＬ２に直接接続されている論理セルの検索
をする。
およびＣＥＬＬ２に直接接続されている論理セルの検索
をする。
【００４１】ＣＥＬＬ１の出力端子の端子属性ｏｕｔの
ノード名Ｎ１に接続される他の論理セルの入力端子（端
子属性ｉｎ）を検索する（図３のステップＡ３）。
ノード名Ｎ１に接続される他の論理セルの入力端子（端
子属性ｉｎ）を検索する（図３のステップＡ３）。
【００４２】ノード名Ｎ１に接続される新たに検索され
た入力端子ｉｎが属する論理セルＣＥＬＬ３、ＣＥＬＬ
４、ＣＥＬＬ１０の論理段数を暫定的に前段の論理段数
に１を加えた値とする（ＣＥＬＬ１の段数１＋１＝２→
ＣＥＬＬ３，ＣＥＬＬ２の段数１＋１＝２→ＣＥＬＬ４
の論理段数２，ＣＥＬＬ２の段数１＋１＝２→ＣＥＬＬ
１０の論理段数２）が、このＣＥＬＬ３は入力が２個で
あり、それぞれＮ１および入力Ｂであるからここで検索
が終了し論理段数２段目と確定する。同様に、ＣＥＬＬ
４も入力が２個であり、それぞれＮ１およびＮ２である
から論理段数２段目と確定する。ＣＥＬＬ１０は入力が
３個であり、そのうち２個は未検索であるから暫定２段
である。
た入力端子ｉｎが属する論理セルＣＥＬＬ３、ＣＥＬＬ
４、ＣＥＬＬ１０の論理段数を暫定的に前段の論理段数
に１を加えた値とする（ＣＥＬＬ１の段数１＋１＝２→
ＣＥＬＬ３，ＣＥＬＬ２の段数１＋１＝２→ＣＥＬＬ４
の論理段数２，ＣＥＬＬ２の段数１＋１＝２→ＣＥＬＬ
１０の論理段数２）が、このＣＥＬＬ３は入力が２個で
あり、それぞれＮ１および入力Ｂであるからここで検索
が終了し論理段数２段目と確定する。同様に、ＣＥＬＬ
４も入力が２個であり、それぞれＮ１およびＮ２である
から論理段数２段目と確定する。ＣＥＬＬ１０は入力が
３個であり、そのうち２個は未検索であるから暫定２段
である。
【００４３】次に新たに論理段数が決められた論理セル
ＣＥＬＬ３，ＣＥＬＬ４の出力端子ｏｕｔのノード名Ｎ
３，Ｎ４に接続される各論理セルの入力端子ｉｎについ
て検索する。
ＣＥＬＬ３，ＣＥＬＬ４の出力端子ｏｕｔのノード名Ｎ
３，Ｎ４に接続される各論理セルの入力端子ｉｎについ
て検索する。
【００４４】ノード名Ｎ３に接続される新たに検索され
た入力端子ｉｎが属する論理セルＣＥＬＬ６とＣＥＬＬ
７およびノード名Ｎ４に接続される新たに検索された入
力端子ｉｎが属する論理セルＣＥＬＬ５とＣＥＬＬ６と
ＣＥＬＬ８の論理段数を暫定的に前段の論理段数に１を
加えた値とする（ＣＥＬＬ３の段数２＋１＝３→ＣＥＬ
Ｌ６，ＣＥＬＬ７の暫定段数３、ＣＥＬＬ４の段数２＋
１＝３→ＣＥＬＬＣＥＬＬ５，ＣＥＬＬ６，ＣＥＬＬ８
の暫定段数３）が、このうちＣＥＬＬ５は入力が２個で
あり、それぞれＮ４および入力Ｃであるからここで検索
が終了し論理段数３段目と確定する。同様に、ＣＥＬＬ
６は入力が３個であり、その入力はそれぞれ論理段数が
確定しているＮ３、Ｎ４、入力ＣであるからＣＥＬＬ６
も論理段数３段目と確定する。同様にＣＥＬＬ７，ＣＥ
ＬＬ８も論理段数３段目と確定する。
た入力端子ｉｎが属する論理セルＣＥＬＬ６とＣＥＬＬ
７およびノード名Ｎ４に接続される新たに検索された入
力端子ｉｎが属する論理セルＣＥＬＬ５とＣＥＬＬ６と
ＣＥＬＬ８の論理段数を暫定的に前段の論理段数に１を
加えた値とする（ＣＥＬＬ３の段数２＋１＝３→ＣＥＬ
Ｌ６，ＣＥＬＬ７の暫定段数３、ＣＥＬＬ４の段数２＋
１＝３→ＣＥＬＬＣＥＬＬ５，ＣＥＬＬ６，ＣＥＬＬ８
の暫定段数３）が、このうちＣＥＬＬ５は入力が２個で
あり、それぞれＮ４および入力Ｃであるからここで検索
が終了し論理段数３段目と確定する。同様に、ＣＥＬＬ
６は入力が３個であり、その入力はそれぞれ論理段数が
確定しているＮ３、Ｎ４、入力ＣであるからＣＥＬＬ６
も論理段数３段目と確定する。同様にＣＥＬＬ７，ＣＥ
ＬＬ８も論理段数３段目と確定する。
【００４５】次に、新たに論理段数が決められた論理セ
ルＣＥＬＬ５、ＣＥＬＬ６、ＣＥＬＬ７、ＣＥＬＬ８の
出力端子ｏｕｔのノード名Ｎ５、Ｎ６、Ｎ７、Ｎ８を接
続する各論理セルの入力端子ｉｎについて検索する。
ルＣＥＬＬ５、ＣＥＬＬ６、ＣＥＬＬ７、ＣＥＬＬ８の
出力端子ｏｕｔのノード名Ｎ５、Ｎ６、Ｎ７、Ｎ８を接
続する各論理セルの入力端子ｉｎについて検索する。
【００４６】ノード名Ｎ５に接続される新たに検索され
た入力端子ｉｎが属する論理セルＣＥＬＬ９、ノード名
Ｎ６に接続される入力端子ｉｎが属する論理セルＣＥＬ
Ｌ１０、ノード名Ｎ７に接続される入力端子ｉｎが属す
る論理セルＣＥＬＬ１０、ノード名Ｎ８に接続される入
力端子ｉｎが属する論理セルＣＥＬＬ９の論理段数を暫
定的に出力端子の論理段数に１を加えた値とする（ＣＥ
ＬＬ４〜８の段数３＋１＝４→ＣＥＬＬ９およびＣＥＬ
Ｌ１０の論理段数４）が、このうちＣＥＬＬ９は入力が
２個であり、それぞれＮ５およびＮ８であるからここで
検索が終了し論理段数４段目と確定する。同様に、ＣＥ
ＬＬ１０は入力が３個であり、その入力はそれぞれ論理
段数が確定しているＮ６、Ｎ７、Ｎ２であるからＣＥＬ
Ｌ１０も論理段数４段目と確定する。
た入力端子ｉｎが属する論理セルＣＥＬＬ９、ノード名
Ｎ６に接続される入力端子ｉｎが属する論理セルＣＥＬ
Ｌ１０、ノード名Ｎ７に接続される入力端子ｉｎが属す
る論理セルＣＥＬＬ１０、ノード名Ｎ８に接続される入
力端子ｉｎが属する論理セルＣＥＬＬ９の論理段数を暫
定的に出力端子の論理段数に１を加えた値とする（ＣＥ
ＬＬ４〜８の段数３＋１＝４→ＣＥＬＬ９およびＣＥＬ
Ｌ１０の論理段数４）が、このうちＣＥＬＬ９は入力が
２個であり、それぞれＮ５およびＮ８であるからここで
検索が終了し論理段数４段目と確定する。同様に、ＣＥ
ＬＬ１０は入力が３個であり、その入力はそれぞれ論理
段数が確定しているＮ６、Ｎ７、Ｎ２であるからＣＥＬ
Ｌ１０も論理段数４段目と確定する。
【００４７】新たに論理段数が決められた論理セルＣＥ
ＬＬ９，ＣＥＬＬ１０の出力端子ｏｕｔのノード名Ｅ、
ノード名Ｆを接続するのは外部出力端子、つまり端子属
性ｅｘｔｏｕｔで、各論理セル名ＰＩＮＥである。
ＬＬ９，ＣＥＬＬ１０の出力端子ｏｕｔのノード名Ｅ、
ノード名Ｆを接続するのは外部出力端子、つまり端子属
性ｅｘｔｏｕｔで、各論理セル名ＰＩＮＥである。
【００４８】上述したように、論理セルの入力端子ｉｎ
に接続されなくなるまで繰り返えし、接続される論理セ
ルの出力端子のノード名Ｅ、ノード名Ｆが外部出力端子
であり、論理セルには接続されないので検索を終了す
る。
に接続されなくなるまで繰り返えし、接続される論理セ
ルの出力端子のノード名Ｅ、ノード名Ｆが外部出力端子
であり、論理セルには接続されないので検索を終了す
る。
【００４９】ここで、論理セルの入力端子のノード名に
ついて検索するから、多入力の論理セルは入力端子数の
数だけ検索されるが、最大の段数をその論理セルの最終
的な論理段数とする。つまり、ＣＥＬＬ１０はノードＮ
２の検索時には暫定段数２としたが、最終的には論理段
数は４と確定したとおりである。この論理段数をノード
名，端子属性，論理セル名のデータに割り付けたものを
図８に示す。
ついて検索するから、多入力の論理セルは入力端子数の
数だけ検索されるが、最大の段数をその論理セルの最終
的な論理段数とする。つまり、ＣＥＬＬ１０はノードＮ
２の検索時には暫定段数２としたが、最終的には論理段
数は４と確定したとおりである。この論理段数をノード
名，端子属性，論理セル名のデータに割り付けたものを
図８に示す。
【００５０】次に、論理段数別の総入力端子数の分散算
出手段（処理）（図１の１１３と図２のＳ３）は、図８
に示した論理段数が割り付けられたデータを入力（図４
のステップＢ１）し、論理段数０，１，２，３，４毎に
１組にまとめたデータのソートを行なう（図４のステッ
プＢ２）。
出手段（処理）（図１の１１３と図２のＳ３）は、図８
に示した論理段数が割り付けられたデータを入力（図４
のステップＢ１）し、論理段数０，１，２，３，４毎に
１組にまとめたデータのソートを行なう（図４のステッ
プＢ２）。
【００５１】各論理段数０，１，２，３，４毎に入力端
子数を集計すると、論理段数１では、入力端子数はノー
ド名Ａが１、Ｃが１で端子属性ｉｎの合計は２、論理段
数２では、入力端子数はノード名Ｂ，Ｎ２が各１，Ｎ１
が２で端子属性ｉｎの合計は４、論理段数３では、入力
端子数はノード名Ｃが４，Ｎ４が３，Ｎ３が２，Ｄが１
で端子属性ｉｎの合計は１０、論理段数４では、入力端
子数はノード名Ｎ５が１，Ｎ８が１，Ｎ２が１、Ｎ６が
１、Ｎ７が１で、端子属性ｉｎの合計は５である。
子数を集計すると、論理段数１では、入力端子数はノー
ド名Ａが１、Ｃが１で端子属性ｉｎの合計は２、論理段
数２では、入力端子数はノード名Ｂ，Ｎ２が各１，Ｎ１
が２で端子属性ｉｎの合計は４、論理段数３では、入力
端子数はノード名Ｃが４，Ｎ４が３，Ｎ３が２，Ｄが１
で端子属性ｉｎの合計は１０、論理段数４では、入力端
子数はノード名Ｎ５が１，Ｎ８が１，Ｎ２が１、Ｎ６が
１、Ｎ７が１で、端子属性ｉｎの合計は５である。
【００５２】したがって、各論理段数毎に入力端子数の
合計を全入力端子数２１で除した値から、以下に入力端
子数の比率を算出すると、論理段数１では（２／２１）
＝０．０９５２(比率)、論理段数２では（４／２１）＝
０．１９０５(比率)、論理段数３では（１０／２１）＝
０．４７６２(比率)、論理段数４では（５／２１）＝
０．２３８１(比率)となる。これらを図９にまとめて示
す。
合計を全入力端子数２１で除した値から、以下に入力端
子数の比率を算出すると、論理段数１では（２／２１）
＝０．０９５２(比率)、論理段数２では（４／２１）＝
０．１９０５(比率)、論理段数３では（１０／２１）＝
０．４７６２(比率)、論理段数４では（５／２１）＝
０．２３８１(比率)となる。これらを図９にまとめて示
す。
【００５３】論理段数に対する入力端子数の比率の分散
値を算出すると０．０２６３となり、この値を信号接続
関係の複雑度を表わすパラメータとする。
値を算出すると０．０２６３となり、この値を信号接続
関係の複雑度を表わすパラメータとする。
【００５４】上述したように、図８に示した論理段数を
割り付けたデータを入力し、論理段数についてデータの
ソートを行ない、各論理段数毎に入力端子数を集計し、
入力端子数の比率を算出し、さらに論理段数に対する入
力端子数の比率の分散値を算出し、信号接続関係の複雑
度を表わすパラメータとするものでありる。
割り付けたデータを入力し、論理段数についてデータの
ソートを行ない、各論理段数毎に入力端子数を集計し、
入力端子数の比率を算出し、さらに論理段数に対する入
力端子数の比率の分散値を算出し、信号接続関係の複雑
度を表わすパラメータとするものでありる。
【００５５】次に、出力端子および入力端子間の論理段
差のパラメータの算出手段（処理）（図１の１１４と図
２のＳ４）は、図８における論理段数が割り付けられた
データを入力し、ノード名についてデータのソートを行
なう。
差のパラメータの算出手段（処理）（図１の１１４と図
２のＳ４）は、図８における論理段数が割り付けられた
データを入力し、ノード名についてデータのソートを行
なう。
【００５６】同一ノード名での各入力端子について、出
力端子が属する論理セルの論理段数と入力端子が属する
論理セルの論理段数の差（論理段差）を算出する。
力端子が属する論理セルの論理段数と入力端子が属する
論理セルの論理段数の差（論理段差）を算出する。
【００５７】例えば、図８に示した論理段数が割り付け
られたデータを入力し、ノード名Ａ〜Ｆ，ノード名Ｎ１
〜Ｎ８についてデータのソートを行なうと、１段目のＣ
ＥＬＬ１，ＣＥＬＬ２、２段目のＣＥＬＬ３，ＣＥＬＬ
４、３段目のＣＥＬＬ５，ＣＥＬＬ６、ＣＥＬＬ７，Ｃ
ＥＬＬ８、４段目のＣＥＬＬ９，ＣＥＬＬ１０の少なく
とも１入力端子は外部入力端子Ａ，Ｂ，Ｃ，Ｄまたは前
段の出力端子に接続するから段差は１であり、これらの
段差１に係わる入力端子数の合計は１４である。
られたデータを入力し、ノード名Ａ〜Ｆ，ノード名Ｎ１
〜Ｎ８についてデータのソートを行なうと、１段目のＣ
ＥＬＬ１，ＣＥＬＬ２、２段目のＣＥＬＬ３，ＣＥＬＬ
４、３段目のＣＥＬＬ５，ＣＥＬＬ６、ＣＥＬＬ７，Ｃ
ＥＬＬ８、４段目のＣＥＬＬ９，ＣＥＬＬ１０の少なく
とも１入力端子は外部入力端子Ａ，Ｂ，Ｃ，Ｄまたは前
段の出力端子に接続するから段差は１であり、これらの
段差１に係わる入力端子数の合計は１４である。
【００５８】２段目のＣＥＬＬ３の少なくとも１入力端
子は１段目を素通りして外部入力端子Ｂに接続するから
段差は２であり、この段差２に係わる入力端子数の合計
は１である。
子は１段目を素通りして外部入力端子Ｂに接続するから
段差は２であり、この段差２に係わる入力端子数の合計
は１である。
【００５９】３段目のＣＥＬＬ５，ＣＥＬＬ６、ＣＥＬ
Ｌ７，ＣＥＬＬ８、４段目のＣＥＬＬ１０の少なくとも
１入力端子は外部入力端子Ｃ，Ｄまたは前々段の出力端
子に接続するから段差は３であり、これらの段差３に係
わる入力端子数の合計は６である。
Ｌ７，ＣＥＬＬ８、４段目のＣＥＬＬ１０の少なくとも
１入力端子は外部入力端子Ｃ，Ｄまたは前々段の出力端
子に接続するから段差は３であり、これらの段差３に係
わる入力端子数の合計は６である。
【００６０】さらに具体的には、論理段差の算出例を示
した図１０を参照すると、例えばノードＮ２の場合、Ｃ
ＥＬＬ２の出力ノードＮ２はそれ自身の論理段数は１、
またノードＮ２はＣＥＬＬ４およびＣＥＬＬ１０に接続
されるから図８により論理段数はそれぞれ２および４で
ある。したがって、ＣＥＬＬ２の少なくとも１入力端子
（ノードＮ２）は段差＝２−１＝１、ＣＥＬＬ１０の少
なくとも１入力端子（ノードＮ２）は段差＝４−１＝３
となる。
した図１０を参照すると、例えばノードＮ２の場合、Ｃ
ＥＬＬ２の出力ノードＮ２はそれ自身の論理段数は１、
またノードＮ２はＣＥＬＬ４およびＣＥＬＬ１０に接続
されるから図８により論理段数はそれぞれ２および４で
ある。したがって、ＣＥＬＬ２の少なくとも１入力端子
（ノードＮ２）は段差＝２−１＝１、ＣＥＬＬ１０の少
なくとも１入力端子（ノードＮ２）は段差＝４−１＝３
となる。
【００６１】出力端子および入力端子間の論理段差パラ
メータの算出例を示した図１１を参照すると、上述した
様に、同一ノード名での各入力端子について、出力端子
が属する論理セルの論理段数と入力端子が属する論理セ
ルの論理段数の差（論理段差）を算出し、各論理段差数
毎に入力端子数を集計し（段差１は１４、段差２は１、
段差３は６）、これらの段差毎の入力端子数に対する全
入出力端子数（＝２１）の比率を算出すると、段差１は
（１４／２１）＝０．６６６７(比率)、段差２は（１／
２１）＝０．０４７７６（比率)、段差３は（６／２
１）＝０．２８５７(比率)となる。
メータの算出例を示した図１１を参照すると、上述した
様に、同一ノード名での各入力端子について、出力端子
が属する論理セルの論理段数と入力端子が属する論理セ
ルの論理段数の差（論理段差）を算出し、各論理段差数
毎に入力端子数を集計し（段差１は１４、段差２は１、
段差３は６）、これらの段差毎の入力端子数に対する全
入出力端子数（＝２１）の比率を算出すると、段差１は
（１４／２１）＝０．６６６７(比率)、段差２は（１／
２１）＝０．０４７７６（比率)、段差３は（６／２
１）＝０．２８５７(比率)となる。
【００６２】これらの数値からパラメータとして算出す
る値を求めると、（段差１：０．６６６７−（（段差
２：０．０４７６）×０．１）−（（段差３：０．２８
５７）×０．２））＝０．６０４８となるので、求める
パラメータとしては０．６０４８とする。
る値を求めると、（段差１：０．６６６７−（（段差
２：０．０４７６）×０．１）−（（段差３：０．２８
５７）×０．２））＝０．６０４８となるので、求める
パラメータとしては０．６０４８とする。
【００６３】上述したように、各論理段差数の入力端子
数に対する比率に対して論理段差数の増加に従って重み
付け（論理段差数＝１の値はそのままで、論理段差数＝
２の値は×０．１、論理段差数＝３の値は×０．２）を
行ない論理段差数＝１の値から順に減じていった値を算
出し、信号接続関係の複雑度を表わすパラメータとす
る。
数に対する比率に対して論理段差数の増加に従って重み
付け（論理段差数＝１の値はそのままで、論理段差数＝
２の値は×０．１、論理段差数＝３の値は×０．２）を
行ない論理段差数＝１の値から順に減じていった値を算
出し、信号接続関係の複雑度を表わすパラメータとす
る。
【００６４】次に、各論理セルの総接続端子数のパラメ
ータの算出手段（図１の１１５と図２のＳ５）は、論理
段数が割り付けられたデータを入力（図６のステップＤ
１）し、ノード名についてデータのソートを行なう（図
６のステップＤ２）。
ータの算出手段（図１の１１５と図２のＳ５）は、論理
段数が割り付けられたデータを入力（図６のステップＤ
１）し、ノード名についてデータのソートを行なう（図
６のステップＤ２）。
【００６５】各ノード毎に接続される端子数の合計を算
出し、１（自分自身の端子）を減じたデータを作成する
（図６のステップＤ３）。論理セルの全入出力端子のノ
ード名について上述のデータを検索し、加算することで
１つの論理セルに接続される端子数の合計を算出する。
出し、１（自分自身の端子）を減じたデータを作成する
（図６のステップＤ３）。論理セルの全入出力端子のノ
ード名について上述のデータを検索し、加算することで
１つの論理セルに接続される端子数の合計を算出する。
【００６６】この作業を全ての論理セルについておこな
う（図６のステップＤ４）。１つの論理セルあたりに接
続される端子数の合計で分類し、接続端子数の合計をい
くつかの区間に分け、区間毎に論理セル数を集計し、区
間毎の論理セル数を全論理セル数で除した値（以下 論
理セル数の比率）を算出する（図６のステップＤ５）。
接続端子数別の各区間の論理セル数の比率に対して、
接続端子数の増加に従って重み付けを行ない合計を算出
し、信号接続関係の複雑度を表わすパラメータとする
（図６のステップＤ６）。
う（図６のステップＤ４）。１つの論理セルあたりに接
続される端子数の合計で分類し、接続端子数の合計をい
くつかの区間に分け、区間毎に論理セル数を集計し、区
間毎の論理セル数を全論理セル数で除した値（以下 論
理セル数の比率）を算出する（図６のステップＤ５）。
接続端子数別の各区間の論理セル数の比率に対して、
接続端子数の増加に従って重み付けを行ない合計を算出
し、信号接続関係の複雑度を表わすパラメータとする
（図６のステップＤ６）。
【００６７】例えば、端子接続数の算出例を示した図１
２を併せて参照すると、論理段数が割り付けられた図８
のデータを入力し、ノード名についてデータのソートを
行なうと図１２（ａ）のようにＣＥＬＬ３の場合は、一
方の入力であるノードＮ１に接続されるのはＣＥＬＬ１
のｏｕｔとＣＥＬＬ４のｉｎと自身のｉｎとの３端子で
あり、他方の入力であるノードＢにはＢ端子と自身のｉ
ｎとの２端子である。出力のノードＮ３に接続されるの
はＣＥＬＬ６およびＣＥＬＬ７の各ｉｎと自身のｏｕｔ
の３端子である。これらの各ノード毎に接続される端子
数の合計から図１２（ｂ）のように、１（自分自身の端
子）を減じたデータを作成すると、ノードＮ１＝３−１
＝２、ノードＢ＝２−１＝１、ノードＮ３＝３−１であ
る。
２を併せて参照すると、論理段数が割り付けられた図８
のデータを入力し、ノード名についてデータのソートを
行なうと図１２（ａ）のようにＣＥＬＬ３の場合は、一
方の入力であるノードＮ１に接続されるのはＣＥＬＬ１
のｏｕｔとＣＥＬＬ４のｉｎと自身のｉｎとの３端子で
あり、他方の入力であるノードＢにはＢ端子と自身のｉ
ｎとの２端子である。出力のノードＮ３に接続されるの
はＣＥＬＬ６およびＣＥＬＬ７の各ｉｎと自身のｏｕｔ
の３端子である。これらの各ノード毎に接続される端子
数の合計から図１２（ｂ）のように、１（自分自身の端
子）を減じたデータを作成すると、ノードＮ１＝３−１
＝２、ノードＢ＝２−１＝１、ノードＮ３＝３−１であ
る。
【００６８】従って、ＣＥＬＬ３の接続端子数合計＝２
＋１＋２＝５となる。同様に、全ての論理セルの全入出
力端子のノード名について上述のデータを検索し、加算
することで１つの論理セルに接続される端子数の合計を
算出する。すなわち、１つの論理セルに接続される端子
数および総端子接続数別の論理セル数を示した図１３を
参照すると、各論理セル毎に接続される外部入出力端子
を含めた接続端子数合計は６８となり、これらを総接続
端子数でソートしてまとめると、総接続端子数３〜１１
に対する論理セル数は１０であることを示す。
＋１＋２＝５となる。同様に、全ての論理セルの全入出
力端子のノード名について上述のデータを検索し、加算
することで１つの論理セルに接続される端子数の合計を
算出する。すなわち、１つの論理セルに接続される端子
数および総端子接続数別の論理セル数を示した図１３を
参照すると、各論理セル毎に接続される外部入出力端子
を含めた接続端子数合計は６８となり、これらを総接続
端子数でソートしてまとめると、総接続端子数３〜１１
に対する論理セル数は１０であることを示す。
【００６９】上述したように、１つの論理セルあたりに
接続される端子数の合計で分類し、接続端子数の合計を
いくつかの区間に分け、区間毎に論理セル数を集計す
る。
接続される端子数の合計で分類し、接続端子数の合計を
いくつかの区間に分け、区間毎に論理セル数を集計す
る。
【００７０】各論理セルの総接続端子数のパラメータの
算出例を示した図１４を参照すると、上述した区間毎の
論理セル数の集計後、区間毎の論理セル数を全論理セル
数で除した値（以下論理セル数の比率）を算出する。
算出例を示した図１４を参照すると、上述した区間毎の
論理セル数の集計後、区間毎の論理セル数を全論理セル
数で除した値（以下論理セル数の比率）を算出する。
【００７１】例えば、総接続端子数３は論理セル数が２
であったから、論理セル数の比率＝２／１０＝０．２
０、総接続端子数４は論理セル数が０であったから、論
理セル数の比率＝０／１０＝０．００、総接続端子数５
は論理セル数が２であったから、論理セル数の比率＝２
／１０＝０．２０、同様に総接続端子数１１までの論理
セル数の比率を求める。
であったから、論理セル数の比率＝２／１０＝０．２
０、総接続端子数４は論理セル数が０であったから、論
理セル数の比率＝０／１０＝０．００、総接続端子数５
は論理セル数が２であったから、論理セル数の比率＝２
／１０＝０．２０、同様に総接続端子数１１までの論理
セル数の比率を求める。
【００７２】接続端子数別の各区間の論理セル数の比率
に対して、接続端子数の増加に従って重み付け（ここで
は総接続端子数の増加毎に０．１ずつ重み付を変化させ
る）を行なう。例えば、総接続端子数３は、論理セル数
の比率＝０．２０に対し、重み付けをした値＝０．２０
×０．３＝０．０６、総接続端子数４は、論理セル数の
比率＝０．００に対し、重み付けをした値＝０．００×
０．３＝０．００、同様にして総接続端子数１１までの
各論理セル数の比率に重み付けをした値を求めると、重
み付後の値の合計は０．６８となる。
に対して、接続端子数の増加に従って重み付け（ここで
は総接続端子数の増加毎に０．１ずつ重み付を変化させ
る）を行なう。例えば、総接続端子数３は、論理セル数
の比率＝０．２０に対し、重み付けをした値＝０．２０
×０．３＝０．０６、総接続端子数４は、論理セル数の
比率＝０．００に対し、重み付けをした値＝０．００×
０．３＝０．００、同様にして総接続端子数１１までの
各論理セル数の比率に重み付けをした値を求めると、重
み付後の値の合計は０．６８となる。
【００７３】上述したように、各ノード毎に接続される
端子数の合計を算出し、１（自分自身の端子）を減じた
データを作成する。このデータを論理セルの全入出力端
子のノード名について検索し、加算することで１つの論
理セルに接続される端子数の合計を算出し、その合計を
１つの論理セルあたりに接続される端子数の合計で分類
し、接続端子数毎に論理セル数を集計し、論理セル数の
比率を算出する。この接続端子数別論理セル数の比率に
対して、接続端子数の増加に従って重み付けを行ない合
計を算出し、信号接続関係の複雑度を表わすパラメータ
とするものである。
端子数の合計を算出し、１（自分自身の端子）を減じた
データを作成する。このデータを論理セルの全入出力端
子のノード名について検索し、加算することで１つの論
理セルに接続される端子数の合計を算出し、その合計を
１つの論理セルあたりに接続される端子数の合計で分類
し、接続端子数毎に論理セル数を集計し、論理セル数の
比率を算出する。この接続端子数別論理セル数の比率に
対して、接続端子数の増加に従って重み付けを行ない合
計を算出し、信号接続関係の複雑度を表わすパラメータ
とするものである。
【００７４】次に、レイアウト面積見積り手段（処理）
（図１の１１と図２のＳ６，Ｓ７）は、予め算出したレ
イアウト面積見積り計算式に論理段数別の総入力端子数
の分散の算出手段（処理）（図１の１１３と図２のＳ
３），出力端子および入力端子間の論理段差のパラメー
タの算出手段（図１の１１４と図２のＳ４），各論理セ
ルの総接続端子数のパラメータの算出手段（処理）（図
１の１１５と図２のＳ５）で算出した値を代入して、レ
イアウト面積を見積る。
（図１の１１と図２のＳ６，Ｓ７）は、予め算出したレ
イアウト面積見積り計算式に論理段数別の総入力端子数
の分散の算出手段（処理）（図１の１１３と図２のＳ
３），出力端子および入力端子間の論理段差のパラメー
タの算出手段（図１の１１４と図２のＳ４），各論理セ
ルの総接続端子数のパラメータの算出手段（処理）（図
１の１１５と図２のＳ５）で算出した値を代入して、レ
イアウト面積を見積る。
【００７５】つまり、過去の配置配線実行結果から抽出
したレイアウト面積見積り計算式の算出（図２のＳ６）
は、論理段数別の総入力端子数の分散，出力端子および
入力端子間の論理段差のパラメータ，各論理セルの総接
続端子数のパラメータを関数として、配置配線が完了し
たレイアウト面積との関係式をＣＡＤ装置とは別の手段
で算出しておく。
したレイアウト面積見積り計算式の算出（図２のＳ６）
は、論理段数別の総入力端子数の分散，出力端子および
入力端子間の論理段差のパラメータ，各論理セルの総接
続端子数のパラメータを関数として、配置配線が完了し
たレイアウト面積との関係式をＣＡＤ装置とは別の手段
で算出しておく。
【００７６】レイアウト面積およびその計算式はシリー
ズやプロセスが異なれば変化するから、シリーズプロセ
スが特定できれば、過去の実績を基に算出したパラメー
タからレイアウト面積を割り出すことが可能である。目
安としては複雑な回路の方が単純回路より大きな面積が
必要となる。判定手法としては従来手法のセル使用率や
ピンペア数による判定と同じであるが、回路の複雑さを
数値化することで従来より精度の高い見積もりが可能に
なっている。
ズやプロセスが異なれば変化するから、シリーズプロセ
スが特定できれば、過去の実績を基に算出したパラメー
タからレイアウト面積を割り出すことが可能である。目
安としては複雑な回路の方が単純回路より大きな面積が
必要となる。判定手法としては従来手法のセル使用率や
ピンペア数による判定と同じであるが、回路の複雑さを
数値化することで従来より精度の高い見積もりが可能に
なっている。
【００７７】次に、レイアウト面積の見積り算出手段
（処理）（図１の１１と図２のＳ７）は、従来の手法に
より予め算出したレイアウト面積見積り計算式に、上述
した論理段数別の総入力端子数の分散の算出手段３，出
力端子および入力端子間の論理段差のパラメータの算出
手段４，各論理セルの総接続端子数のパラメータの算出
手段５を用いて算出した値を代入して、レイアウト面積
を見積る。
（処理）（図１の１１と図２のＳ７）は、従来の手法に
より予め算出したレイアウト面積見積り計算式に、上述
した論理段数別の総入力端子数の分散の算出手段３，出
力端子および入力端子間の論理段差のパラメータの算出
手段４，各論理セルの総接続端子数のパラメータの算出
手段５を用いて算出した値を代入して、レイアウト面積
を見積る。
【００７８】次に、自動レイアウトツール（ＣＡＤ装
置）を用いて配置配線の実行（図２のＳ８）は、見積ら
れたレイアウト面積で最適なチップサイズを選択し、自
動レイアウトツールを用いて配置配線の実行する。
置）を用いて配置配線の実行（図２のＳ８）は、見積ら
れたレイアウト面積で最適なチップサイズを選択し、自
動レイアウトツールを用いて配置配線の実行する。
【００７９】信号接続関係が単純な論理回路の一例を示
した図１５と使用セルの数および各々の入力端子数の比
較を示した図１６と従来のレイアウト面積見積りに使用
するＰｉｎ Ｐａｉｒ数および論理セルの総面積比較例
を示した図１７を参照すると、これらの値が示している
とおり従来のレイアウト見積り方法では単純な回路と複
雑な回路との差異が認められないため同一のレイアウト
面積になるとしか判断できない。
した図１５と使用セルの数および各々の入力端子数の比
較を示した図１６と従来のレイアウト面積見積りに使用
するＰｉｎ Ｐａｉｒ数および論理セルの総面積比較例
を示した図１７を参照すると、これらの値が示している
とおり従来のレイアウト見積り方法では単純な回路と複
雑な回路との差異が認められないため同一のレイアウト
面積になるとしか判断できない。
【００８０】本発明を適用した、複雑な回路および単純
な回路のレイアウト見積の比較例を示した図１８を参照
すると、明らかに複雑な回路のほうが分散値大、論理段
差大、接続数大であり、これはレイアウト面積を単純な
回路より大きく見積る必要があることを表している。
な回路のレイアウト見積の比較例を示した図１８を参照
すると、明らかに複雑な回路のほうが分散値大、論理段
差大、接続数大であり、これはレイアウト面積を単純な
回路より大きく見積る必要があることを表している。
【００８１】複雑（不規則）な回路例のレイアウト例を
示した図１９を参照すると、セルを一列に配置し配線を
引き出すと最大７本の配線領域が必要になることが判
る。
示した図１９を参照すると、セルを一列に配置し配線を
引き出すと最大７本の配線領域が必要になることが判
る。
【００８２】一方、単純（規則的）な回路例のレイアウ
ト例を示した図２０を参照すると、同様にセルを一列に
配置しても最大５本の配線領域で済むことが判る。
ト例を示した図２０を参照すると、同様にセルを一列に
配置しても最大５本の配線領域で済むことが判る。
【００８３】
【発明の効果】以上説明したように本発明は、論理回路
の接続情報から、論理セルそれぞれの論理段数を割付手
段を用いて論理セルの各入力および出力端子毎にノード
名、端子属性、論理セル名および論理段数をそれぞれ組
み合わせたデータを作成し、論理段数別に入力端子数に
対する総入力端子数の比率の分散を求める算出手段と、
出力端子および入力端子間における論理段数の差のパラ
メータの算出手段と、論理セルそれぞれに対する総接続
端子数のパラメータの算出手段とを用いて算出された分
散、論理段差および総接続端子数のパラメータにより自
動レイアウトによる配置配線実行時の配線混雑度を予測
し未配線が残留しないレイアウト面積を見積るので、数
少ない実行回数で未配線が残留しない配置配線が可能に
なる。
の接続情報から、論理セルそれぞれの論理段数を割付手
段を用いて論理セルの各入力および出力端子毎にノード
名、端子属性、論理セル名および論理段数をそれぞれ組
み合わせたデータを作成し、論理段数別に入力端子数に
対する総入力端子数の比率の分散を求める算出手段と、
出力端子および入力端子間における論理段数の差のパラ
メータの算出手段と、論理セルそれぞれに対する総接続
端子数のパラメータの算出手段とを用いて算出された分
散、論理段差および総接続端子数のパラメータにより自
動レイアウトによる配置配線実行時の配線混雑度を予測
し未配線が残留しないレイアウト面積を見積るので、数
少ない実行回数で未配線が残留しない配置配線が可能に
なる。
【００８４】したがって、第１の効果は、最適なレイア
ウト面積で配置配線を実行するため、未配線が残留して
レイアウト面積を拡大して何度も配置配線を実行するこ
とがなくなり、開発期間の増加を抑制できる。
ウト面積で配置配線を実行するため、未配線が残留して
レイアウト面積を拡大して何度も配置配線を実行するこ
とがなくなり、開発期間の増加を抑制できる。
【００８５】第２の効果は、必要最小限のレイアウト面
積で配置配線を実行するため、開発コストの増加を抑制
できる。
積で配置配線を実行するため、開発コストの増加を抑制
できる。
【図１】本発明のレイアウト面積の見積り方法を実行す
るＣＡＤ装置の一実施例の概要構成図である。
るＣＡＤ装置の一実施例の概要構成図である。
【図２】本発明のレイアウト面積の見積り方法の一実施
例を示すフローチャートである。
例を示すフローチャートである。
【図３】論理セルの論理段数割付手段のフローチャート
である。
である。
【図４】論理段数別総入力端子数の分散の算出手段のフ
ローチャートである。
ローチャートである。
【図５】出力および入力端子間の論理段差算出手段のフ
ローチャートである。
ローチャートである。
【図６】総接続端子数のパラメータの算出手段のフロー
チャートである。
チャートである。
【図７】複雑（不規則）な回路の一例を示すブロック図
である。
である。
【図８】論理段数を割り付けたデータ例を示す図であ
る。
る。
【図９】論理段数別の総入力端子数の算出例を示す図で
ある。
ある。
【図１０】論理段差の算出例を示す図である。
【図１１】出力端子および入力端子間の論理段差パラメ
ータの算出例を示す図である。
ータの算出例を示す図である。
【図１２】接続端子数の算出例を示す図である。
【図１３】１つの論理セルに接続される端子数および総
端子接続数別の論理セル数を示す図である。
端子接続数別の論理セル数を示す図である。
【図１４】各論理セルの総接続端子数のパラメータの算
出例を示す図である。
出例を示す図である。
【図１５】単純（規則的）な回路の一例を示すブロック
図である。
図である。
【図１６】複雑な回路および単純な回路の使用論理セル
の比較例を示す図である。
の比較例を示す図である。
【図１７】複雑な回路および単純な回路のＰｉｎＰａｉ
ｒ数と論理セルの総面積比較例を示す図である。
ｒ数と論理セルの総面積比較例を示す図である。
【図１８】複雑な回路および単純な回路のレイアウト見
積りの比較例を示す図である。
積りの比較例を示す図である。
【図１９】複雑（不規則）な回路のレイアウト例を示す
図である。
図である。
【図２０】単純（規則的）な回路のレイアウト例を示す
図である。
図である。
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ
５，Ｎ６，Ｎ７ ノード ＣＥＬＬ１，ＣＥＬＬ１，ＣＥＬＬ１，ＣＥＬＬ１，Ｃ
ＥＬＬ１，ＣＥＬＬ１，ＣＥＬＬ１，ＣＥＬＬ１，ＣＥ
ＬＬ１，ＣＥＬＬ１，ＰＩＮＡ，ＰＩＮＢ，ＰＩＮＣ，
ＰＩＮＤ，ＰＩＮＥ，ＰＩＮＦ 論理セル ｅｘｔｉｎ，ｅｘｔｏｕｔ，ｉｎ，ｏｕｔ 端子属性
５，Ｎ６，Ｎ７ ノード ＣＥＬＬ１，ＣＥＬＬ１，ＣＥＬＬ１，ＣＥＬＬ１，Ｃ
ＥＬＬ１，ＣＥＬＬ１，ＣＥＬＬ１，ＣＥＬＬ１，ＣＥ
ＬＬ１，ＣＥＬＬ１，ＰＩＮＡ，ＰＩＮＢ，ＰＩＮＣ，
ＰＩＮＤ，ＰＩＮＥ，ＰＩＮＦ 論理セル ｅｘｔｉｎ，ｅｘｔｏｕｔ，ｉｎ，ｏｕｔ 端子属性
Claims (10)
- 【請求項１】 マスクレイアウトパターンに用いる論理
回路の論理セルがレイアウトパターン情報として予めセ
ルライブラリに格納され、このセルライブラリから抽出
された前記論理セル群の配置配線およびアートワークパ
ターン生成をＣＡＤ装置のホストコンピュータ上で実行
させることによって設計される半導体集積回路のレイア
ウト面積見積り方法において、前記論理回路の接続情報
から、前記論理セルそれぞれの論理段数を割付手段を用
いて前記論理セルの各入力および出力端子毎にノード
名、端子属性、前記論理セル名および前記論理段数をそ
れぞれ組み合わせたデータを作成し、前記論理段数別に
入力端子数に対する総入力端子数の比率の分散を求める
算出手段と、前記出力端子および前記入力端子間におけ
る論理段数の差のパラメータの算出手段と、前記論理セ
ルそれぞれに対する総接続端子数のパラメータの算出手
段とを用いて算出された前記分散、前記論理段差および
前記総接続端子数のパラメータにより自動レイアウトに
よる配置配線実行時の配線混雑度を予測し未配線が残留
しないレイアウト面積を見積ることを特徴とする半導体
集積回路のレイアウト面積見積り方法。 - 【請求項２】 前記論理段数の割り付けは、前記接続情
報から前記ノード名、前記端子属性および前記論理セル
名のそれぞれのデータの組み合わせを抽出するステップ
と、外部入力端子に対応するノード名を前記論理セルそ
れぞれの前記入力端子について検索するステップと、前
記検索により一致した前記入力端子の属する前記論理セ
ルを暫定的に論理段数１段目とし、その論理セルの前記
出力端子のノード名に接続される他の前記論理セルの前
記入力端子を検索するステップと、新たに検索された入
力端子が属する前記論理セルの前記論理段数を暫定的に
前記出力端子の前記論理段数に１を加えた値とし、新た
に論理段数が決められた前記論理セルの出力端子のノー
ド名を前記論理セルそれぞれの入力端子について検索す
るステップと、検索対象の前記論理セルの出力端子のノ
ード名が全て前記外部出力端子になるまで繰り返すステ
ップと、重複して検索される前記論理セル名が各段数に
またがる場合は、最大の前記段数をその論理セルの最終
的な論理段数として割り付け、かつ全ての端子について
前記ノード名、端子属性、前記論理セル名および前記論
理段数を対にしたデータを作成するステップとを有して
実行する請求項１記載の半導体集積回路のレイアウト面
積見積り方法。 - 【請求項３】 前記分散の算出は、前記論理段数が割り
付けられたデータを入力するステップと、前記論理段数
について前記組み合わせたデータのソートを行なうステ
ップと、前記論理段数毎に前記入力端子数を集計し、こ
れら入力端子数の比率を算出するステップと、前記論理
段数に対する前記入力端子数の比率の分散値を算出し、
信号接続関係の複雑度を表わすパラメータとするステッ
プとを有して実行する請求項１記載の半導体集積回路の
レイアウト面積見積り方法。 - 【請求項４】 前記論理段差のパラメータ算出は、前記
論理段数が割り付けられたデータを入力するステップ
と、前記ノード名についてデータのソートを行なうステ
ップと、同一ノード名の付された前記入力端子それぞれ
について、前記出力端子が属する前記論理セルの前記論
理段数と前記入力端子が属する前記論理セルの前記論理
段数の差である論理段差を算出するステップと、前記論
理段差数毎に前記入力端子数を集計し、これら入力端子
数の比率を算出するステップと、前記論理段差数それぞ
れの前記入力端子数の比率に対して前記論理段差数の増
加に従って重み付けを行ない前記論理段差数が１の値か
ら順次に減じていった値を算出し、信号接続関係の複雑
度を表わすパラメータとするステップとを有して実行す
る請求項１記載の半導体集積回路のレイアウト面積見積
り方法。 - 【請求項５】 前記総接続端子数のパラメータ算出は、
前記論理段数が割り付けられたデータを入力するステッ
プと、前記ノード名についてデータのソートを行なうス
テップと、前記ノード毎に接続される入力および出力端
子数の合計を算出し、１を減じたデータを作成するステ
ップと、前記論理セルの全入出力端子の前記ノード名に
ついて前記データを検索し、加算することで１つの前記
論理セルに接続される入出力端子数の合計を算出し、こ
の作業を全ての論理セルについておこなうステップと、
１つの論理セルあたりに接続される入出力端子数の合計
で分類し、前記接続端子数の合計をいくつかの区間に分
け、これらの区間毎に前記論理セル数を集計し、前記論
理セル数の比率を算出するステップと、前記接続端子数
別の各区間の前記論理セル数の比率に対して、前記接続
端子数の増加に従って重み付けを行ないその合計を算出
し、信号接続関係の複雑度を表わすパラメータとするス
テップとを有する請求項１記載の半導体集積回路のレイ
アウト面積見積り方法。 - 【請求項６】 マスクレイアウトパターンに用いる論理
回路の論理セルがレイアウトパターン情報として予めセ
ルライブラリに格納され、このセルライブラリから抽出
された前記論理セル群の配置配線およびアートワークパ
ターン生成をＣＡＤ装置のホストコンピュータ上で実行
させることによって設計される半導体集積回路のレイア
ウト面積見積り方法において、前記論理回路の接続情報
から前記論理セルそれぞれの論理段数を抽出し、同一の
論理段数に属する前記論理セルの総入力端子数を集計
し、論理段数毎の総入力端子数に対する比率の分散値を
信号接続関係の複雑度を表わすパラメータとして算出
し、これらの抽出、集計および算出結果を用いてレイア
ウト面積を算出することを特徴とする半導体集積回路の
レイアウト見積り方法。 - 【請求項７】 マスクレイアウトパターンに用いる論理
回路の論理セルがレイアウトパターン情報として予めセ
ルライブラリに格納され、このセルライブラリから抽出
された前記論理セル群の配置配線およびアートワークパ
ターン生成をＣＡＤ装置のホストコンピュータ上で実行
させることによって設計される半導体集積回路のレイア
ウト面積見積り方法において、前記論理回路の接続情報
から論理セルそれぞれの論理段数を抽出し、出力端子が
属する前記論理セルの前記論理段数と前記出力端子に接
続される入力端子が属する前記論理セルの前記論理段数
の差である論理段差を全ての前記入力端子について算出
し、前記論理段差に着目し、この論理段差毎の入力端子
数を全入力端子数の値に対する前記論理段差数で除した
値に応じて重み付けを行ない、この重み付の値を前記論
理段差が１の値から順次に減じていった値を信号接続関
係の複雑度を表わすパラメータとして算出し、レイアウ
ト面積を算出することを特徴とする半導体集積回路のレ
イアウト見積り方法。 - 【請求項８】 マスクレイアウトパターンに用いる論理
回路の論理セルがレイアウトパターン情報として予めセ
ルライブラリに格納され、このセルライブラリから抽出
された前記論理セル群の配置配線およびアートワークパ
ターン生成をＣＡＤ装置のホストコンピュータ上で実行
させることによって設計される半導体集積回路のレイア
ウト面積見積り方法において、前記論理回路の接続情報
から１つの前記論理セルに接続される全ての接続端子数
を集計し、かつ前記接続端子数に着目して、前記接続端
子数毎に前記論理セルの数を全論理セル数で除した値に
対し前記接続端子数の増加に従って重み付けを行なった
値の総和を、信号接続関係の複雑度を表わすパラメータ
として算出し、レイアウト面積を算出することを特徴と
する半導体集積回路のレイアウト見積り方法。 - 【請求項９】 前記論理回路の任意の階層毎および全て
の階層におけるレイアウト面積の見積りに適用されるこ
とを特徴とする請求項６、７または８記載の半導体集積
回路のレイアウト見積り方法。 - 【請求項１０】 マスクレイアウトパターンに用いる論
理回路の論理セルがレイアウトパターン情報として予め
セルライブラリに格納され、このセルライブラリから抽
出された前記論理セル群の配置配線およびアートワーク
パターン生成をホストコンピュータ上で実行させること
によって設計される半導体集積回路のＣＡＤ装置におい
て、前記論理回路の接続情報から、前記論理セルそれぞ
れの論理段数を割付手段を用いて前記論理セルの各端子
毎にノード名、端子属性、前記論理セル名および前記論
理段数を組み合わせたデータを作成し、前記論理段数別
に求める総入力端子数に対する比率の分散を求める算出
手段と、出力端子および入力端子間における論理段差の
パラメータの算出手段と、前記論理セルそれぞれに対す
る総接続端子数のパラメータの算出手段とを有し、前記
分散、前記論理段差および前記総接続端子数のパラメー
タ算出手段によりレイアウト面積を見積ることを特徴と
する半導体集積回路のＣＡＤ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10123163A JP3076301B2 (ja) | 1998-05-06 | 1998-05-06 | 半導体集積回路のレイアウト面積見積り方法およびそのｃａｄ装置 |
| EP99108571A EP0955593A2 (en) | 1998-05-06 | 1999-05-06 | Method of estimating layout area of semiconductor integrated circuit, and CAD apparatus therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10123163A JP3076301B2 (ja) | 1998-05-06 | 1998-05-06 | 半導体集積回路のレイアウト面積見積り方法およびそのｃａｄ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11316773A true JPH11316773A (ja) | 1999-11-16 |
| JP3076301B2 JP3076301B2 (ja) | 2000-08-14 |
Family
ID=14853752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10123163A Expired - Lifetime JP3076301B2 (ja) | 1998-05-06 | 1998-05-06 | 半導体集積回路のレイアウト面積見積り方法およびそのｃａｄ装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0955593A2 (ja) |
| JP (1) | JP3076301B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2398270C1 (ru) * | 2009-02-11 | 2010-08-27 | Государственное образовательное учреждение высшего профессионального образования Курский государственный технический университет | Устройство поиска нижней оценки размещения в полносвязных матричных системах при однонаправленной передаче информации |
| RU2421804C2 (ru) * | 2009-02-17 | 2011-06-20 | Государстенное образовательное учреждение высшего профессионального образования "Юго-Западный государственный университет" | Устройство для формирования матрицы неполного параллелизма |
| RU2452005C2 (ru) * | 2009-08-05 | 2012-05-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Юго-Западный государственный университет" (ЮЗГУ) | Устройство поиска нижней оценки размещения в матричных системах при направленной передаче информации |
| RU2447485C2 (ru) * | 2009-09-11 | 2012-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Юго-Западный государственный университет" (ЮЗГУ) | Устройство поиска нижней оценки размещения в матричных системах при двунаправленной передаче информации |
| CN113962177B (zh) * | 2021-11-10 | 2025-04-29 | 上海安路信息科技股份有限公司 | 布线拥塞预估方法及布线拥塞预估系统 |
-
1998
- 1998-05-06 JP JP10123163A patent/JP3076301B2/ja not_active Expired - Lifetime
-
1999
- 1999-05-06 EP EP99108571A patent/EP0955593A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JP3076301B2 (ja) | 2000-08-14 |
| EP0955593A2 (en) | 1999-11-10 |
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