JPH11317460A

JPH11317460A - 電流量を制御するシステム

Info

Publication number: JPH11317460A
Application number: JP11041608A
Authority: JP
Inventors: Shad R Shepston; シャド・アール・シェプストン
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1998-03-06
Filing date: 1999-02-19
Publication date: 1999-11-16
Anticipated expiration: 2019-02-19
Also published as: JP2010114462A; EP0940920A2; US6094089A; EP0940920B1; DE69933319D1; JP4542638B2; DE69933319T2; EP0940920A3; JP5074536B2

Abstract

(57)【要約】【課題】電源が切れた状態のｐ形ＦＥＴで、不所望の電
流が流れるのを防ぐ。【解決手段】第１のデバイスのチャネルがｐ形であり、
該第１のデバイスの第２の端子が電源に接続されてお
り、第１のデバイスの基板に接続される第１の端子およ
び第１のデバイスの第２の端子に接続される第２の端子
を有するメカニズムを備え、電源がオフのとき、第１の
デバイスの第１の端子および基板がｐｎダイオードを形
成し、前記メカニズムの第１の端子および基板が、前記
ダイオードに直列接続である少なくとも１つのダイオー
ド要素を構成し、前記直列接続の閾値電圧が前記電流に
関連する電圧を上回り、前記電流が流れるのを防ぐよう
にしたシステムを構成することにより、第１のデバイス
の第１の端子から基板に電流が流れるのを制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般に半導体デ
バイスに関し、より具体的には、ｐ形電界効果トランジ
スタの電流制限メカニズムに関する。

【０００２】

【従来の技術】電界効果トランジスタ（ＦＥＴ）は３端
子を持つデバイスであり、２つの端子を通る電流は、第
３の端子における電圧により制御される。コンピュータ
・システムから通信システムまで、ＦＥＴは多くの電子
デバイスで使用される。ＦＥＴは、主に２種類、ｎ形お
よびｐ形に分類されることができる。ｎ形であるかｐ形
であるかは、チャネル領域のドーピングのタイプを基準
とする。このように、ｐ形ＦＥＴすなわちｐＦＥＴは、
ｐ形のソース領域、ドレイン領域およびチャネルと、ｎ
形ゲート領域とを備える。

【０００３】いくつかの用途では、ドレイン信号が、ソ
ースおよびゲート信号の発生とは異なるチップから発生
する。例えば、ＦＥＴをレシーバ・チップに置くと、Ｆ
ＥＴはドライビング・チップからの信号の意図された終
端である。このように、入力信号の電圧ＶＭに依存し
て、それはある量の電流をシンクする（sink）。信号が
異なるチップ上にあることがあるので、ＦＥＴのパワー
信号がオフであり、駆動信号がオンであることがある。
これは、ＦＥＴ常駐のレシービング・チップおよびドラ
イビング・チップの両方について問題を引き起こすこと
がある。

【０００４】ｐＦＥＴの概要の例を図４（ａ）に示し、
ＰＦＥＴの物理的配置を図４（ｂ）に示す。ＦＥＴ４０
は、ＶＤＬに接続されたソース４１、ＶＭに接続された
ドレイン４２、制御信号に接続された制御ゲート４５
（ここではＧＮＤ）およびＶＤＬに接続される基板ゲー
ト４３を備える。基板ゲート４３は、ｐ形基板における
ｎウェル(n-well)、またはｎ形基板の一部であることが
できる。動作中、ＦＥＴ４０はｐ形チャネル４４を使用
し、ｐ形チャネル４４は制御ゲート４５によって制御さ
れる。制御ゲート４５が接地にあるとき、チャネル４４
は開いており、電流を流すことができる。ゲート４５
が、ｐＦＥＴの閾値電圧を引いたソース４１より大きい
電圧を持つとき、チャネル４４はピンチオフされ、ソー
ス４１からドレイン４２への電流の流れが妨げられる。
このように、ゲート４５は、ゲート信号における電圧を
利用することによって、電流の流れを制御する。

【０００５】ＦＥＴ４０の常駐チップがパワーを失い、
ソース４１におけるＶＤＬが接地に下がるとき、問題が
生じる。これが起こるとき、ｐｎダイオードが、ドレイ
ン４２（ｐ形）およびｎ形基板ゲート４３の間に形成さ
れる。ドレイン４２は、ドライビング・チップからの信
号であるＶＭを受け取る。ＶＭがおよそ０.７ボルト、
すなわちｐｎダイオードの閾値活性化電圧より大きい正
の電圧ならば、ｐｎダイオードがオンになり、ドレイン
４２から基板ゲート４３まで大量の電流をシンクする。
基板がもはや電源電圧でバイアスされずに接地で保たれ
るので、このことが生じる。

【０００６】ダイオードが接地への非常に低い抵抗路を
提供するので、これが、伝達の見地からすると、ドライ
ビング・チップに対して短絡しているように見えること
に注意すべきである。ＶＭ信号が正確なインピーダンス
で終端されなければ、全電圧値において、ドライビング
・チップに戻る反射波を生じさせる。ダイオードが短絡
として見えるので、反射信号は、負すなわち逆の波で反
射する（開路（オープン回路）は、正の波を反射す
る）。負の波は、信号の位相に依存して、強め合う干渉
または弱め合う干渉を引き起こすことがある。強め合う
干渉は、ドライビング・チップの能力を超えて、チップ
に損害を与えることがあるのに対し、弱め合う干渉は、
レシービング・チップに送られる信号の劣化となること
がある。

【０００７】大量の電流の流れによって、ドライビング
・チップがたくさんの電流を供給しなければならなくな
る。さらに、大電流は、ドライビング・チップおよびレ
シービング・チップの両方で、多量の熱を生成する。ま
た、レシービング・チップへの電流の流れは、レシービ
ング・チップがコンデンサであるように、レシービング
・チップの基板を充電することがある。レシービング・
チップの電源を投入する間に、または充電された基板を
接地する間に、蓄積された電流が放電し、レシービング
・チップを損なうことがある。

【０００８】また電流は、ＶＭからＶＤＬにも流れる。
ＶＤＬがパワーオフの接地にあり、ゲート４５も接地に
あるとき、チャネル４４がまだ開いているので、ＦＥＴ
４０はまだ飽和領域にあり、電流は、ドレインからソー
スを介して接地へと流れる。そのため、これは、レシー
ビング・チップの電源を落とす時に、ＦＥＴを通って流
れる別の電流である。さらに、この付加的な電流も、ド
ライビング・チップによって提供されなければならな
い。また、この電流が不適当なインピーダンス整合を生
じ、そのために反射を生じさせるので、この電流が信号
の反射を引き起こす点に注意すべきである。

【０００９】両方の電流シンクメカニズム（すなわち、
ｐｎダイオードからの流出およびチャネルを介したドレ
インからの流出）は、合わせておよそ１.６(A(アンヘ゜ア))
を引き込む。これは、７２(mA(ミリアンヘ゜ア))の通常の電源
投入の駆動電流に比べ非常に大きい。このように、レシ
ービング・チップの電源がオフの状態は、ドライビング
・チップの電源が満たすのに非常に厳しい電流需要を起
こす。

【００１０】

【発明が解決しようとする課題】ここで記述された問題
がｐＦＥＴのみに生じ、ｎＦＥＴには生じない点に注意
すべきである。ｎＦＥＴでは、ｎｐダイオードが形成さ
れ、これは、ドレインにおける電圧からはオンにならな
い。さらに、ｎＦＥＴのチャネルを開くために、ｎＦＥ
ＴのゲートはＶＤＬに接続されなければならず、パワー
を失うと、ゲートは接地され、チャネルをピンチオフす
る。

【００１１】したがって、当該技術分野において、ｐ形
ＦＥＴの電源がオフの状態で、ドレインからソースおよ
び基板への電流の流れを妨げるメカニズムの必要性があ
る。

【００１２】

【課題を解決するための手段】これらの他の目的、特徴
および技術上の利点は、ｐ形ＦＥＴの電源がオフの状態
において、ドレインからソースおよび基板へ流れる電流
を防ぐシステムおよび方法により達成される。この発明
のメカニズムは３つの側面を持つ。これらの側面の１つ
は、ドレインから基板への電流を制御することであり、
他の１つは、ドレインからソースへの電流を制御するこ
とである、３つめは、信号の反射を駆動することを防ぐ
ことである。

【００１３】第１の側面は、ダイオードをオンにするの
に必要な電圧を発生させる。閾値電圧が最大ＶＭ電圧を
超えれば、ダイオードは決してオンにならず、いかなる
電流もドレインから基板を介してシンクしない。これ
は、ＶＤＬ電源に接続される代わりに、他のｐＦＥＴデ
バイスから形成される直列のダイオードに接続される基
板ゲートを持つことにより達成される。電源がオンの状
態の間、他のｐＦＥＴデバイスはＶＤＬに接続され、基
板ゲートはＶＤＬに接続される。電源がオフの状態で
は、基板ゲートは直列のｐｎダイオードを介して接地さ
れ、それらの組み合わされた閾値電圧が最大予想ＶＭ電
圧を上回る。

【００１４】第２の側面は、レシービングＦＥＴを遮断
して、チャネルをピンチオフする。チャネルがピンチオ
フされると、いかなる電流もチャネルを介して流れるこ
とができず、いかなる電流もチャネルを介してドレイン
からソースへシンクしない。これは、ＦＥＴのゲート電
圧を接地から引き上げることにより達成される。ｐ形Ｆ
ＥＴは、動作するのに接地にあるべきゲートを必要とす
ることに注意すべきである。ＦＥＴのゲートは、接地さ
れる代わりに、他の回路により提供される電圧に接続さ
れる。この回路は、通常の電源がオンの状態の間は、接
地信号を供給する。電源がオフの状態では、回路はＶＭ
信号をゲートに供給するので、ゲートはドレインに等し
い電圧になり、これは接地より大きいのでチャネルをピ
ンチオフし、電流がチャネルを介してソースに流れるこ
とを防ぐ。

【００１５】最初の２つの側面が実現され、いかなる電
流もレシービングチップに流れなければ、レシービング
チップは、ドライビングチップに対して開路として見え
る。これは、全電圧値において、ドライビングチップに
戻る反射波を生じさせる。チップが開路とみえるので、
反射信号は、正の波で反射して戻る。正の波は、信号の
位相に依存して、強め合う干渉または弱め合う干渉を生
じさせる。強め合う干渉は、ドライビングチップの能力
を超える信号を生じさせて、チップに損傷を与えること
があるのに対し、弱め合う干渉は、レシービングチップ
に送られる信号の劣化を生じさせることがある。

【００１６】したがって、この発明のメカニズムの第３
の側面は、適切なインピーダンスを提供し、電源がオフ
の状態の際の反射を防ぐ。ドライビング・チップが適切
なインピーダンスを見れば、信号のいかなる反射もドラ
イビング・チップに送り戻されることはない。これは、
通常の電源がオンの状態の間はオフにされるｐＦＥＴを
提供することにより達成される。電源がオフの状態で
は、ｐＦＥＴは、ＶＭ信号の電流のシンクを与える。ｐ
ＦＥＴは予め選択され、ＶＭの予想電圧範囲に一致する
近似のインピーダンスを提供するようにする。こうし
て、ｐＦＥＴは、ＶＭ信号の反射量を大きく減少させ
る。

【００１７】この発明の技術上の利点は、不所望の電流
が、ＦＥＴデバイスに流れることを防ぐことである。

【００１８】この発明の技術上の利点は、ＦＥＴの電源
がオフの状態の間に、電流が、ｐ形ＦＥＴのドレインを
介して基板に流れることを防ぐことである。

【００１９】この発明のさらなる技術上の利点は、ＦＥ
Ｔの電源がオフの状態の間に、電流が、ｐ形ＦＥＴのソ
ースにチャネルを介して流れることを防ぐことである。

【００２０】この発明のさらなる技術上の利点は、レシ
ービング・チップの電源がオフの状態の間におけるイン
ピーダンス不整合からの反射を減少させることである。

【００２１】この発明の技術上の利点は、ｐ形ＦＥＴを
使用した信号レシービング・チップの通信リンクにおい
て、信頼性のある信号の終端を提供することである。

【００２２】以下に続く発明の詳細な説明をより良く理
解することができるために、前述の記載はむしろ広くこ
の発明の特徴および技術上の利点を概説した。この発明
の特許請求の範囲の主題を形成するこの発明の追加の特
徴および利点は、以下に記述される。開示された概念お
よび特定の実施形態を、この発明の同じ目的を実行する
ため他の構造を修正または設計する基本として容易に利
用することができることが、当該技術分野の当業者には
わかるであろう。また、そのような等価な構成が、特許
請求の範囲に説明されるこの発明の精神および範囲から
離れないという点を、当該技術分野の当業者は認めるで
あろう。

【００２３】

【発明の実施の形態】図１は、この発明の回路メカニズ
ム１５の簡略化されたものを示し、これは、電流がｐ形
ＦＥＴ１０のドレイン１２から基板１３に流れるのを防
ぐ。図１に示されるように、メカニズム１５は１つのＦ
ＥＴを備えるが、必要に応じてさらなるＦＥＴを使用す
ることができる。例えば、ＶＭ１２の最大予想電圧が
１．４ボルト未満で、合計して２つのｐｎダイオードが
必要ならば（それぞれのダイオードが閾値電圧０．７(V
(ホ゛ルト))を持つと仮定する）、図１に示される２つのｐ
ＦＥＴだけが、電源がオフの状態でｐｎダイオードを提
供するのに必要となる。より高い電圧では、追加のダイ
オードすなわち追加のｐＦＥＴを必要とし、この配置は
図３に示される。

【００２４】図１において、ｐＦＥＴ１０のｎウェルす
なわち基板ゲート１３は、ｐＦＥＴ１５のドレインに接
続され、直接電源ＶＤＬに接続されない。電源がオンの
状態では、基板ゲート１３は、ｐＦＥＴ１５を介してＶ
ＤＬに接続される。ｐＦＥＴ１５が、接地されたその制
御ゲートを持ち、常にオンであるので、ソース１７から
そのドレインへＶＤＬ信号を渡す。ドレインは、基板ゲ
ート１３すなわちｐＦＥＴ１０に接続される。電源がオ
フの状態では、基板ゲート１３は、ｐＦＥＴ１５のドレ
インおよび基板ゲート１６から形成されるｐｎダイオー
ドを介して、接地される。このように、ｐＦＥＴ１０の
ドレイン１２および基板ゲート１３で形成されたダイオ
ードは、ｐＦＥＴ１５で形成されたダイオードに直列に
接続される。任意の電流が基板ゲート１３を介して流れ
込むためには、ＶＭは、２つのダイオードの閾値電圧を
超えなければならない。閾値電圧は、直列におけるそれ
ぞれについておよそ０．７Ｖであるので、全体で１．４
Ｖである。ＶＭ電圧に依存して、より多くのダイオード
を必要に応じて使用することができる。

【００２５】図５（ａ）は、それぞれの時間におけるＶ
Ｍ５１およびＶＤＬ５２の電圧を示す。ｙ軸は電圧軸で
あり、ボルトで表現される。x軸は時間軸であり、ピコ
秒で表現される。図５（ｃ）は、ｐＦＥＴ１０に対する
ｐＦＥＴ１５の影響を示す。ｙ軸は電流軸であり、ミリ
アンペアで表現される。x軸は時間軸であり、ピコ秒で
表現される。５０ピコ秒より前の時間域は、動作中の通
常の電力、すなわちＶＤＬ５２でおよそ１.８(Ｖ)、お
よびソース電流５４およびドレイン電流５３でおよそ＋
７２(mA)および−７２(mA)をそれぞれ示す。５０ピコ秒
において、チップは電源を落とし、ＶＤＬはゼロに向か
い始める。またソースおよびドレイン電流は、ゼロに移
動し始める。１５０ピコ秒において、ＶＭはゼロから増
加し、ＶＤＬはゼロのままである。およそ２００ピコ秒
において、基板ゲート電流５５は、およそ−２００(mA)
である。基板ゲート電流５５は、ドレイン１２および基
板ゲート１３から、ｐＦＥＴ１０で形成されるｐｎダイ
オードを介して流れる電流を表す。このように、１つの
ｐＦＥＴを加えることによって、電流はおよそ−１.６
(A)からおよそ−２００(mA)に、２つのｐｎダイオード
の抵抗のために低下している。およそ−１.６(A)の電流
は図５（ｄ）に見ることができ、これは図２の回路の影
響を示し、図１のｐＦＥＴ１５をダイオードを欠いてい
る。基板ゲート電流５５がゼロにならないので、追加の
ｐｎダイオードを図１の回路に含める必要がある。

【００２６】また図５（ｃ）は、２００ピコ秒で、およ
そ−１５５(mA)のソース電流５４を示す。この電流は、
ｐＦＥＴ１０のチャネル１４を介してソース１１に流れ
る電流を表す。ｐＦＥＴ１０が飽和領域にあるので、図
１の回路はこの電流を減少させることができない。この
電流は、７２(mA)の通常の動作電流の２倍に近い。ドレ
イン電流５３は、ｐＦＥＴ１０に流れる全電流、すなわ
ちソース電流５４および基板ゲート電流５５の合計を表
す。

【００２７】図２は、ｐ形ＦＥＴ２０のチャネル２３を
介して、ドレイン２２からソース２１に電流が流れるの
を防ぐこの発明の回路メカニズム２５を示す。図２に示
されるように、メカニズム２５は、ｐＦＥＴ２０に接続
される２つのＦＥＴ２６、２７を備える。２つのＦＥＴ
２６、２７は、通常の電源がオンの状態の間に、ｐＦＥ
Ｔ２０の制御ゲート２４に接地電圧を供給し、電源がオ
フの状態の間に、制御ゲート２４に信号ＶＭ電圧を供給
する。これは、ｐＦＥＴ２０のチャネル２３をピンチオ
フするので、いかなる電流もチャネルを通って流れるこ
とができず、よっていかなる電流もドレイン２２からソ
ース２１に流れ込むことができない。

【００２８】図２において、ｐＦＥＴ２０の制御ゲート
２４は、ＦＥＴ２６、２７のソースに接続され、直接に
は接地されない。電源がオンの状態では、制御ゲート２
４は接地になければならない。これは、ｎ形ＦＥＴであ
るＦＥＴ２７によって達成される。ＦＥＴ２７のゲート
制御は電源ＶＤＬに接続されるので、電源がオンの時、
ＦＥＴ２７はオンにされ、ドレインからの接地信号をソ
ース、つまりはｐＦＥＴ２０のゲート制御２４に渡す。
ＦＥＴ２６はｐ形ＦＥＴであり、その制御ゲートはＶＤ
Ｌに接続されるので、電源がオンの時、オフにされる。
そのため、通常の動作状態ではＶＤＬは高く、これがＦ
ＥＴ２７をオンにし、制御ゲート２４を接地に引き下げ
る。電源がオフの状態においては、制御ゲート２４は、
ｐＦＥＴ閾値電圧を引いたドレイン電圧より高い電圧で
なければならない。レシービング・チップが、電源が落
ちた状態にあるので、オフチップ(off chip)の電圧信号
を使用しなければならない。ドライビング・チップから
のＶＭ信号があるので、この電圧をｐＦＥＴ２０をオフ
するのに使用することができる。これは、ｐ形ＦＥＴで
あるＦＥＴ２６によって容易にされる。また、ＦＥＴ２
６のゲート制御は電源ＶＤＬに接続されるので、電源が
オフの時、ＦＥＴ２６はオンにされ、ＶＤＬは接地にな
る。ＦＥＴ２６の基板ゲートすなわちｎウェル２８が、
ＶＭに接続される点に注意しなければならない。電源が
オフの状態では、ＶＭが最も高い電圧であるので、ＦＥ
Ｔ２６が正常に動作するよう基板ゲートは電源に接続さ
れなければならず、これが既定値のＶＭである。その
後、ＦＥＴ２６はＶＭ信号をドレインからソースに渡
し、つまりはｐＦＥＴ２０のゲート制御２４に渡す。Ｆ
ＥＴ２７はｎ形ＦＥＴであり、その制御ゲートはＶＤＬ
に接続されているので、パワーオフの時、オフにされ
る。そのため、電源がオフの動作状態では、ＶＤＬは低
く、これがＦＥＴ２６をオンにし、制御ゲート２４をＶ
Ｍまで引き上げ、ｐＦＥＴ２０をオフにし、よっていか
なる電流もチャネル２３を介して流れるのを防ぐ。

【００２９】前述したように、図５（ａ）は、さまざま
な時間におけるＶＭ５１およびＶＤＬ５２の電圧を示
す。図５（ｄ）は、ｐＦＥＴ２０に対するＦＥＴ２６、
２７の影響を示す。ｙ軸は、電流軸であり、アンペアで
表現される。ｘ軸は、時間軸であり、ピコ秒で表現され
る。５０ピコ秒より前の時間域は、動作上の通常のパワ
ー、すなわち、およそ１.８(Ｖ)におけるＶＤＬ５２、
およそ＋７２(mA)および−７２(mA)におけるソース電流
５４およびドレイン電流５３を示す。図５の（ｂ）、
（ｃ）および（ｄ）についてこの部分は同じであるが、
ｙ軸のスケーリングが異なるので異なって見える点に注
意すべきである。再び、５０ピコ秒において、チップは
電源を落とされ、ＶＤＬはゼロに向かい始める。１５０
ピコ秒において、ＶＭはゼロから増加し、ＶＤＬはゼロ
のままである。およそ２００ピコ秒において、ソース電
流５４がおよそ０(A)にある。この電流は、ｐＦＥＴ２
０のチャネル２３を介してソース２１に流れる電流を表
す。図５（ｃ）（これは、図２の回路を欠く図１の回路
を表す）に比較して、この電流は、−１５５(mA)からゼ
ロになった。

【００３０】また図５（ｄ）は、およそ−１.６(A)にお
ける基板ゲート電流５５を示す。基板ゲート電流５５
は、ドレイン２２および基板ゲートからｐＦＥＴ２０で
形成されるｐｎダイオードを介して流れる電流を表す。
このように、図１の回路を含まないことによって、電流
はおよそ−２００(mA)に比べておよそ−１.６(A)であ
る。ドレイン電流５３は、ｐＦＥＴ２０に流れる全電
流、すなわちソース電流５４および基板ゲート電流５５
の合計を表す。

【００３１】図３は、電流がｐＦＥＴ３０に流れるのを
妨げる図１および図２のこの発明の回路メカニズム１
５、２５を示す。メカニズム１５は、ｐ形ＦＥＴ３０の
ドレイン３２から基板３３に電流が流れるのを防ぐ。メ
カニズム２５は、ｐＦＥＴ３０のドレイン３２からソー
ス３１に電流が流れるのを防ぐ。

【００３２】図３に示されるように、メカニズム１５は
複数のｐ形ＦＥＴを備え、それぞれが、電源がオフの状
態においてそれぞれのドレインおよび基板からダイオー
ドを形成する。ＦＥＴのドレインおよび基板は、その形
成されたダイオードが直列に接続されるよう接続され
る。第１のＦＥＴ３５のドレインは、ｐＦＥＴ３０の基
板３３に接続される。最後のＦＥＴ３７の基板３７は、
ＶＤＬに接続される。ＦＥＴのそれぞれのソースは、Ｖ
ＤＬに接続される。ＦＥＴ１５の制御ゲートだけでな
く、制御ゲート３０もＶＧに接続され、これは、ＦＥＴ
２６、２７により提供される点に注意すべきである。通
常時の、電源がオンの状態において、基板ゲート３３
は、ＶＤＬに引き上げられる。ＶＤＬが高ければ、ＦＥ
Ｔ２６はオフであり、ＦＥＴ２７はオンである。このよ
うに、ＦＥＴ２７はＶＧを接地する。これは、ｐＦＥＴ
３０およびＦＥＴ１５をオンにする。第１のＦＥＴ３５
は、基板ゲート３３をＶＤＬにする。したがって、ｐＦ
ＥＴ３０は正常に動作する。

【００３３】電源がオフの状態において、基板ゲート３
３は接地されているＶＤＬに接続され、これはＦＥＴ１
５のそれぞれのドレインおよび基板ゲートからそれぞれ
形成される直列のｐｎダイオードを介して行われる。電
源がオフの状態では、ＶＤＬは低く、ＦＥＴ２７はオフ
であり、ＦＥＴ２６はオンである。こうして、ＦＥＴ２
６はＶＧをＶＭに接続する。これは、ｐＦＥＴ３０、Ｆ
ＥＴ１５をオフにする。こうして、電流路は、ドレイン
３２から、基板ゲート３３、第１のＦＥＴ３５のドレイ
ン、ＦＥＴ３５の基板ゲート、次のＦＥＴのドレイン等
々、、、最後のＦＥＴ３６の基板ゲート３７までであ
り、これは、接地にあるＶＤＬに接続される。このチェ
ーン（鎖）は、直列のｐｎダイオードを形成する。この
ように、基板ゲート３３を介して電流がシンクするに
は、ＶＭは、ダイオード直列の閾値電圧を上回らなけれ
ばならず、この閾値電圧は、直列のそれぞれのダイオー
ドについておよそ０．７Ｖである。図３において、閾値
電圧の合計が３．５Ｖについて、全部で５個のダイオー
ドがある。このように、ＶＭは、任意の電流が流れるの
に３．５Ｖを超えなければならない。

【００３４】ＶＭの電圧に依存して、必要に応じてより
多くのダイオードを使用することができる。さらに、必
要に応じて直列接続に追加のＦＥＴを切り換える回路
を、備えることができる。このように、ＶＭの電圧の明
確な量を、レシービング・チップを作る際にあらかじめ
決める必要はない。レシービング・チップを、それがド
ライビング・チップから受け取ることのある電圧の量に
おいて柔軟に作ることができる。

【００３５】電源がオフの状態では、ＶＤＬは低く、Ｆ
ＥＴ２７はオフであり、ＦＥＴ２６はオンである。この
ように、ＦＥＴ２６はＶＧをＶＭに接続する。これが、
ｐＦＥＴ３０およびＦＥＴ１５をオフにする。ｐＦＥＴ
３０に加えてＦＥＴ１５がオフにされることに注意すべ
きである。これは、それらのチャネルを介してそれらの
ソースおよび接地にあるＶＤＬに、いかなる電流も流れ
るのを妨ぐ。

【００３６】先に述べたように、図５（ａ）は、さまざ
まな時間におけるＶＭ５１およびＶＤＬ５２における電
圧を示す。図５（ｂ）は、ＦＥＴ１５、２６、２７のｐ
ＦＥＴ３０に与える影響を示す。ｙ軸は、電流軸であ
り、ミリアンペアで表現される。ｘ軸は時間軸であり、
ピコ秒で表現される。５０ピコ秒より前の時間域は、通
常の電源を入れた動作、すなわちおよそ１.８(Ｖ)にお
けるＶＤＬ５２、およそ＋７２(mA)および−７２(ｍＡ)
におけるソース電流５４およびドレイン電流５３をそれ
ぞれ表す。図５の（ｂ）、（ｃ）および（ｄ）について
この部分は同じであるが、ｙ軸のスケーリングが異なる
ので異なって見えることに注意すべきである。再び、５
０ピコ秒において、チップは電源を落とされ、ＶＤＬは
ゼロへ向かい始める。１５０ピコ秒において、ＶＭはゼ
ロから増加し、ＶＤＬはゼロのままである。およそ２０
０ピコ秒において、ソース電流５４はおよそ０(mA)にあ
る。この電流は、ｐＦＥＴ３０のチャネル３３を介して
ソース３１に流れる電流を表す。また、基板ゲート電流
５５もおよそ０(mA)である。基板ゲート電流５５は、ド
レイン３２および基板ゲート３３から、ｐＦＥＴ３０で
形成されたｐｎダイオードを介して流れる電流を表す。
従って、ドレイン電流５３は、ｐＦＥＴ３０に流れる基
板全電流またはソース電流５４と基板ゲート電流５５の
合計であり、およそ０(mA)である。

【００３７】また図３は、レジスターＦＥＴ３８を備え
る。このｐ形ＦＥＴは、ＶＭ信号について近似のインピ
ーダンス整合を提供する。電流がｐＦＥＴ３０に全く流
れないならば、ｐＦＥＴへの接続は、ドライビング・チ
ップに開路として見え、信号の反射が生じる。ＦＥＴ３
８は、適切なインピーダンスを持つ電流のシンクを提供
する。ＦＥＴ３８のインピーダンスは、予め選択され、
ドライビング・チップからのＶＭ信号の予想電圧範囲に
ついて近似のインピーダンス整合を提供する。ＦＥＴ３
８の制御ゲートがＶＤＬに接続され、通常の電源がオン
の状態において、このＦＥＴがオフされるようにする。
電源がオフの状態では、ＶＤＬは接地になり、ＦＥＴ３
８はオンになり、ＶＭについて接地への経路を提供す
る。信号はＦＥＴ３８で終端させられ、ドライビング・
チップに反射されない。ＦＥＴ３８が、特定の電圧につ
いて線形の電流を提供する点に注意すべきである。こう
して、ＶＭの完全な範囲は追跡しないが、特定の電流量
をシンクするようＦＥＴ３８を選ぶことができる。これ
は、反射量を大きく減少させる。

【００３８】図５（ｂ）は、ＦＥＴ３８のソース電流５
６の測定を含む。ソース電流５６が、ＶＭ５１に対して
実質的に線形である点に注意すべきである。非線形性の
期間は、１５０ピコ秒と１５５ピコ秒との間である。非
線形性は、ＦＥＴ３８が動作し始める前に、ＶＭが克服
しなければならない閾値電圧のためである。

【００３９】図６（ａ）は、図５（ａ）に類似する。図
６（ｂ）は、図５（ｂ）に類似するが、ｐＦＥＴ３０の
通常の動作電流を定義する基準線６０を含む。基準線６
０およびｒＦＥＴソース電流５６の交点６１は、ｒＦＥ
Ｔ３８を通る電流が、ｐＦＥＴ３０の通常の動作電流と
一致する点を示す。ｒＦＥＴ３８の電流が、ＶＭ信号か
らであり、ＶＭ電圧５１上の対応する点６２（時間にお
いて）は、通常の動作電圧ＶＤＬ５２と一致するおよそ
１.８ボルトである。したがって、ｒＦＥＴ３８が点６
１、６２で動作している時のｒＦＥＴのインピーダンス
は、通常の電源がオンの状態下でのｐＦＥＴと同じであ
る。

【００４０】図５の（ａ）〜（ｄ）および図６の（ａ）
および（ｂ）は、明瞭にさせる目的のためにのみ記述さ
れ、明確な動作条件および特性は、使用されている特定
の装置に依存するという点に注意しなければならない。

【００４１】この発明およびその利点が詳細に記述され
たけれども、特許請求の範囲によって定義されるこの発
明の精神および範囲から離れることなく、様々な形態、
代替および変更を行うことができるという点を理解しな
ければならない。

【００４２】この発明は例として次の実施態様を含む。

【００４３】（１）第１のデバイス(10)の第１の端子(1
2)から基板(13)に流れる電流の量を制御するシステムで
あって、該第１のデバイスのチャネルがｐ形であり、該
デバイスの第２の端子(11)が電源に接続されており、前
記第１のデバイスに接続される第１の端子(13)および前
記第１のデバイスの第２の端子に接続される第２の端子
(17)を備えるメカニズム(15)を備え、電源がオフのと
き、前記第１のデバイスの第１の端子および基板がｐｎ
ダイオードを形成し、前記メカニズムの第１の端子およ
び基板は、第１のダイオードと直列にある少なくとも１
つのダイオード要素を構成し、前記直列の閾値電圧が前
記電流に関連する電圧を上回り、電流が流れるのを防ぐ
ようにしたシステム。

【００４４】（２）前記電源がオンのとき、前記メカニ
ズム(15)が、前記電源を前記第１のデバイスの基板に接
続し、電流が流れるようにした上記（１）に記載のシス
テム。

【００４５】（３）第１のデバイスのチャネルを介し
て、該第１のデバイスの第１の端子(22)から、第２の端
子(21)に流れる電流の量を制御するシステムであって、
該第１のデバイスのチャネルがｐ形であり、該第１のデ
バイスの第２の端子が電源に接続されており、前記第１
のデバイスおよび第２のデバイスに共通の接地レベルに
接続される第１の端子と、前記第１のデバイスの制御ゲ
ートに接続される第２の端子(24)と、前記電源に接続さ
れる制御ゲートとを備える第２のデバイス(27)と、前記
第１のデバイスの第１の端子に接続される第１の端子
と、前記第２のデバイスの第２の端子に接続される第２
の端子と、前記電源に接続される制御ゲートとを備える
第３のデバイス(26)とを備え、前記電源がオンのとき、
前記第３のデバイスの制御ゲートが第３のデバイスをオ
フにし、前記第２のデバイスの制御ゲートが第２のデバ
イスをオンにすることで、前記第１のデバイスの制御ゲ
ートを接地し、前記第１のデバイスをオンにして、電流
が流れることができるようにし、前記電源がオフのと
き、前記第２のデバイスの制御ゲートが前記第２のデバ
イスをオフにし、前記第３のデバイスの制御ゲートが前
記第３のデバイスをオンにすることで、前記第１のデバ
イスの制御ゲートを前記電流に関連する電圧にし、前記
第１のデバイスをオフにして、電流が流れるのを防ぐよ
うにしたシステム。

【００４６】（４）前記第３のデバイス(26)の制御ゲー
トが、前記第３のデバイスのチャネルをピンチオフする
ことにより前記第３のデバイスをオフにし、前記第２の
デバイス(27)の制御ゲートが、前記第２のデバイスのチ
ャネルをピンチオフすることにより前記第２のデバイス
をオフにし、前記第１のデバイス(20)の制御ゲートが、
前記第１のデバイスのチャネルをピンチオフすることに
より前記第１のデバイスをオフにし、前記第３のデバイ
ス(26)の制御ゲートが、前記第３のデバイスのチャネル
を開くことにより前記第３のデバイスをオンにし、前記
第２のデバイス(27)の制御ゲートが、前記第２のデバイ
スのチャネルを開くことにより前記第２のデバイスをオ
ンにし、前記第１のデバイス(20)の制御ゲートが、前記
第１のデバイスのチャネルを開くことにより前記第１の
デバイスをオンにするようにした上記（３）に記載のシ
ステム。

【００４７】（５）第１のデバイスの第１の端子(32)か
ら流れる電流の量を制御するシステムであって、該デバ
イスは、制御ゲート(33)、基板、ｐ形チャネルおよび電
源に接続される第２の端子を備えており、前記第１のデ
バイスの基板に接続される第１の端子(35)と、前記第１
のデバイスの制御ゲートに接続される制御ゲートおよび
前記第１のデバイスの第２の端子に接続される第２の端
子とを備えるメカニズムと、前記第１および第２のデバ
イスに共通の接地レベルに接続される第１の端子と、前
記第１のデバイスの制御ゲートに接続される第２の端子
および前記電源に接続される制御ゲートとを備える第２
のデバイス(27)と、前記第１のデバイスの第１の端子に
接続される第１の端子と、前記第２のデバイスの第２の
端子に接続される第２の端子および前記電源に接続され
る制御ゲートを備える第３のデバイス(26)とを備え、前
記電源がオフのとき、前記第２のデバイスの制御ゲート
が第２のデバイスをオフにし、前記第３のデバイスの制
御ゲートが第３のデバイスをオンにすることで、前記第
１のデバイスの制御ゲートを前記電流に関連する電圧に
し、前記第１のデバイスをオフにして、前記第１のデバ
イスの第１の端子から前記第１のデバイスの第２の端子
へ、前記第１のデバイスのチャネルを介して前記電流が
流れるのを防ぐようにし、前記電源がオフのとき、前記
第２のデバイスの制御ゲートが第２のデバイスをオフに
し、前記第３のデバイスの制御ゲートが第３のデバイス
をオンにすることで、前記メカニズムの制御ゲートを前
記電流に関連する電圧にし、前記メカニズムをオフに
し、前記第１のデバイスの第１の端子および前記第１の
デバイスの基板がｐｎダイオードを形成し、前記メカニ
ズムの第１の端子および前記メカニズムの基板が、第１
のダイオードに直列接続にある少なくとも１つのダイオ
ード要素であり、前記直列接続の閾値電圧が前記電流に
関連する電圧を超え、前記第１のデバイスの第１の端子
から前記第１のデバイスの基板に前記電流が流れるのを
防ぐようにし、前記電源がオンのとき、前記第３のデバ
イスの制御ゲートが第３のデバイスをオフにし、前記第
２のデバイスの制御ゲートが第２のデバイスをオンにす
ることで、前記第１のデバイスの制御ゲートを接地し、
前記第１のデバイスをオンにして、前記第１のデバイス
の第１の端子から前記第１のデバイスの第２の端子に前
記電流が流れることができるようにし、前記電源がオン
のとき、前記第３のデバイスの制御ゲートが第３のデバ
イスをオフにし、前記第２のデバイスの制御ゲートが第
２のデバイスをオンにすることで、前記メカニズムの制
御ゲートを接地し、前記メカニズムをオンにし、これ
が、前記第１のデバイスの基板を前記電源に接続し、そ
れにより前記第１のデバイスの第１の端子から前記第１
のデバイスの第２の端子まで、前記第１のデバイスのチ
ャネルを介して前記電流が流れることができるようにし
たシステム。

【００４８】（６）前記第１のデバイスを備える第２の
チップから離れた第１のチップから、前記電流が発する
上記（１）、（３）、（４）または（５）に記載のシス
テム。

【００４９】（７）接地される第１の端子および前記第
１のデバイスの第１の端子に接続される第２の端子を備
える他のデバイス(38)を備えており、前記電源がオフの
とき、前記他のデバイスが前記電流を終端させるように
した上記（６）に記載のシステム。

【００５０】（８）前記電源がオンのとき、前記他のデ
バイス(38)が、前記第１のデバイスのインピーダンスに
近似的に整合するインピーダンスをもつ上記（７）に記
載のシステム。

【００５１】（９）前記メカニズム(15)が直列回路に配
置された複数のデバイスを備え、該直列が、前記メカニ
ズムの第１の端子を有する前記直列回路の最初のデバイ
ス(35)を備え、該直列回路のデバイスの残りが、該直列
回路の前に隣接したデバイスの基板に接続される端子を
それぞれ備えており、前記メカニズムの基板を有する前
記直列回路における最後のデバイス(36)を備え、該直列
回路のデバイスの残りが、該直列回路の後ろに隣接した
デバイスの端子に接続される基板をそれぞれ備えている
上記（１）から（５）に記載のシステム。

【００５２】

【発明の効果】ｐ形ＦＥＴの電源がオフの状態におい
て、ドレインからソースおよび基板への電流の流れを制
御することができる。

【図面の簡単な説明】

【図１】ｐ形ＦＥＴのドレインから基板に電流が流れる
のを防ぐこの発明の回路の概略図。

【図２】ｐ形ＦＥＴのドレインからソースに電流が流れ
るのを防ぐこの発明を示す図。

【図３】図２の回路と組み合わせて動作する図１の拡張
された回路を示し、ｐ形ＦＥＴにおける不所望の電流の
流れを防ぐのを示す図。

【図４】従来技術のｐ形ＦＥＴの配置を示す図。

【図５】図１から図３の回路の性能の側面を示すグラ
フ。

【図６】図３の回路の性能の側面を示すグラフ。

【符号の説明】

１０第１のデバイス（ｐＦＥＴ）１１ソース（第２の端子）１２ドレイン（第１の端子）１３基板、第２のデバイスのドレイン（第１の端子）１５第２のデバイス（ｐＦＥＴ）１６第２のデバイスの基板１７第２のデバイスのソース（第２の端子）

Claims

【特許請求の範囲】

【請求項１】第１のデバイスの第１の端子から基板に流
れる電流の量を制御するシステムであって、該第１のデ
バイスのチャネルがｐ形であり、該第１のデバイスの第
２の端子が電源に接続されており、前記第１のデバイスの基板に接続される第１の端子およ
び前記第１のデバイスの第２の端子に接続される第２の
端子を有するメカニズムを備え、電源がオフのとき、前記第１のデバイスの第１の端子お
よび基板がｐｎダイオードを形成し、前記メカニズムの
第１の端子および基板が、該ダイオードに直列に接続さ
れる少なくとも１つのダイオード要素を構成し、前記直
列接続の閾値電圧が前記電流に関連する電圧を上回り、
前記電流が流れるのを防ぐようにしたシステム。