JPH11317519A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】オフセットドレインを有する高耐圧半導体装置
において、接合降伏電圧（ＢＶds）の向上とオン抵抗の
低減化が両立された半導体装置およびその製造方法を提
供する。 【解決手段】ｐ型半導体基板１上にｎ型エピタキシャル
層４と、ｎ+ 型ソース領域３１が形成されたｐウェル２
５と、ｎ+ 型ソース領域３１と素子分離層１３を介して
形成されたｎ+ 型ドレイン領域２０と、ｎ+ 型ソース領
域３１、ｐウェル２５および素子分離層１３の上層に絶
縁膜を介して形成されたポリシリコン層（ゲート電極）
１７を有する半導体装置において、ｎ+ 型ドレイン領域
２０近傍の素子分離層１３は薄く、ゲート電極１７は素
子分離層１３の厚い部分と薄い部分とを連続して被覆す
るように形成されている半導体装置およびその製造方
法。
において、接合降伏電圧（ＢＶds）の向上とオン抵抗の
低減化が両立された半導体装置およびその製造方法を提
供する。 【解決手段】ｐ型半導体基板１上にｎ型エピタキシャル
層４と、ｎ+ 型ソース領域３１が形成されたｐウェル２
５と、ｎ+ 型ソース領域３１と素子分離層１３を介して
形成されたｎ+ 型ドレイン領域２０と、ｎ+ 型ソース領
域３１、ｐウェル２５および素子分離層１３の上層に絶
縁膜を介して形成されたポリシリコン層（ゲート電極）
１７を有する半導体装置において、ｎ+ 型ドレイン領域
２０近傍の素子分離層１３は薄く、ゲート電極１７は素
子分離層１３の厚い部分と薄い部分とを連続して被覆す
るように形成されている半導体装置およびその製造方
法。
Description
【０００１】
【発明の属する技術分野】本発明は、オフセットドレイ
ンを有する高耐圧半導体装置およびその製造方法に関
し、特に、ドレイン領域近傍のドリフト領域面におい
て、キャリア蓄積層の形成が促進され、接合降伏電圧の
向上とオン抵抗の低減の両立が実現された高耐圧ＭＯＳ
トランジスタおよびその製造方法に関する。
ンを有する高耐圧半導体装置およびその製造方法に関
し、特に、ドレイン領域近傍のドリフト領域面におい
て、キャリア蓄積層の形成が促進され、接合降伏電圧の
向上とオン抵抗の低減の両立が実現された高耐圧ＭＯＳ
トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータの普及や
家庭用テレビジョンの大型化に伴い、ディスプレイ市場
が急速に拡大している。現在のディスプレイ市場におい
ては、高精細度、高輝度、広視野角、高コントラストを
有する陰極線管（ＣＲＴ）が最も一般的となっている。
しかしながら、陰極線管を大型化すると占有面積および
重量の増大が問題となる。そこで、次世代ディスプレイ
として、液晶ディスプレイやプラズマディスプレイ等、
薄型化および軽量化が可能なフラットパネルディスプレ
イ（ＦＰＤ）に対する期待が高まっている。
家庭用テレビジョンの大型化に伴い、ディスプレイ市場
が急速に拡大している。現在のディスプレイ市場におい
ては、高精細度、高輝度、広視野角、高コントラストを
有する陰極線管（ＣＲＴ）が最も一般的となっている。
しかしながら、陰極線管を大型化すると占有面積および
重量の増大が問題となる。そこで、次世代ディスプレイ
として、液晶ディスプレイやプラズマディスプレイ等、
薄型化および軽量化が可能なフラットパネルディスプレ
イ（ＦＰＤ）に対する期待が高まっている。
【０００３】これらのフラットパネルディスプレイにお
いては、画素セルへの電界強度を制御する電界駆動基板
の製造工程において、プラズマを制御するための数百Ｖ
の高耐圧を有する電界駆動回路を半導体基板に形成する
必要がある。図１９（ａ）および（ｂ）に従来の高耐圧
ＭＯＳトランジスタの基本構造を表した断面図を示す。
図１９に示すような高耐圧ＭＯＳトランジスタはＬＯＤ
（ＬＯＣＯＳ ｏｆｆｓｅｔ ｄｒａｉｎ）型ＭＯＳト
ランジスタと呼ばれている。
いては、画素セルへの電界強度を制御する電界駆動基板
の製造工程において、プラズマを制御するための数百Ｖ
の高耐圧を有する電界駆動回路を半導体基板に形成する
必要がある。図１９（ａ）および（ｂ）に従来の高耐圧
ＭＯＳトランジスタの基本構造を表した断面図を示す。
図１９に示すような高耐圧ＭＯＳトランジスタはＬＯＤ
（ＬＯＣＯＳ ｏｆｆｓｅｔ ｄｒａｉｎ）型ＭＯＳト
ランジスタと呼ばれている。
【０００４】ＬＯＤ型ＭＯＳトランジスタにおいては、
高い接合降伏電圧（ＢＶds；ソース−ドレイン間のＢｒ
ｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）を確保するため、ｎ
+ 型ドレイン領域４９はＬＯＣＯＳ酸化膜４５によりｐ
ウェル４３から隔てられて形成されている。一方、ｎ+
型ソース領域４８とｐ+ 型ｐウェル取り出し領域５０は
ソース電極５１によって短絡されているため、ソース／
ドレイン間に逆バイアスが印加されるとｐウェル４３と
ｎ型ドリフト領域４６の接合からｎ型ドリフト領域４６
へ空乏層が延びる。このｎ型ドリフト領域４６への空乏
層の延びを利用して電界集中を抑制（電界緩和）するこ
とにより、トランジスタの耐圧が確保されている。
高い接合降伏電圧（ＢＶds；ソース−ドレイン間のＢｒ
ｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）を確保するため、ｎ
+ 型ドレイン領域４９はＬＯＣＯＳ酸化膜４５によりｐ
ウェル４３から隔てられて形成されている。一方、ｎ+
型ソース領域４８とｐ+ 型ｐウェル取り出し領域５０は
ソース電極５１によって短絡されているため、ソース／
ドレイン間に逆バイアスが印加されるとｐウェル４３と
ｎ型ドリフト領域４６の接合からｎ型ドリフト領域４６
へ空乏層が延びる。このｎ型ドリフト領域４６への空乏
層の延びを利用して電界集中を抑制（電界緩和）するこ
とにより、トランジスタの耐圧が確保されている。
【０００５】さらに、図１９に示すトランジスタにおい
てはＲＥＳＵＲＦ（ＲＥｄｕｃｅｄＳＵＲｆａｃｅ Ｆ
ｉｅｌｄ）技術、すなわち、ｐ型基板４１とｎ型エピタ
キシャル層４２の接合における表面方向への空乏層の延
びを利用した電界緩和によっても高耐圧化が図られてい
る。ＲＥＳＵＲＦ構造は、ｐｎ接合分離と簡単に組み合
わせることが可能であり、また、ドリフト領域長さの調
節により耐圧の制御が可能であることから、高耐圧トラ
ンジスタの構造として有利である。
てはＲＥＳＵＲＦ（ＲＥｄｕｃｅｄＳＵＲｆａｃｅ Ｆ
ｉｅｌｄ）技術、すなわち、ｐ型基板４１とｎ型エピタ
キシャル層４２の接合における表面方向への空乏層の延
びを利用した電界緩和によっても高耐圧化が図られてい
る。ＲＥＳＵＲＦ構造は、ｐｎ接合分離と簡単に組み合
わせることが可能であり、また、ドリフト領域長さの調
節により耐圧の制御が可能であることから、高耐圧トラ
ンジスタの構造として有利である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
従来の高耐圧半導体装置において、ＢＶdsは通常、トラ
ンジスタがオフ状態（ゲート電位Ｖg ＝０Ｖ）の耐圧で
あり、実際にゲートに高電圧が印加された場合の耐圧は
それよりも低下することが知られている。ゲートに正の
高電圧が印加されるとゲート酸化膜４４直下のｐウェル
４３表面にチャネルが形成される。これと同時に、ＬＯ
ＣＯＳ酸化膜４５まで張り出した形状のゲートポリシリ
コン電極４７により、ＬＯＣＯＳ酸化膜４５直下のｎ型
ドリフト領域４６表面に電子が集中する。
従来の高耐圧半導体装置において、ＢＶdsは通常、トラ
ンジスタがオフ状態（ゲート電位Ｖg ＝０Ｖ）の耐圧で
あり、実際にゲートに高電圧が印加された場合の耐圧は
それよりも低下することが知られている。ゲートに正の
高電圧が印加されるとゲート酸化膜４４直下のｐウェル
４３表面にチャネルが形成される。これと同時に、ＬＯ
ＣＯＳ酸化膜４５まで張り出した形状のゲートポリシリ
コン電極４７により、ＬＯＣＯＳ酸化膜４５直下のｎ型
ドリフト領域４６表面に電子が集中する。
【０００７】ｎ型ドリフト領域４６に電子が蓄積された
状態においては、見かけ上ｐウェル４３とｎ型ドリフト
領域４６との接合濃度が上がるため、これによりトラン
ジスタの耐圧が低下すると考えられている。したがっ
て、トランジスタを高耐圧化するには、ｎ型ドリフト領
域４６における電子の蓄積を抑制する目的で、ｎ型ドリ
フト領域４６の不純物濃度を極力下げる必要がある。し
かしながら、ｎ型ドリフト領域４６の不純物濃度が下が
ると、それに伴ってシート抵抗は増加し、オン抵抗が増
加することになる。以上のように、トランジスタの高耐
圧化とオン抵抗の低減とは両立させることが困難となっ
ている。
状態においては、見かけ上ｐウェル４３とｎ型ドリフト
領域４６との接合濃度が上がるため、これによりトラン
ジスタの耐圧が低下すると考えられている。したがっ
て、トランジスタを高耐圧化するには、ｎ型ドリフト領
域４６における電子の蓄積を抑制する目的で、ｎ型ドリ
フト領域４６の不純物濃度を極力下げる必要がある。し
かしながら、ｎ型ドリフト領域４６の不純物濃度が下が
ると、それに伴ってシート抵抗は増加し、オン抵抗が増
加することになる。以上のように、トランジスタの高耐
圧化とオン抵抗の低減とは両立させることが困難となっ
ている。
【０００８】また、図１９（ｂ）に示すように、トラン
ジスタをオン状態とした場合の抵抗を低減させるため、
ｎ型ドリフト領域にｎ型不純物拡散層を形成することに
よりｎ型ドリフト領域を低抵抗化させた高耐圧ＭＯＳト
ランジスタもある。この場合、上記のようなゲートに高
電圧が印加された場合の耐圧低下は、より顕著になる。
ジスタをオン状態とした場合の抵抗を低減させるため、
ｎ型ドリフト領域にｎ型不純物拡散層を形成することに
よりｎ型ドリフト領域を低抵抗化させた高耐圧ＭＯＳト
ランジスタもある。この場合、上記のようなゲートに高
電圧が印加された場合の耐圧低下は、より顕著になる。
【０００９】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、ＬＯＣＯＳオフセット
ドレインを有する高耐圧トランジスタにおいて、ドレイ
ン領域近傍のドリフト領域面におけるキャリア蓄積層の
形成が促進され、接合降伏電圧の向上とオン抵抗の低減
の両立が実現された高耐圧半導体装置およびその製造方
法を提供することを目的とする。
のであり、したがって本発明は、ＬＯＣＯＳオフセット
ドレインを有する高耐圧トランジスタにおいて、ドレイ
ン領域近傍のドリフト領域面におけるキャリア蓄積層の
形成が促進され、接合降伏電圧の向上とオン抵抗の低減
の両立が実現された高耐圧半導体装置およびその製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め本発明の半導体装置は、第１導電型半導体基板と、該
第１導電型半導体基板上に形成された第２導電型半導体
層と、該第２導電型半導体層上に形成された絶縁膜と、
前記第２導電型半導体層の表面領域に形成された第１導
電型不純物拡散層と、該第１導電型不純物拡散層の表面
領域に形成された第２導電型ソース領域と、前記第２導
電型半導体層の表面領域に前記第１導電型不純物拡散層
と所定の間隔をあけて形成された第２導電型ドレイン領
域と、前記第２導電型ソース領域と前記第２導電型ドレ
イン領域との間の前記第２導電型半導体層の表面領域に
形成された、絶縁物からなる素子分離層と、前記第２導
電型ソース領域、前記第１導電型不純物拡散層および前
記素子分離層の上部に前記絶縁膜を介して形成された、
ポリシリコンからなるゲート電極とを少なくとも有する
半導体装置において、前記素子分離層は、第１面と、前
記第１面より低い位置に第２面を含有し、前記第１面は
前記第２導電型ソース領域に、前記第２面は前記第２導
電型ドレイン領域に近接して配置され、前記ゲート電極
は、前記第１面および前記第２面を連続して被覆するよ
うに形成されていることを特徴とする。
め本発明の半導体装置は、第１導電型半導体基板と、該
第１導電型半導体基板上に形成された第２導電型半導体
層と、該第２導電型半導体層上に形成された絶縁膜と、
前記第２導電型半導体層の表面領域に形成された第１導
電型不純物拡散層と、該第１導電型不純物拡散層の表面
領域に形成された第２導電型ソース領域と、前記第２導
電型半導体層の表面領域に前記第１導電型不純物拡散層
と所定の間隔をあけて形成された第２導電型ドレイン領
域と、前記第２導電型ソース領域と前記第２導電型ドレ
イン領域との間の前記第２導電型半導体層の表面領域に
形成された、絶縁物からなる素子分離層と、前記第２導
電型ソース領域、前記第１導電型不純物拡散層および前
記素子分離層の上部に前記絶縁膜を介して形成された、
ポリシリコンからなるゲート電極とを少なくとも有する
半導体装置において、前記素子分離層は、第１面と、前
記第１面より低い位置に第２面を含有し、前記第１面は
前記第２導電型ソース領域に、前記第２面は前記第２導
電型ドレイン領域に近接して配置され、前記ゲート電極
は、前記第１面および前記第２面を連続して被覆するよ
うに形成されていることを特徴とする。
【００１１】本発明の半導体装置は、好適には、前記素
子分離層は、前記第１面と前記第２面との間に段差が設
けられていることを特徴とする。また、本発明の半導体
装置は、好適には、前記第２導電型半導体層の前記素子
分離層下部に、前記第２導電型半導体層よりも高濃度の
第２導電型不純物が拡散された第２導電型ドリフト領域
を有することを特徴とする。本発明の半導体装置は、好
適には、前記第１導電型はｐ型であることを特徴とす
る。さらに好適には、前記第２導電型半導体層は、エピ
タキシャル層であることを特徴とする。また、好適に
は、前記絶縁膜は酸化シリコン膜であることを特徴とす
る。本発明の半導体装置は、好適には、前記第１導電型
不純物拡散層に拡散されている不純物はホウ素であり、
前記第２導電型ドリフト領域に拡散されている不純物は
リンであることを特徴とする。
子分離層は、前記第１面と前記第２面との間に段差が設
けられていることを特徴とする。また、本発明の半導体
装置は、好適には、前記第２導電型半導体層の前記素子
分離層下部に、前記第２導電型半導体層よりも高濃度の
第２導電型不純物が拡散された第２導電型ドリフト領域
を有することを特徴とする。本発明の半導体装置は、好
適には、前記第１導電型はｐ型であることを特徴とす
る。さらに好適には、前記第２導電型半導体層は、エピ
タキシャル層であることを特徴とする。また、好適に
は、前記絶縁膜は酸化シリコン膜であることを特徴とす
る。本発明の半導体装置は、好適には、前記第１導電型
不純物拡散層に拡散されている不純物はホウ素であり、
前記第２導電型ドリフト領域に拡散されている不純物は
リンであることを特徴とする。
【００１２】本発明の半導体装置によれば、ドリフト領
域上の、ポリシリコンからなるゲート電極に被覆される
ようにして形成されている素子分離層が、膜厚の異なる
少なくとも２つの部分からなり、かつ、ドレイン領域近
傍で素子分離層が薄く形成される。これにより、ｐウェ
ル部分とドリフト領域との接合界面近傍においては、素
子分離層は厚く形成され、ドリフト領域表面の蓄積層形
成が抑制され、ｐウェルとｎ型ドリフト領域との見かけ
上の接合濃度が上昇しない。そのため、トランジスタが
オンの状態（ゲートに高電圧が印加された場合）の耐圧
低下が防止される。また、ドレイン領域近傍において
は、素子分離層が薄く形成されているため、ドリフト領
域表面の蓄積層形成が積極的に促進され、オン抵抗の低
減化を図ることができる。以上から、本発明の半導体装
置によれば、接合降伏電圧の向上とオン抵抗の低減とを
両立させることができる。
域上の、ポリシリコンからなるゲート電極に被覆される
ようにして形成されている素子分離層が、膜厚の異なる
少なくとも２つの部分からなり、かつ、ドレイン領域近
傍で素子分離層が薄く形成される。これにより、ｐウェ
ル部分とドリフト領域との接合界面近傍においては、素
子分離層は厚く形成され、ドリフト領域表面の蓄積層形
成が抑制され、ｐウェルとｎ型ドリフト領域との見かけ
上の接合濃度が上昇しない。そのため、トランジスタが
オンの状態（ゲートに高電圧が印加された場合）の耐圧
低下が防止される。また、ドレイン領域近傍において
は、素子分離層が薄く形成されているため、ドリフト領
域表面の蓄積層形成が積極的に促進され、オン抵抗の低
減化を図ることができる。以上から、本発明の半導体装
置によれば、接合降伏電圧の向上とオン抵抗の低減とを
両立させることができる。
【００１３】また、上記の目的を達成するため本発明の
半導体装置は、第１導電型半導体基板と、該第１導電型
半導体基板の表面領域に形成された、第１導電型不純物
が拡散された第１導電型埋め込み層と、前記第１導電型
半導体基板上に形成された第２導電型半導体層と、該第
２導電型半導体層上に形成された絶縁膜と、前記第２導
電型半導体層の前記第１導電型埋め込み層上に形成され
た、前記第１導電型埋め込み層と同程度の濃度の第１導
電型不純物が拡散された第１導電型不純物拡散層と、前
記第１導電型不純物拡散層の表面領域に形成された第２
導電型ソース領域と、前記第２導電型半導体層の表面領
域に前記第１導電型不純物拡散層と所定の間隔をあけて
形成された第２導電型ドレイン領域と、前記第２導電型
ソース領域と前記第２導電型ドレイン領域との間の前記
第２導電型半導体層の表面領域に形成された、絶縁物か
らなる素子分離層と、前記第２導電型ソース領域、前記
第１導電型不純物拡散層および前記素子分離層の上部に
前記絶縁膜を介して形成された、ポリシリコンからなる
ゲート電極とを少なくとも有する半導体装置において、
前記素子分離層は、第１面と、前記第１面より低い位置
に第２面を含有し、前記第１面は前記第２導電型ソース
領域に、前記第２面は前記第２導電型ドレイン領域に近
接して配置され、前記ゲート電極は、前記第１面および
前記第２面を連続して被覆するように形成されているこ
とを特徴とする。本発明の半導体装置は、好適には、前
記素子分離層は、前記第１面と前記第２面との間に段差
が設けられていることを特徴とする。本発明の半導体装
置は、好適には、前記第１導電型はｐ型であることを特
徴とし、好適には、前記第１導電型埋め込み層に拡散さ
れている不純物はホウ素であることを特徴とする。
半導体装置は、第１導電型半導体基板と、該第１導電型
半導体基板の表面領域に形成された、第１導電型不純物
が拡散された第１導電型埋め込み層と、前記第１導電型
半導体基板上に形成された第２導電型半導体層と、該第
２導電型半導体層上に形成された絶縁膜と、前記第２導
電型半導体層の前記第１導電型埋め込み層上に形成され
た、前記第１導電型埋め込み層と同程度の濃度の第１導
電型不純物が拡散された第１導電型不純物拡散層と、前
記第１導電型不純物拡散層の表面領域に形成された第２
導電型ソース領域と、前記第２導電型半導体層の表面領
域に前記第１導電型不純物拡散層と所定の間隔をあけて
形成された第２導電型ドレイン領域と、前記第２導電型
ソース領域と前記第２導電型ドレイン領域との間の前記
第２導電型半導体層の表面領域に形成された、絶縁物か
らなる素子分離層と、前記第２導電型ソース領域、前記
第１導電型不純物拡散層および前記素子分離層の上部に
前記絶縁膜を介して形成された、ポリシリコンからなる
ゲート電極とを少なくとも有する半導体装置において、
前記素子分離層は、第１面と、前記第１面より低い位置
に第２面を含有し、前記第１面は前記第２導電型ソース
領域に、前記第２面は前記第２導電型ドレイン領域に近
接して配置され、前記ゲート電極は、前記第１面および
前記第２面を連続して被覆するように形成されているこ
とを特徴とする。本発明の半導体装置は、好適には、前
記素子分離層は、前記第１面と前記第２面との間に段差
が設けられていることを特徴とする。本発明の半導体装
置は、好適には、前記第１導電型はｐ型であることを特
徴とし、好適には、前記第１導電型埋め込み層に拡散さ
れている不純物はホウ素であることを特徴とする。
【００１４】これにより、ＬＯＤ型電界効果トランジス
タの接合降伏電圧（ＢＶds）を向上させることができ
る。本発明の半導体装置のゲート電極構造は、従来のＬ
Ｄ（Ｌａｔｅｒａｌ ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅ
ｄ）構造と容易に組み合わせて実施することが可能であ
る。したがって、ＬＯＤ型ＬＤＭＯＳトランジスタに本
発明を適用した場合、高耐圧の半導体装置が得られる。
タの接合降伏電圧（ＢＶds）を向上させることができ
る。本発明の半導体装置のゲート電極構造は、従来のＬ
Ｄ（Ｌａｔｅｒａｌ ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅ
ｄ）構造と容易に組み合わせて実施することが可能であ
る。したがって、ＬＯＤ型ＬＤＭＯＳトランジスタに本
発明を適用した場合、高耐圧の半導体装置が得られる。
【００１５】上記の目的を達成するため本発明の半導体
装置の製造方法は、第１導電型半導体基板上に、第２導
電型半導体層を形成する工程と、該第２導電型半導体層
上に絶縁膜を形成する工程と、該絶縁膜上に素子分離層
を形成する工程と、ドレイン領域を形成する部分に近接
する前記素子分離層を選択的に除去し、部分的に薄くす
る工程と、前記第２導電型半導体層表層にドレイン領域
を形成する工程と、ソース領域形成部分の上部と、前記
素子分離層の膜厚の厚い部分の上部と、前記素子分離層
の前記ドレイン領域近傍の膜厚の薄い部分の上部に連続
する形状で、ポリシリコンからなるゲート電極を形成す
る工程と、前記第２導電型半導体層の表面領域に、第１
導電型不純物拡散層を形成する工程と、該第１導電型不
純物拡散層の表面領域に第２導電型ソース領域を形成す
る工程と、全面に層間絶縁膜を形成し、該層間絶縁膜の
前記ソース領域、前記ドレイン領域に開口を設ける工程
と、前記開口部分を含む全面に配線金属層を堆積して所
定のパターニングを行い、絶縁ゲート型電界効果トラン
ジスタを形成する工程とを有することを特徴とする。本
発明の半導体装置の製造方法は、好適には、前記素子分
離層を選択的に除去する工程は、前記素子分離層に第１
面と、前記第１面より低い位置に、段差を介して第２面
を形成し、前記素子分離層を部分的に薄くする工程であ
ることを特徴とする。
装置の製造方法は、第１導電型半導体基板上に、第２導
電型半導体層を形成する工程と、該第２導電型半導体層
上に絶縁膜を形成する工程と、該絶縁膜上に素子分離層
を形成する工程と、ドレイン領域を形成する部分に近接
する前記素子分離層を選択的に除去し、部分的に薄くす
る工程と、前記第２導電型半導体層表層にドレイン領域
を形成する工程と、ソース領域形成部分の上部と、前記
素子分離層の膜厚の厚い部分の上部と、前記素子分離層
の前記ドレイン領域近傍の膜厚の薄い部分の上部に連続
する形状で、ポリシリコンからなるゲート電極を形成す
る工程と、前記第２導電型半導体層の表面領域に、第１
導電型不純物拡散層を形成する工程と、該第１導電型不
純物拡散層の表面領域に第２導電型ソース領域を形成す
る工程と、全面に層間絶縁膜を形成し、該層間絶縁膜の
前記ソース領域、前記ドレイン領域に開口を設ける工程
と、前記開口部分を含む全面に配線金属層を堆積して所
定のパターニングを行い、絶縁ゲート型電界効果トラン
ジスタを形成する工程とを有することを特徴とする。本
発明の半導体装置の製造方法は、好適には、前記素子分
離層を選択的に除去する工程は、前記素子分離層に第１
面と、前記第１面より低い位置に、段差を介して第２面
を形成し、前記素子分離層を部分的に薄くする工程であ
ることを特徴とする。
【００１６】本発明の半導体装置の製造方法は、好適に
は、前記第２導電型半導体層の前記素子分離層下部に、
前記第２導電型半導体層よりも高濃度の第２導電型不純
物を拡散させ、第２導電型ドリフト領域を形成する工程
を有することを特徴とする。本発明の半導体装置の製造
方法は、好適には、前記第１導電型はｐ型であることを
特徴とする。また、本発明の半導体装置の製造方法は、
好適には、前記第２導電型半導体層は、エピタキシャル
成長により形成させることを特徴とする。本発明の半導
体装置の製造方法は、好適には、前記絶縁膜は酸化シリ
コン膜であることを特徴とする。本発明の半導体装置の
製造方法は、好適には、前記第１導電型不純物拡散層に
拡散させる不純物は、ホウ素であることを特徴とする。
また、好適には、前記第２導電型ドリフト領域に拡散さ
せる不純物はリンであることを特徴とする。
は、前記第２導電型半導体層の前記素子分離層下部に、
前記第２導電型半導体層よりも高濃度の第２導電型不純
物を拡散させ、第２導電型ドリフト領域を形成する工程
を有することを特徴とする。本発明の半導体装置の製造
方法は、好適には、前記第１導電型はｐ型であることを
特徴とする。また、本発明の半導体装置の製造方法は、
好適には、前記第２導電型半導体層は、エピタキシャル
成長により形成させることを特徴とする。本発明の半導
体装置の製造方法は、好適には、前記絶縁膜は酸化シリ
コン膜であることを特徴とする。本発明の半導体装置の
製造方法は、好適には、前記第１導電型不純物拡散層に
拡散させる不純物は、ホウ素であることを特徴とする。
また、好適には、前記第２導電型ドリフト領域に拡散さ
せる不純物はリンであることを特徴とする。
【００１７】本発明の半導体装置の製造方法は、好適に
は、前記第２導電型半導体層を形成する工程の前に、前
記第１導電型半導体基板の表面領域の第１導電型不純物
拡散層が形成される領域の下部に、前記第１導電型不純
物拡散層と同程度の濃度の第１導電型不純物を拡散さ
せ、第１導電型埋め込み層を形成する工程を有すること
を特徴とする。好適には、前記第１導電型はｐ型である
ことを特徴とし、さらに好適には、前記第１導電型埋め
込み層に拡散させる不純物はホウ素であることを特徴と
する。
は、前記第２導電型半導体層を形成する工程の前に、前
記第１導電型半導体基板の表面領域の第１導電型不純物
拡散層が形成される領域の下部に、前記第１導電型不純
物拡散層と同程度の濃度の第１導電型不純物を拡散さ
せ、第１導電型埋め込み層を形成する工程を有すること
を特徴とする。好適には、前記第１導電型はｐ型である
ことを特徴とし、さらに好適には、前記第１導電型埋め
込み層に拡散させる不純物はホウ素であることを特徴と
する。
【００１８】上記の本発明の半導体装置の製造方法によ
れば、ｐウェル部分とドリフト領域との接合界面近傍の
素子分離層を厚く、ドレイン領域近傍の素子分離層を薄
く形成することができる。これにより、ｐウェル部分と
ドリフト領域との接合界面近傍の蓄積層形成が抑制さ
れ、また、ドレイン領域近傍の蓄積層形成が積極的に促
進された半導体装置を製造することができる。さらに、
本発明の半導体装置の製造方法によれば、ドレイン形成
領域表面にエッチングを行う際、同時に、ドレイン領域
近傍の素子分離層に対してもエッチングが行われる。し
たがって、比較的簡単なプロセスで膜厚の異なる少なく
とも２つの部分を有する素子分離層を形成することがで
きる。
れば、ｐウェル部分とドリフト領域との接合界面近傍の
素子分離層を厚く、ドレイン領域近傍の素子分離層を薄
く形成することができる。これにより、ｐウェル部分と
ドリフト領域との接合界面近傍の蓄積層形成が抑制さ
れ、また、ドレイン領域近傍の蓄積層形成が積極的に促
進された半導体装置を製造することができる。さらに、
本発明の半導体装置の製造方法によれば、ドレイン形成
領域表面にエッチングを行う際、同時に、ドレイン領域
近傍の素子分離層に対してもエッチングが行われる。し
たがって、比較的簡単なプロセスで膜厚の異なる少なく
とも２つの部分を有する素子分離層を形成することがで
きる。
【００１９】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
下記に説明する。図１は本実施形態の半導体装置の断面
図である。図１の半導体装置はＬＯＤ（ＬＯＣＯＳ ｏ
ｆｆｓｅｔ ｄｒａｉｎ）型ＬＤ（Ｌａｔｅｒａｌ ｄ
ｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタで
あり、ｐ型基板１にｐ型埋め込み層３が形成され、ｐ型
基板１の基板表面にｎ型エピタキシャル層４が形成さ
れ、ｎ型エピタキシャル層４に形成されたｐウェル２５
中にｎ+ 型ソース領域３１が、また、ｎ型エピタキシャ
ル層４にｎ+ 型ドレイン領域２０が形成されている。
びその製造方法の実施の形態について、図面を参照して
下記に説明する。図１は本実施形態の半導体装置の断面
図である。図１の半導体装置はＬＯＤ（ＬＯＣＯＳ ｏ
ｆｆｓｅｔ ｄｒａｉｎ）型ＬＤ（Ｌａｔｅｒａｌ ｄ
ｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタで
あり、ｐ型基板１にｐ型埋め込み層３が形成され、ｐ型
基板１の基板表面にｎ型エピタキシャル層４が形成さ
れ、ｎ型エピタキシャル層４に形成されたｐウェル２５
中にｎ+ 型ソース領域３１が、また、ｎ型エピタキシャ
ル層４にｎ+ 型ドレイン領域２０が形成されている。
【００２０】ｐウェル２５とｎ+ 型ドレイン領域２０は
素子分離層１３により隔てられ、ｐウェル２５とｎ+ 型
ドレイン領域２０との間の素子分離層１３の直下にはｎ
型ドリフト領域１４が形成されている。ｎ+ 型ドレイン
領域２０近傍の素子分離層１３は薄く形成されている。
ゲート電極であるポリシリコン層１７は、素子分離層１
３の膜厚が厚い部分と薄い部分の双方を介して、ｎ型ド
リフト領域１４上部に形成されている。ｎ+ 型ソース領
域３１およびｎ+ 型ドレイン領域２０の上部には、層間
絶縁膜３０にコンタクトホールが設けられ、ソース電極
３４およびドレイン電極３５がそれぞれ形成されてい
る。
素子分離層１３により隔てられ、ｐウェル２５とｎ+ 型
ドレイン領域２０との間の素子分離層１３の直下にはｎ
型ドリフト領域１４が形成されている。ｎ+ 型ドレイン
領域２０近傍の素子分離層１３は薄く形成されている。
ゲート電極であるポリシリコン層１７は、素子分離層１
３の膜厚が厚い部分と薄い部分の双方を介して、ｎ型ド
リフト領域１４上部に形成されている。ｎ+ 型ソース領
域３１およびｎ+ 型ドレイン領域２０の上部には、層間
絶縁膜３０にコンタクトホールが設けられ、ソース電極
３４およびドレイン電極３５がそれぞれ形成されてい
る。
【００２１】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、ｐ型基板１の表面に９
００〜１０００℃程度のスチーム酸化により、膜厚６０
〜１００ｎｍの酸化膜（ＳｉＯ2 膜）２を形成する。次
に、ＳｉＯ2 膜２上に公知のフォトリソグラフィ技術に
よりｐ型埋め込み層３形成領域に開口を有するフォトレ
ジスト（不図示）を形成し、フォトレジストをマスクと
してイオン注入を行い、ホウ素（Ｂ）を１×１０12〜１
×１０13／ｃｍ2 程度、導入する。フォトレジストを除
去後、１１００〜１２００℃程度の熱処理を行ってｐ型
埋め込み層３を形成すると、図２に示すような構造とな
る。
造方法について説明する。まず、ｐ型基板１の表面に９
００〜１０００℃程度のスチーム酸化により、膜厚６０
〜１００ｎｍの酸化膜（ＳｉＯ2 膜）２を形成する。次
に、ＳｉＯ2 膜２上に公知のフォトリソグラフィ技術に
よりｐ型埋め込み層３形成領域に開口を有するフォトレ
ジスト（不図示）を形成し、フォトレジストをマスクと
してイオン注入を行い、ホウ素（Ｂ）を１×１０12〜１
×１０13／ｃｍ2 程度、導入する。フォトレジストを除
去後、１１００〜１２００℃程度の熱処理を行ってｐ型
埋め込み層３を形成すると、図２に示すような構造とな
る。
【００２２】次に、フッ酸（ＨＦ）系薬液を用いてｐ型
基板１上のＳｉＯ2 膜２を除去する。続いて、ｐ型基板
１上に抵抗率５〜１０Ω・ｃｍ程度のｎ型エピタキシャ
ル層４を形成する。ｎ型エピタキシャル層４の膜厚は、
要求される耐圧に合わせて、一般的に１００Ｖ当たり１
０μｍ程度を目安として決定される。
基板１上のＳｉＯ2 膜２を除去する。続いて、ｐ型基板
１上に抵抗率５〜１０Ω・ｃｍ程度のｎ型エピタキシャ
ル層４を形成する。ｎ型エピタキシャル層４の膜厚は、
要求される耐圧に合わせて、一般的に１００Ｖ当たり１
０μｍ程度を目安として決定される。
【００２３】次に、ｎ型エピタキシャル層４の表面に９
００〜１０００℃程度のスチーム酸化により、膜厚６０
〜１００ｎｍのＳｉＯ2 膜５を形成する。さらに、公知
のフォトリソグラフィ技術により素子分離拡散層形成領
域（素子分離拡散層不純物注入領域７）に開口を有する
フォトレジスト６を形成し、フォトレジスト６をマスク
としてイオン注入を行う。ホウ素（Ｂ）あるいはＡｌを
１×１０13〜１×１０14／ｃｍ2 程度、イオン注入する
ことにより、図３に示すように素子分離拡散層不純物注
入領域７が形成される。素子分離拡散層不純物注入領域
７は、後に続く工程でアニール化を行うことによりｐ−
ｎ接合分離のための素子分離拡散層９となる。
００〜１０００℃程度のスチーム酸化により、膜厚６０
〜１００ｎｍのＳｉＯ2 膜５を形成する。さらに、公知
のフォトリソグラフィ技術により素子分離拡散層形成領
域（素子分離拡散層不純物注入領域７）に開口を有する
フォトレジスト６を形成し、フォトレジスト６をマスク
としてイオン注入を行う。ホウ素（Ｂ）あるいはＡｌを
１×１０13〜１×１０14／ｃｍ2 程度、イオン注入する
ことにより、図３に示すように素子分離拡散層不純物注
入領域７が形成される。素子分離拡散層不純物注入領域
７は、後に続く工程でアニール化を行うことによりｐ−
ｎ接合分離のための素子分離拡散層９となる。
【００２４】フォトレジスト６を除去後、減圧ＣＶＤ法
により全面に膜厚８０〜１００ｎｍ程度のＳｉ3 Ｎ4 膜
８を形成する。続いて、１１００〜１２００℃程度の熱
処理を行ってアニール化を行い、素子分離拡散層９を形
成する。これにより、図４に示すような構造となる。
により全面に膜厚８０〜１００ｎｍ程度のＳｉ3 Ｎ4 膜
８を形成する。続いて、１１００〜１２００℃程度の熱
処理を行ってアニール化を行い、素子分離拡散層９を形
成する。これにより、図４に示すような構造となる。
【００２５】次に、アクティブ領域とも呼ばれる、ソー
ス、ドレイン、ゲート等が形成される領域を加工するた
め、公知のフォトリソグラフィ技術によりアクティブ領
域に開口を有するフォトレジスト１０を形成する。フォ
トレジスト１０をマスクとして公知のエッチング方法、
例えば、リアクティブイオンエッチング（ＲＩＥ）を用
いてエッチングすることにより、アクティブ領域上のＳ
ｉ3 Ｎ4 膜８のみ残してＳｉ3 Ｎ4 膜８を除去する。こ
れにより、図５に示すような構造となる。
ス、ドレイン、ゲート等が形成される領域を加工するた
め、公知のフォトリソグラフィ技術によりアクティブ領
域に開口を有するフォトレジスト１０を形成する。フォ
トレジスト１０をマスクとして公知のエッチング方法、
例えば、リアクティブイオンエッチング（ＲＩＥ）を用
いてエッチングすることにより、アクティブ領域上のＳ
ｉ3 Ｎ4 膜８のみ残してＳｉ3 Ｎ4 膜８を除去する。こ
れにより、図５に示すような構造となる。
【００２６】フォトレジスト１０を除去後、Ｓｉ3 Ｎ4
膜８に挟まれた領域、すなわちｎ型ドリフト領域１４が
形成される部分にＳｉ3 Ｎ4 膜８をマスクとしてリン
（Ｐ）を１×１０12〜１×１０13／ｃｍ2 程度、イオン
注入する。Ｓｉ3 Ｎ4 膜８が除去されているがリンのイ
オン注入を行わない部分には、図６に示すようにレジス
ト１１を形成し、リンのイオン注入を避ける。このイオ
ン注入においてリンはＳｉ3 Ｎ4 膜８により自己整合的
に注入されるため、フォトリソグラフィにおけるマスク
の合わせずれの影響を受けずに、イオン注入位置を高精
度に制御できる。これにより、図６に示すように、リン
が注入された部分にｎ型ドリフト領域不純物注入領域１
２が形成される。
膜８に挟まれた領域、すなわちｎ型ドリフト領域１４が
形成される部分にＳｉ3 Ｎ4 膜８をマスクとしてリン
（Ｐ）を１×１０12〜１×１０13／ｃｍ2 程度、イオン
注入する。Ｓｉ3 Ｎ4 膜８が除去されているがリンのイ
オン注入を行わない部分には、図６に示すようにレジス
ト１１を形成し、リンのイオン注入を避ける。このイオ
ン注入においてリンはＳｉ3 Ｎ4 膜８により自己整合的
に注入されるため、フォトリソグラフィにおけるマスク
の合わせずれの影響を受けずに、イオン注入位置を高精
度に制御できる。これにより、図６に示すように、リン
が注入された部分にｎ型ドリフト領域不純物注入領域１
２が形成される。
【００２７】フォトレジスト１１を除去後９５０〜１０
００℃程度のスチーム酸化を行い、ｎ型ドリフト領域１
４および膜厚５００〜７００ｎｍ程度の酸化膜からなる
ＬＯＣＯＳ１３を形成する。これにより、図７に示すよ
うな構造となる。ｎ型ドリフト領域１４はオフセットド
レインのＬＯＣＯＳ直下のドリフト領域のオン抵抗を低
減させる目的で設けられる。続いて、ホットリン酸によ
りＳｉ3 Ｎ4 膜８を除去し、フッ酸（ＨＦ）系薬液を用
いてｎ型エピタキシャル層４表面のＳｉＯ2 膜５を除去
する。
００℃程度のスチーム酸化を行い、ｎ型ドリフト領域１
４および膜厚５００〜７００ｎｍ程度の酸化膜からなる
ＬＯＣＯＳ１３を形成する。これにより、図７に示すよ
うな構造となる。ｎ型ドリフト領域１４はオフセットド
レインのＬＯＣＯＳ直下のドリフト領域のオン抵抗を低
減させる目的で設けられる。続いて、ホットリン酸によ
りＳｉ3 Ｎ4 膜８を除去し、フッ酸（ＨＦ）系薬液を用
いてｎ型エピタキシャル層４表面のＳｉＯ2 膜５を除去
する。
【００２８】次に、９５０〜１０００℃のスチーム酸化
を行い、図８に示すように、ｎ型エピタキシャル層４表
面にゲート酸化膜１５を形成する。さらに、公知のフォ
トリソグラフィ技術により、ドレイン領域を形成する部
分に開口を有するフォトレジスト１６を形成する。これ
により、図８に示すような構造となる。ＨＦ系薬液を用
いて、ドレイン領域を形成する部分のゲート酸化膜１５
を除去する。このとき同時に、ｎ型ドリフト領域１４上
の素子分離膜１３を含む、ドレイン領域近傍の素子分離
膜１３も除去される。フォトレジスト１６を除去するこ
とにより、図９に示すような構造となる。
を行い、図８に示すように、ｎ型エピタキシャル層４表
面にゲート酸化膜１５を形成する。さらに、公知のフォ
トリソグラフィ技術により、ドレイン領域を形成する部
分に開口を有するフォトレジスト１６を形成する。これ
により、図８に示すような構造となる。ＨＦ系薬液を用
いて、ドレイン領域を形成する部分のゲート酸化膜１５
を除去する。このとき同時に、ｎ型ドリフト領域１４上
の素子分離膜１３を含む、ドレイン領域近傍の素子分離
膜１３も除去される。フォトレジスト１６を除去するこ
とにより、図９に示すような構造となる。
【００２９】続いて、ＣＶＤ法により膜厚４００ｎｍ程
度のポリシリコン層１７を形成する。さらに、ＣＶＤ法
により膜厚２００ｎｍ程度のＰＳＧ膜１８および膜厚１
００ｎｍ程度のＳｉＯ2 膜１９を全面に順に積層する。
これにより、図１０に示すような構造となる。ここで、
９５０〜１０００℃程度の熱処理を行うことにより、Ｐ
ＳＧ膜１８からポリシリコン層１７、さらに素子分離層
１３に挟まれたｎ型エピタキシャル層４の表面に、ＰＳ
Ｇ膜１８中に含有されるリンを拡散させる。これによ
り、図１１に示すように、ｎ+ 型ドレイン領域２０が形
成される。
度のポリシリコン層１７を形成する。さらに、ＣＶＤ法
により膜厚２００ｎｍ程度のＰＳＧ膜１８および膜厚１
００ｎｍ程度のＳｉＯ2 膜１９を全面に順に積層する。
これにより、図１０に示すような構造となる。ここで、
９５０〜１０００℃程度の熱処理を行うことにより、Ｐ
ＳＧ膜１８からポリシリコン層１７、さらに素子分離層
１３に挟まれたｎ型エピタキシャル層４の表面に、ＰＳ
Ｇ膜１８中に含有されるリンを拡散させる。これによ
り、図１１に示すように、ｎ+ 型ドレイン領域２０が形
成される。
【００３０】次に、ＨＦ系薬液を用いてＳｉＯ2 膜１９
およびＰＳＧ膜１８を全面除去する。さらに、公知のフ
ォトリソグラフィ技術によりゲート形成領域およびドレ
イン領域にフォトレジスト２１を形成する。フォトレジ
スト２１をマスクとして公知のエッチング方法、例えば
ＲＩＥによりポリシリコン層１７およびゲート酸化膜１
５のエッチングを行うと、ゲート形成領域およびドレイ
ン領域上にのみポリシリコン層１７およびゲート酸化膜
１５が残る。
およびＰＳＧ膜１８を全面除去する。さらに、公知のフ
ォトリソグラフィ技術によりゲート形成領域およびドレ
イン領域にフォトレジスト２１を形成する。フォトレジ
スト２１をマスクとして公知のエッチング方法、例えば
ＲＩＥによりポリシリコン層１７およびゲート酸化膜１
５のエッチングを行うと、ゲート形成領域およびドレイ
ン領域上にのみポリシリコン層１７およびゲート酸化膜
１５が残る。
【００３１】次に、フォトレジスト２１を除去して８０
０〜９００℃のスチーム酸化を行って、ポリシリコン層
１７およびゲート酸化膜１５が除去された部分のｎ型エ
ピタキシャル層４を酸化させ、酸化膜（ＳｉＯ2 膜）２
２を形成する。酸化膜２２は膜厚１０〜２０ｎｍ程度で
形成する。その後、ｎ型ドリフト領域１４上部のポリシ
リコン層１７上に形成された酸化膜２２は、エッチング
により選択的に除去する。これにより、図１２に示すよ
うな構造となる。
０〜９００℃のスチーム酸化を行って、ポリシリコン層
１７およびゲート酸化膜１５が除去された部分のｎ型エ
ピタキシャル層４を酸化させ、酸化膜（ＳｉＯ2 膜）２
２を形成する。酸化膜２２は膜厚１０〜２０ｎｍ程度で
形成する。その後、ｎ型ドリフト領域１４上部のポリシ
リコン層１７上に形成された酸化膜２２は、エッチング
により選択的に除去する。これにより、図１２に示すよ
うな構造となる。
【００３２】ポリシリコン層１７は、ｎ型ドリフト領域
１４上部の、膜厚の異なる部分をもつ素子分離層１３上
に拡張された形状で形成される。したがって、素子分離
層１３の厚く形成された部分の直下のｎ型ドリフト領域
１４表面においては、電子蓄積層の形成が抑制され、素
子分離層１３の薄く形成された部分の直下のｎ型ドリフ
ト領域１４表面においては、積極的に蓄積層が形成され
る。これにより、続く工程で形成されるｐウェル２５と
ｎ型ドリフト領域１４との接合界面においては、厚い素
子分離層１３により、見かけ上のｐ−ｎ接合濃度が低く
なり、耐圧の低下を防止することができる。また、ｎ+
型ドレイン領域２０の近傍においてはオン抵抗を低減さ
せることができる。
１４上部の、膜厚の異なる部分をもつ素子分離層１３上
に拡張された形状で形成される。したがって、素子分離
層１３の厚く形成された部分の直下のｎ型ドリフト領域
１４表面においては、電子蓄積層の形成が抑制され、素
子分離層１３の薄く形成された部分の直下のｎ型ドリフ
ト領域１４表面においては、積極的に蓄積層が形成され
る。これにより、続く工程で形成されるｐウェル２５と
ｎ型ドリフト領域１４との接合界面においては、厚い素
子分離層１３により、見かけ上のｐ−ｎ接合濃度が低く
なり、耐圧の低下を防止することができる。また、ｎ+
型ドレイン領域２０の近傍においてはオン抵抗を低減さ
せることができる。
【００３３】次に、公知のフォトリソグラフィ技術によ
りｐウェル形成領域に開口を有するフォトレジスト２３
を形成し、ｐウェル形成領域にホウ素（Ｂ）を１×１０
13〜１×１０14／ｃｍ2 程度、イオン注入する。これに
より、図１３に示すようにｐウェル不純物注入領域２４
が形成される。このイオン注入において、ｐウェルは素
子分離層１３およびｎ+ 型ポリシリコン層１７をマスク
として自己整合的に形成される。したがって、イオン注
入用のマスクパターニングを行うフォトリソグラフィ工
程において生じるようなマスク合わせずれの影響を受け
ることがなく、高精度な加工を行うことが可能である。
りｐウェル形成領域に開口を有するフォトレジスト２３
を形成し、ｐウェル形成領域にホウ素（Ｂ）を１×１０
13〜１×１０14／ｃｍ2 程度、イオン注入する。これに
より、図１３に示すようにｐウェル不純物注入領域２４
が形成される。このイオン注入において、ｐウェルは素
子分離層１３およびｎ+ 型ポリシリコン層１７をマスク
として自己整合的に形成される。したがって、イオン注
入用のマスクパターニングを行うフォトリソグラフィ工
程において生じるようなマスク合わせずれの影響を受け
ることがなく、高精度な加工を行うことが可能である。
【００３４】フォトレジスト２３を除去後、９５０〜１
０００℃程度の熱処理を行ってｐウェル不純物注入領域
２４の不純物を拡散させ、ｐウェル２５を形成する。こ
れにより、図１４に示すような構造となる。さらに、公
知のフォトリソグラフィ技術によりｎ+ 型ソース形成領
域に開口を有するフォトレジスト２６を形成し、ｎ+ 型
ソース形成領域に１×１０15〜１×１０16／ｃｍ2 程度
のヒ素（Ａｓ）をイオン注入する。これにより、図１５
に示すようにｎ+ 型ソース不純物注入領域２７が形成さ
れる。
０００℃程度の熱処理を行ってｐウェル不純物注入領域
２４の不純物を拡散させ、ｐウェル２５を形成する。こ
れにより、図１４に示すような構造となる。さらに、公
知のフォトリソグラフィ技術によりｎ+ 型ソース形成領
域に開口を有するフォトレジスト２６を形成し、ｎ+ 型
ソース形成領域に１×１０15〜１×１０16／ｃｍ2 程度
のヒ素（Ａｓ）をイオン注入する。これにより、図１５
に示すようにｎ+ 型ソース不純物注入領域２７が形成さ
れる。
【００３５】このイオン注入において、ｎ+ 型ソース領
域３１はｎ+ 型ポリシリコン層１７をマスクとして自己
整合的に形成される。したがって、フォトリソグラフィ
工程によりイオン注入用のマスクパターニングを行う場
合に生じるようなマスク合わせずれの影響を受けず、高
精度な加工を行うことが可能である。
域３１はｎ+ 型ポリシリコン層１７をマスクとして自己
整合的に形成される。したがって、フォトリソグラフィ
工程によりイオン注入用のマスクパターニングを行う場
合に生じるようなマスク合わせずれの影響を受けず、高
精度な加工を行うことが可能である。
【００３６】さらに、フォトレジスト２６を除去後、上
記のｎ+ 型ソース不純物注入領域２７の場合と同様に、
公知のフォトリソグラフィ技術によりフォトレジスト２
８を形成してから、ｐウェル取り出し領域に１×１０15
〜１×１０16／ｃｍ2 程度のホウ素（Ｂ）をイオン注入
する。これにより、図１６に示すようにｐ+ 型ソース不
純物注入領域２９が形成される。
記のｎ+ 型ソース不純物注入領域２７の場合と同様に、
公知のフォトリソグラフィ技術によりフォトレジスト２
８を形成してから、ｐウェル取り出し領域に１×１０15
〜１×１０16／ｃｍ2 程度のホウ素（Ｂ）をイオン注入
する。これにより、図１６に示すようにｐ+ 型ソース不
純物注入領域２９が形成される。
【００３７】続いて、フォトレジスト２８を除去後、Ｃ
ＶＤ法により膜厚６００ｎｍ程度の層間絶縁膜（ＳｉＯ
2 膜）３０を全面に堆積させる。その後、８５０〜９５
０℃程度の熱処理を行い、ｎ+ 型ソース不純物注入領域
２７中のヒ素、およびｐ+ 型ソース不純物注入領域２９
中のホウ素を拡散させ、ｎ+ 型ソース領域３１、ｐ+型
ソース領域（ｐウェル取り出し領域）３２を形成する。
これにより、図１７に示すような構造となる。
ＶＤ法により膜厚６００ｎｍ程度の層間絶縁膜（ＳｉＯ
2 膜）３０を全面に堆積させる。その後、８５０〜９５
０℃程度の熱処理を行い、ｎ+ 型ソース不純物注入領域
２７中のヒ素、およびｐ+ 型ソース不純物注入領域２９
中のホウ素を拡散させ、ｎ+ 型ソース領域３１、ｐ+型
ソース領域（ｐウェル取り出し領域）３２を形成する。
これにより、図１７に示すような構造となる。
【００３８】公知のフォトリソグラフィ技術により層間
絶縁膜（ＳｉＯ2 膜）３０のソース、ゲート、ドレイン
の各電極形成領域に開口を有するフォトレジストを形成
し、フォトレジストをマスクとして公知のエッチング方
法、例えばＲＩＥにより層間絶縁膜３０のエッチングを
行う。フォトレジストを除去後、層間絶縁膜３０に形成
された各電極形成用の開口にＡｌまたはＴｉ／ＴｉＯＮ
／Ｔｉ等、バリアメタル層を含む配線金属層３３を蒸着
させる。これにより、図１８に示すような構造となる。
さらに、公知のフォトリソグラフィ技術およびＲＩＥに
より配線金属層３３のパターニングを行って、図１に示
すようなソース電極３４、ドレイン電極３５を形成す
る。これにより、図１に示すような構造の本実施形態の
半導体装置が得られる。
絶縁膜（ＳｉＯ2 膜）３０のソース、ゲート、ドレイン
の各電極形成領域に開口を有するフォトレジストを形成
し、フォトレジストをマスクとして公知のエッチング方
法、例えばＲＩＥにより層間絶縁膜３０のエッチングを
行う。フォトレジストを除去後、層間絶縁膜３０に形成
された各電極形成用の開口にＡｌまたはＴｉ／ＴｉＯＮ
／Ｔｉ等、バリアメタル層を含む配線金属層３３を蒸着
させる。これにより、図１８に示すような構造となる。
さらに、公知のフォトリソグラフィ技術およびＲＩＥに
より配線金属層３３のパターニングを行って、図１に示
すようなソース電極３４、ドレイン電極３５を形成す
る。これにより、図１に示すような構造の本実施形態の
半導体装置が得られる。
【００３９】上記の本発明の実施形態の半導体装置の製
造方法によれば、オフセットドレインを有する高耐圧半
導体装置において、素子分離層の厚く形成された部分に
おいては、ドリフト領域面におけるキャリア（電子）蓄
積層の形成が防止され、接合降伏電圧が向上され、素子
分離層が薄く形成されたドレイン領域近傍においては、
オン抵抗が低減された高耐圧ＭＯＳトランジスタを製造
することが可能である。
造方法によれば、オフセットドレインを有する高耐圧半
導体装置において、素子分離層の厚く形成された部分に
おいては、ドリフト領域面におけるキャリア（電子）蓄
積層の形成が防止され、接合降伏電圧が向上され、素子
分離層が薄く形成されたドレイン領域近傍においては、
オン抵抗が低減された高耐圧ＭＯＳトランジスタを製造
することが可能である。
【００４０】本発明の半導体装置およびその製造方法
は、上記の実施の形態に限定されない。例えば、第１導
電型半導体基板の表面領域に、第１導電型不純物が拡散
された第１導電型埋め込み層、すなわち、本実施形態に
おけるｐ型基板１に形成されるｐ型埋め込み層３を形成
せずに、本発明の膜厚の異なる素子分離層を形成するこ
ともできる。その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。
は、上記の実施の形態に限定されない。例えば、第１導
電型半導体基板の表面領域に、第１導電型不純物が拡散
された第１導電型埋め込み層、すなわち、本実施形態に
おけるｐ型基板１に形成されるｐ型埋め込み層３を形成
せずに、本発明の膜厚の異なる素子分離層を形成するこ
ともできる。その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。
【００４１】
【発明の効果】本発明の半導体装置によれば、ソース領
域が形成されている不純物拡散層（ウェル）とドリフト
領域との接合界面近傍においては蓄積層形成が防止さ
れ、ドレイン領域近傍のドリフト領域表面においては蓄
積層形成が促進されるため、トランジスタの接合降伏電
圧の向上と、オン抵抗の低減との両立を実現することが
可能となる。
域が形成されている不純物拡散層（ウェル）とドリフト
領域との接合界面近傍においては蓄積層形成が防止さ
れ、ドレイン領域近傍のドリフト領域表面においては蓄
積層形成が促進されるため、トランジスタの接合降伏電
圧の向上と、オン抵抗の低減との両立を実現することが
可能となる。
【００４２】本発明の半導体装置の製造方法によれば、
ｐウェル部分とドリフト領域との接合界面近傍の素子分
離層を厚く、ドレイン領域近傍の素子分離層を薄く形成
することができる。これにより、ｐウェル部分とドリフ
ト領域との接合界面近傍の蓄積層形成が抑制され、ま
た、ドレイン領域近傍の蓄積層形成が積極的に促進され
る半導体装置を製造することができる。さらに、本発明
の半導体装置の製造方法によれば、ドレイン形成領域表
面にエッチングを行う際、同時に、ドレイン領域近傍の
素子分離層に対してもエッチングが行われる。したがっ
て、比較的簡単なプロセスで膜厚の異なる部分を有する
素子分離層を形成することができる。
ｐウェル部分とドリフト領域との接合界面近傍の素子分
離層を厚く、ドレイン領域近傍の素子分離層を薄く形成
することができる。これにより、ｐウェル部分とドリフ
ト領域との接合界面近傍の蓄積層形成が抑制され、ま
た、ドレイン領域近傍の蓄積層形成が積極的に促進され
る半導体装置を製造することができる。さらに、本発明
の半導体装置の製造方法によれば、ドレイン形成領域表
面にエッチングを行う際、同時に、ドレイン領域近傍の
素子分離層に対してもエッチングが行われる。したがっ
て、比較的簡単なプロセスで膜厚の異なる部分を有する
素子分離層を形成することができる。
【図１】本発明の半導体装置の断面図である。
【図２】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図３】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図４】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図５】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図６】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図７】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図８】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図９】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図１０】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１１】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１２】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１３】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１４】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１５】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１６】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１７】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１８】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１９】（ａ）および（ｂ）は従来の半導体装置の断
面図である。
面図である。
１、４１…ｐ型半導体基板、２、５、１９、２２…酸化
膜（ＳｉＯ2 膜）、３…ｐ型埋め込み層、４、４２…ｎ
型エピタキシャル層、６、１０、１１、１６、２１、２
３、２６、２８…フォトレジスト、７…素子分離拡散層
不純物注入領域、８…窒化膜（Ｓｉ3 Ｎ4 膜）、９…素
子分離拡散層、１２…ｎ型ドリフト領域不純物注入領
域、１３、４５…素子分離層（ＬＯＣＯＳ）、１４、４
６…ｎ型ドリフト領域、１５、４４…ゲート酸化膜（Ｓ
ｉＯ2 膜）、１７…ポリシリコン層、１８…ＰＳＧ（ｐ
ｈｏｓｐｈｏ ｓｉｌｉｃａｔｅｄ ｇｌａｓｓ）膜、
２０、４９…ｎ+ 型ドレイン領域、２４…ｐウェル不純
物注入領域、２５、４３…ｐウェル、２７…ｎ+ 型ソー
ス不純物注入領域、２９…ｐ+ 型ソース不純物注入領
域、３０…層間絶縁膜、３１、４８…ｎ+ 型ソース領
域、３２、５０…ｐ+ 型ソース領域（ｐウェル取り出し
領域）、３３…金属配線層、３４、５１…ソース電極、
３５、５２…ドレイン電極、４６’…ｎ型ドリフト領域
不純物拡散層、４７…ゲートポリシリコン電極。
膜（ＳｉＯ2 膜）、３…ｐ型埋め込み層、４、４２…ｎ
型エピタキシャル層、６、１０、１１、１６、２１、２
３、２６、２８…フォトレジスト、７…素子分離拡散層
不純物注入領域、８…窒化膜（Ｓｉ3 Ｎ4 膜）、９…素
子分離拡散層、１２…ｎ型ドリフト領域不純物注入領
域、１３、４５…素子分離層（ＬＯＣＯＳ）、１４、４
６…ｎ型ドリフト領域、１５、４４…ゲート酸化膜（Ｓ
ｉＯ2 膜）、１７…ポリシリコン層、１８…ＰＳＧ（ｐ
ｈｏｓｐｈｏ ｓｉｌｉｃａｔｅｄ ｇｌａｓｓ）膜、
２０、４９…ｎ+ 型ドレイン領域、２４…ｐウェル不純
物注入領域、２５、４３…ｐウェル、２７…ｎ+ 型ソー
ス不純物注入領域、２９…ｐ+ 型ソース不純物注入領
域、３０…層間絶縁膜、３１、４８…ｎ+ 型ソース領
域、３２、５０…ｐ+ 型ソース領域（ｐウェル取り出し
領域）、３３…金属配線層、３４、５１…ソース電極、
３５、５２…ドレイン電極、４６’…ｎ型ドリフト領域
不純物拡散層、４７…ゲートポリシリコン電極。
Claims (30)
- 【請求項１】第１導電型半導体基板と、 該第１導電型半導体基板上に形成された第２導電型半導
体層と、 該第２導電型半導体層上に形成された絶縁膜と、 前記第２導電型半導体層の表面領域に形成された第１導
電型不純物拡散層と、 該第１導電型不純物拡散層の表面領域に形成された第２
導電型ソース領域と、 前記第２導電型半導体層の表面領域に前記第１導電型不
純物拡散層と所定の間隔をあけて形成された第２導電型
ドレイン領域と、 前記第２導電型ソース領域と前記第２導電型ドレイン領
域との間の前記第２導電型半導体層の表面領域に形成さ
れた、絶縁物からなる素子分離層と、 前記第２導電型ソース領域、前記第１導電型不純物拡散
層および前記素子分離層の上部に前記絶縁膜を介して形
成された、ポリシリコンからなるゲート電極とを少なく
とも有する半導体装置において、 前記素子分離層は、第１面と、前記第１面より低い位置
に第２面を含有し、 前記第１面は前記第２導電型ソース領域に、前記第２面
は前記第２導電型ドレイン領域に近接して配置され、 前記ゲート電極は、前記第１面および前記第２面を連続
して被覆するように形成されている半導体装置。 - 【請求項２】前記素子分離層は、前記第１面と前記第２
面との間に段差が設けられている請求項１記載の半導体
装置。 - 【請求項３】前記第２導電型半導体層の前記素子分離層
下部に、前記第２導電型半導体層よりも高濃度の第２導
電型不純物が拡散された第２導電型ドリフト領域を有す
る請求項１記載の半導体装置。 - 【請求項４】前記第１導電型は、ｐ型である請求項３記
載の半導体装置。 - 【請求項５】前記第２導電型半導体層は、エピタキシャ
ル層である請求項１記載の半導体装置。 - 【請求項６】前記絶縁膜は、酸化シリコン膜である請求
項１記載の半導体装置。 - 【請求項７】前記第１導電型不純物拡散層に拡散されて
いる不純物は、ホウ素である請求項４記載の半導体装
置。 - 【請求項８】前記第２導電型ドリフト領域に拡散されて
いる不純物は、リンである請求項４記載の半導体装置。 - 【請求項９】第１導電型半導体基板と、 該第１導電型半導体基板の表面領域に形成された、第１
導電型不純物が拡散された第１導電型埋め込み層と、 前記第１導電型半導体基板上に形成された第２導電型半
導体層と、 該第２導電型半導体層上に形成された絶縁膜と、 前記第２導電型半導体層の前記第１導電型埋め込み層上
に形成された、前記第１導電型埋め込み層と同程度の濃
度の第１導電型不純物が拡散された第１導電型不純物拡
散層と、 前記第１導電型不純物拡散層の表面領域に形成された第
２導電型ソース領域と、 前記第２導電型半導体層の表面領域に前記第１導電型不
純物拡散層と所定の間隔をあけて形成された第２導電型
ドレイン領域と、 前記第２導電型ソース領域と前記第２導電型ドレイン領
域との間の前記第２導電型半導体層の表面領域に形成さ
れた、絶縁物からなる素子分離層と、 前記第２導電型ソース領域、前記第１導電型不純物拡散
層および前記素子分離層の上部に前記絶縁膜を介して形
成された、ポリシリコンからなるゲート電極とを少なく
とも有する半導体装置において、 前記素子分離層は、第１面と、前記第１面より低い位置
に第２面を含有し、 前記第１面は前記第２導電型ソース領域に、前記第２面
は前記第２導電型ドレイン領域に近接して配置され、 前記ゲート電極は、前記第１面および前記第２面を連続
して被覆するように形成されている半導体装置。 - 【請求項１０】前記素子分離層は、前記第１面と前記第
２面との間に段差が設けられている請求項９記載の半導
体装置。 - 【請求項１１】前記第２導電型半導体層の前記素子分離
層下部に、前記第２導電型半導体層よりも高濃度の第２
導電型不純物が拡散された第２導電型ドリフト領域を有
する請求項９記載の半導体装置。 - 【請求項１２】前記第１導電型は、ｐ型である請求項１
１記載の半導体装置。 - 【請求項１３】前記第２導電型半導体層は、エピタキシ
ャル層である請求項９記載の半導体装置。 - 【請求項１４】前記絶縁膜は、酸化シリコン膜である請
求項９記載の半導体装置。 - 【請求項１５】前記第１導電型埋め込み層に拡散されて
いる不純物は、ホウ素である請求項１２記載の半導体装
置。 - 【請求項１６】前記第１導電型不純物拡散層に拡散され
ている不純物は、ホウ素である請求項１２記載の半導体
装置。 - 【請求項１７】前記第２導電型ドリフト領域に拡散され
ている不純物は、リンである請求項１２記載の半導体装
置。 - 【請求項１８】第１導電型半導体基板上に、第２導電型
半導体層を形成する工程と、 該第２導電型半導体層上に絶縁膜を形成する工程と、 該絶縁膜上に素子分離層を形成する工程と、 ドレイン領域を形成する部分に近接する前記素子分離層
を選択的に除去し、部分的に薄くする工程と、 前記第２導電型半導体層表層にドレイン領域を形成する
工程と、 ソース領域形成部分の上部と、前記素子分離層の膜厚の
厚い部分の上部と、前記素子分離層の前記ドレイン領域
近傍の膜厚の薄い部分の上部に連続する形状で、ポリシ
リコンからなるゲート電極を形成する工程と、 前記第２導電型半導体層の表面領域に、第１導電型不純
物拡散層を形成する工程と、 該第１導電型不純物拡散層の表面領域に第２導電型ソー
ス領域を形成する工程と、 全面に層間絶縁膜を形成し、該層間絶縁膜の前記ソース
領域、前記ドレイン領域に開口を設ける工程と、 前記開口部分を含む全面に配線金属層を堆積して所定の
パターニングを行い、絶縁ゲート型電界効果トランジス
タを形成する工程とを有する半導体装置の製造方法。 - 【請求項１９】前記素子分離層を選択的に除去する工程
は、前記素子分離層に第１面と、前記第１面より低い位
置に、段差を介して第２面を形成し、前記素子分離層を
部分的に薄くする工程である請求項１８記載の半導体装
置の製造方法。 - 【請求項２０】前記第２導電型半導体層の前記素子分離
層下部に、前記第２導電型半導体層よりも高濃度の第２
導電型不純物を拡散させ、第２導電型ドリフト領域を形
成する工程を有する請求項１８記載の半導体装置の製造
方法。 - 【請求項２１】前記第１導電型は、ｐ型である請求項２
０記載の半導体装置の製造方法。 - 【請求項２２】前記第２導電型半導体層は、エピタキシ
ャル成長により形成させる請求項１８記載の半導体装置
の製造方法。 - 【請求項２３】前記絶縁膜は、酸化シリコン膜である請
求項１８記載の半導体装置の製造方法。 - 【請求項２４】前記第１導電型不純物拡散層に拡散させ
る不純物は、ホウ素である請求項２１記載の半導体装置
の製造方法。 - 【請求項２５】前記第２導電型ドリフト領域に拡散させ
る不純物は、リンである請求項２１記載の半導体装置の
製造方法。 - 【請求項２６】前記ドレイン領域の形成は、前記ポリシ
リコン層上に不純物を高濃度に含有するシリコン層を形
成し、該不純物を高濃度に含有するシリコン層から不純
物を拡散させて行う請求項１８記載の半導体装置の製造
方法。 - 【請求項２７】前記不純物を高濃度に含有するシリコン
層は、ＰＳＧ（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅｄ
ｇｌａｓｓ）膜である請求項２６記載の半導体装置の製
造方法。 - 【請求項２８】前記第２導電型半導体層を形成する工程
の前に、前記第１導電型半導体基板の表面領域の第１導
電型不純物拡散層が形成される領域の下部に、前記第１
導電型不純物拡散層と同程度の濃度の第１導電型不純物
を拡散させ、第１導電型埋め込み層を形成する工程を有
する請求項１８記載の半導体装置の製造方法。 - 【請求項２９】前記第１導電型は、ｐ型である請求項２
８記載の半導体装置の製造方法。 - 【請求項３０】前記第１導電型埋め込み層に拡散させる
不純物は、ホウ素である請求項２９記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10122540A JPH11317519A (ja) | 1998-05-01 | 1998-05-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10122540A JPH11317519A (ja) | 1998-05-01 | 1998-05-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317519A true JPH11317519A (ja) | 1999-11-16 |
Family
ID=14838405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10122540A Pending JPH11317519A (ja) | 1998-05-01 | 1998-05-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317519A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009144617A1 (en) * | 2008-05-26 | 2009-12-03 | Nxp B.V. | Ldmos transistor |
| WO2009144616A1 (en) * | 2008-05-26 | 2009-12-03 | Nxp B.V. | Ldmos transistor |
| JP2009283784A (ja) * | 2008-05-23 | 2009-12-03 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2015018937A (ja) * | 2013-07-11 | 2015-01-29 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| CN104425261A (zh) * | 2013-08-20 | 2015-03-18 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件的制造方法 |
-
1998
- 1998-05-01 JP JP10122540A patent/JPH11317519A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283784A (ja) * | 2008-05-23 | 2009-12-03 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| EP2131399A2 (en) | 2008-05-23 | 2009-12-09 | NEC Electronics Corporation | Insulated gate semiconductor device and method of manufacturing the same |
| WO2009144617A1 (en) * | 2008-05-26 | 2009-12-03 | Nxp B.V. | Ldmos transistor |
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| JP2015018937A (ja) * | 2013-07-11 | 2015-01-29 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| CN104425261A (zh) * | 2013-08-20 | 2015-03-18 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件的制造方法 |
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