JPH06177376A - Ｍｏｓ電界効果半導体装置の製造方法 - Google Patents
Ｍｏｓ電界効果半導体装置の製造方法Info
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- JPH06177376A JPH06177376A JP4350697A JP35069792A JPH06177376A JP H06177376 A JPH06177376 A JP H06177376A JP 4350697 A JP4350697 A JP 4350697A JP 35069792 A JP35069792 A JP 35069792A JP H06177376 A JPH06177376 A JP H06177376A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳ電界効果半導体装置の高速動作及び高
耐圧化並びに領域の小型化を実現すること。 【構成】 ＭＯＳ電界効果半導体装置の製造方法におい
て、ゲート酸化膜２５及びフィールド酸化膜２３を形成
後にイオン注入によってシリコン基板１１の導電型と反
対の導電型の不純物を前記フィールド酸化膜２３の下及
び外側の前記シリコン基板１１中に注入した後熱処理し
て、ソース領域５１，５２及びドレイン領域５５，５６
を形成しているので、フィールド酸化膜２３形成のため
の熱処理によってソース領域５１，５２及びドレイン領
域５５，５６が広がることがない。このためソース・ド
レインの寄生抵抗を小さくできる。更にゲートとソース
もしくはドレインとの間の耐圧を向上できる。
耐圧化並びに領域の小型化を実現すること。 【構成】 ＭＯＳ電界効果半導体装置の製造方法におい
て、ゲート酸化膜２５及びフィールド酸化膜２３を形成
後にイオン注入によってシリコン基板１１の導電型と反
対の導電型の不純物を前記フィールド酸化膜２３の下及
び外側の前記シリコン基板１１中に注入した後熱処理し
て、ソース領域５１，５２及びドレイン領域５５，５６
を形成しているので、フィールド酸化膜２３形成のため
の熱処理によってソース領域５１，５２及びドレイン領
域５５，５６が広がることがない。このためソース・ド
レインの寄生抵抗を小さくできる。更にゲートとソース
もしくはドレインとの間の耐圧を向上できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ電界効果半導体
装置の製造方法に関し、特に高速動作をする高耐圧ＭＯ
Ｓ電界効果半導体装置の製造方法に関するものである。
装置の製造方法に関し、特に高速動作をする高耐圧ＭＯ
Ｓ電界効果半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来の高耐圧ＭＯＳ電界効果半導体装置
（例えばトランジスタ）では、ゲート酸化膜の両端の耐
圧劣化を抑制するために、ゲート酸化膜の両端にゲート
酸化膜より厚いフィールド酸化膜を形成し、このフィー
ルド酸化膜の形成と同時にこのフィールド酸化膜の下及
び外側（フィールド酸化膜の前記ゲート酸化膜と反対側
をフィールド酸化膜の外側とする。）の半導体基板中に
ソース及びドレインを設けている。図６はこの従来例の
断面構造を示している。図６において、後述するフィー
ルド酸化膜７４の下のＰ型シリコン基板７１中にＮ- 型
ソース８４及びＮ- 型ドレイン８７を形成している。こ
のＮ- 型ソース８４とＮ- 型ドレイン８７との間がチャ
ネル部８８となる。チャネル部８８の上には、ゲート酸
化膜７３が設けられ、このゲート酸化膜７３に隣接して
フィールド酸化膜７４が設けられている。このフィール
ド酸化膜７４の膜厚はゲート酸化膜７３のそれよりも厚
い。この場合、Ｎ- 型ソース８４及びＮ- 型ドレイン８
７は、フィールド酸化膜７４を熱処理により形成する前
にあらかじめＮ型不純物をＰ型シリコン基板７１中にイ
オン注入しておき、フィールド酸化膜７４を形成するた
めの熱処理時に前記イオン注入されたＮ型不純物を拡散
したものである。更にＮ- 型ソース８４のゲート酸化膜
７３と反対側端部に隣接してＮ+ 型ソース８３を形成
し、一方Ｎ- 型ドレイン８７のゲート酸化膜７３と反対
側端部に隣接してＮ+ 型ドレイン８６を形成している。
このＮ+ 型ソース８３及びＮ+ 型ドレイン８６は後述す
る電極８２，８５に対するオーミックコンタクト用のも
のである。Ｎ+ 型ソース８３及びＮ+ 型ドレイン８６の
外側のＰ型シリコン基板７１上にもフィールド酸化膜７
５が前記フィールド酸化膜７４の形成と同時に形成され
ている。また他の酸化膜７６がＰ型シリコン基板７１の
露出した上面を被うように形成されている。またゲート
電極８１が前記ゲート酸化膜７３の上に設けられてい
る。更にこれらの酸化膜７３，７４，７５，７６及びゲ
ート電極８１の上に化学気相堆積法（以下ＣＶＤとす
る。）によるシリコン酸化膜７７が積層形成されてい
る。ソース電極８２がＮ+ 型ソース８３にオーミックコ
ンタクトされ、ドレイン電極８５がＮ+ 型ドレイン８６
にオーミックコンタクトされている。なお７２はＰ型シ
リコン基板７１のＰ型反転防止層である。このようにし
てゲート酸化膜７３より膜圧があるフィールド酸化膜７
４の下にＮ- 型ソース８４及びＮ- 型ドレイン８７を形
成し、更にＮ- 型ソース８４及びＮ- 型ドレイン８７の
前記ゲート酸化膜７３と反対側端部に隣接してＮ+ 型ソ
ース８３及びＮ+ 型ドレイン８６を設けることで、ゲー
ト電極８１の近傍における電界緩和を図ることによって
ＭＯＳ電界効果半導体装置のゲート・ソース間及びゲー
ト・ドレイン間の高耐圧化を達成している。
（例えばトランジスタ）では、ゲート酸化膜の両端の耐
圧劣化を抑制するために、ゲート酸化膜の両端にゲート
酸化膜より厚いフィールド酸化膜を形成し、このフィー
ルド酸化膜の形成と同時にこのフィールド酸化膜の下及
び外側（フィールド酸化膜の前記ゲート酸化膜と反対側
をフィールド酸化膜の外側とする。）の半導体基板中に
ソース及びドレインを設けている。図６はこの従来例の
断面構造を示している。図６において、後述するフィー
ルド酸化膜７４の下のＰ型シリコン基板７１中にＮ- 型
ソース８４及びＮ- 型ドレイン８７を形成している。こ
のＮ- 型ソース８４とＮ- 型ドレイン８７との間がチャ
ネル部８８となる。チャネル部８８の上には、ゲート酸
化膜７３が設けられ、このゲート酸化膜７３に隣接して
フィールド酸化膜７４が設けられている。このフィール
ド酸化膜７４の膜厚はゲート酸化膜７３のそれよりも厚
い。この場合、Ｎ- 型ソース８４及びＮ- 型ドレイン８
７は、フィールド酸化膜７４を熱処理により形成する前
にあらかじめＮ型不純物をＰ型シリコン基板７１中にイ
オン注入しておき、フィールド酸化膜７４を形成するた
めの熱処理時に前記イオン注入されたＮ型不純物を拡散
したものである。更にＮ- 型ソース８４のゲート酸化膜
７３と反対側端部に隣接してＮ+ 型ソース８３を形成
し、一方Ｎ- 型ドレイン８７のゲート酸化膜７３と反対
側端部に隣接してＮ+ 型ドレイン８６を形成している。
このＮ+ 型ソース８３及びＮ+ 型ドレイン８６は後述す
る電極８２，８５に対するオーミックコンタクト用のも
のである。Ｎ+ 型ソース８３及びＮ+ 型ドレイン８６の
外側のＰ型シリコン基板７１上にもフィールド酸化膜７
５が前記フィールド酸化膜７４の形成と同時に形成され
ている。また他の酸化膜７６がＰ型シリコン基板７１の
露出した上面を被うように形成されている。またゲート
電極８１が前記ゲート酸化膜７３の上に設けられてい
る。更にこれらの酸化膜７３，７４，７５，７６及びゲ
ート電極８１の上に化学気相堆積法（以下ＣＶＤとす
る。）によるシリコン酸化膜７７が積層形成されてい
る。ソース電極８２がＮ+ 型ソース８３にオーミックコ
ンタクトされ、ドレイン電極８５がＮ+ 型ドレイン８６
にオーミックコンタクトされている。なお７２はＰ型シ
リコン基板７１のＰ型反転防止層である。このようにし
てゲート酸化膜７３より膜圧があるフィールド酸化膜７
４の下にＮ- 型ソース８４及びＮ- 型ドレイン８７を形
成し、更にＮ- 型ソース８４及びＮ- 型ドレイン８７の
前記ゲート酸化膜７３と反対側端部に隣接してＮ+ 型ソ
ース８３及びＮ+ 型ドレイン８６を設けることで、ゲー
ト電極８１の近傍における電界緩和を図ることによって
ＭＯＳ電界効果半導体装置のゲート・ソース間及びゲー
ト・ドレイン間の高耐圧化を達成している。
【０００３】また、特開平３−２００４５号公報におい
て、他の従来例のＭＯＳ電界効果半導体装置の製造方法
が開示されている。図７は前記他の従来例の断面構造を
示している。図７において、シリコン基板９０上にゲー
ト酸化膜９１及びゲート酸化膜９１に隣接したフィール
ド酸化膜９２を形成後、ゲート酸化膜９１を介して不純
物をイオン注入して、ソース・ドレイン９５，９６を形
成している。なおソース・ドレイン９６はソース・ドレ
イン９５より低不純物濃度の領域である。また９３はゲ
ート電極、９４は絶縁膜である。
て、他の従来例のＭＯＳ電界効果半導体装置の製造方法
が開示されている。図７は前記他の従来例の断面構造を
示している。図７において、シリコン基板９０上にゲー
ト酸化膜９１及びゲート酸化膜９１に隣接したフィール
ド酸化膜９２を形成後、ゲート酸化膜９１を介して不純
物をイオン注入して、ソース・ドレイン９５，９６を形
成している。なおソース・ドレイン９６はソース・ドレ
イン９５より低不純物濃度の領域である。また９３はゲ
ート電極、９４は絶縁膜である。
【０００４】
【発明が解決しようとする課題】しかしながら上述の従
来例のうち第１のものにおいては、Ｎ型不純物をイオン
注入し、熱処理によるフィールド酸化膜７４，７５形成
時にこのＮ型不純物を拡散してＮ- 型ソース８４及びＮ
- 型ドレイン８７を形成しているため、Ｎ- 型ソース８
４及びＮ- 型ドレイン８７の領域がチャネル部８８方向
に広がる。このため、ゲートの実効長が短くなるととも
に、Ｎ- 型ソース８４及びＮ- 型ドレイン８７が長くな
るので、両者の寄生抵抗が増大する。この寄生抵抗と寄
生キャパシタンスによってＭ０Ｓ電界効果半導体装置の
高速化を妨げることになる。更にＮ+ 型ソース８３及び
Ｎ+ 型ドレイン８６とＰ型シリコン基板７１との間の耐
圧の低下を防ぐため、Ｎ+ 型ソース８３及びＮ+ 型ドレ
イン８６とＰ型反転防止層７２とを離間している。しか
し、この離間距離を確保する必要があること、離間する
ためのフォトレジストの合わせずれとＮ型不純物の横方
向拡散のためＭＯＳ電界効果半導体装置の領域が増大す
るという欠点がある。また上述の他の従来例では、フィ
ールド酸化膜９２の内側に平坦なゲート酸化膜９１を介
して不純物をイオン注入して、ソース・ドレイン９５，
９６を形成している。しかしながら、従来例の構造で
は、ゲート電極９３近傍の電界を充分に緩和することが
できないため、ゲート・ソース間及びゲート・ドレイン
間を十分に高耐圧にできない。したがって本発明の課題
は、上述の欠点をなくし、ゲートとソースもしくはドレ
インとの間の耐圧の向上及びソース・ドレインの寄生抵
抗の低減によるＭ０Ｓ電界効果半導体装置の高速動作化
並びにＭ０Ｓ電界効果半導体装置の領域の縮小を図った
ＭＯＳ電界効果半導体装置の製造方法を提供することで
ある。
来例のうち第１のものにおいては、Ｎ型不純物をイオン
注入し、熱処理によるフィールド酸化膜７４，７５形成
時にこのＮ型不純物を拡散してＮ- 型ソース８４及びＮ
- 型ドレイン８７を形成しているため、Ｎ- 型ソース８
４及びＮ- 型ドレイン８７の領域がチャネル部８８方向
に広がる。このため、ゲートの実効長が短くなるととも
に、Ｎ- 型ソース８４及びＮ- 型ドレイン８７が長くな
るので、両者の寄生抵抗が増大する。この寄生抵抗と寄
生キャパシタンスによってＭ０Ｓ電界効果半導体装置の
高速化を妨げることになる。更にＮ+ 型ソース８３及び
Ｎ+ 型ドレイン８６とＰ型シリコン基板７１との間の耐
圧の低下を防ぐため、Ｎ+ 型ソース８３及びＮ+ 型ドレ
イン８６とＰ型反転防止層７２とを離間している。しか
し、この離間距離を確保する必要があること、離間する
ためのフォトレジストの合わせずれとＮ型不純物の横方
向拡散のためＭＯＳ電界効果半導体装置の領域が増大す
るという欠点がある。また上述の他の従来例では、フィ
ールド酸化膜９２の内側に平坦なゲート酸化膜９１を介
して不純物をイオン注入して、ソース・ドレイン９５，
９６を形成している。しかしながら、従来例の構造で
は、ゲート電極９３近傍の電界を充分に緩和することが
できないため、ゲート・ソース間及びゲート・ドレイン
間を十分に高耐圧にできない。したがって本発明の課題
は、上述の欠点をなくし、ゲートとソースもしくはドレ
インとの間の耐圧の向上及びソース・ドレインの寄生抵
抗の低減によるＭ０Ｓ電界効果半導体装置の高速動作化
並びにＭ０Ｓ電界効果半導体装置の領域の縮小を図った
ＭＯＳ電界効果半導体装置の製造方法を提供することで
ある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
本発明の構成は、導電型シリコン基板の表面にゲート酸
化膜とこのゲート酸化膜の両側に隣接する位置にこのゲ
ート酸化膜の膜厚よりも厚い膜厚のフィールド酸化膜を
形成し、前記ゲート酸化膜上にゲート電極を形成するＭ
ＯＳ電界効果半導体装置の製造方法において、前記ゲー
ト酸化膜とフィールド酸化膜を形成した後に、イオン注
入によって前記シリコン基板の導電型と反対の導電型の
不純物を前記フィールド酸化膜の下及び外側の前記シリ
コン基板中に注入し、その後熱処理をして、ソース領域
及びドレイン領域を形成することである。
本発明の構成は、導電型シリコン基板の表面にゲート酸
化膜とこのゲート酸化膜の両側に隣接する位置にこのゲ
ート酸化膜の膜厚よりも厚い膜厚のフィールド酸化膜を
形成し、前記ゲート酸化膜上にゲート電極を形成するＭ
ＯＳ電界効果半導体装置の製造方法において、前記ゲー
ト酸化膜とフィールド酸化膜を形成した後に、イオン注
入によって前記シリコン基板の導電型と反対の導電型の
不純物を前記フィールド酸化膜の下及び外側の前記シリ
コン基板中に注入し、その後熱処理をして、ソース領域
及びドレイン領域を形成することである。
【０００６】
【作用】上記構成の半導体装置の製造方法において、ゲ
ート酸化膜及びフィールド酸化膜を形成後にイオン注入
によってシリコン基板の導電型と反対の導電型の不純物
を前記フィールド酸化膜の下及び外側の前記シリコン基
板中に注入した後熱処理して、ソース領域及びドレイン
領域を形成しているので、フィールド酸化膜形成のため
の熱処理によって、ソース領域及びドレイン領域が広が
ることがない。更にこのためソース・ドレインの寄生抵
抗を小さくできる。またソースやドレインがフィールド
酸化膜の下側と外側に形成されるために、ゲートとソー
スもしくはドレインとの間の耐圧が向上する。
ート酸化膜及びフィールド酸化膜を形成後にイオン注入
によってシリコン基板の導電型と反対の導電型の不純物
を前記フィールド酸化膜の下及び外側の前記シリコン基
板中に注入した後熱処理して、ソース領域及びドレイン
領域を形成しているので、フィールド酸化膜形成のため
の熱処理によって、ソース領域及びドレイン領域が広が
ることがない。更にこのためソース・ドレインの寄生抵
抗を小さくできる。またソースやドレインがフィールド
酸化膜の下側と外側に形成されるために、ゲートとソー
スもしくはドレインとの間の耐圧が向上する。
【０００７】
【実施例】次に、本発明の一実施例を図面を参照しなが
ら説明する。図１〜図５は前記一実施例の半導体装置の
製造方法を示す断面図である。図１において、まず不純
物濃度１×１０15cm-3のＰ型単結晶シリコン基板１１の
表面に、シリコン酸化膜２１、多結晶シリコン膜３１及
びシリコン窒化膜２２を順次積層形成し、シリコン窒化
膜２２を選択的にエッチングして除去する。なお多結晶
シリコン膜３１は、膜厚が約１００ｎｍで、後述するフ
ィールド酸化膜２３，２４の形成時に、フィールド酸化
膜２３，２４の膜厚がシリコン酸化膜２１の膜厚より厚
いために生ずる体積変化による応力を緩和するものであ
る。更にシリコン酸化膜２１及びシリコン窒化膜２２上
に部分的にマスク用フォトレジスト層４１を形成する。
次に、後述する反転防止層１３を形成する領域に前記シ
リコン窒化膜２２及びフォトレジスト４１をマスクとし
て自己整合的にＰ型不純物（例えばボロン）１２をイオ
ン注入する。なお矢印１６はこのイオン注入の方向を示
している。その後フォトレジスト４１を除去する。続い
て図２において、シリコン窒化膜２２をマスクとする選
択熱酸化法によって、シリコン酸化膜２１をもとにして
これに隣接するシリコン基板１１及び多結晶シリコン膜
３１を酸化することにより厚さ約６００ｎｍのフィール
ド酸化膜２３，２４を形成し、同時にフィールド酸化膜
２４の下にはＰ型不純物１２の熱処理により反転防止層
１３を形成する。この反転防止層１３はＰ型シリコン基
板１１より高不純物濃度のＰ型層である。その後、多結
晶シリコン膜３１及びシリコン窒化膜２２をエッチング
により除去する。
ら説明する。図１〜図５は前記一実施例の半導体装置の
製造方法を示す断面図である。図１において、まず不純
物濃度１×１０15cm-3のＰ型単結晶シリコン基板１１の
表面に、シリコン酸化膜２１、多結晶シリコン膜３１及
びシリコン窒化膜２２を順次積層形成し、シリコン窒化
膜２２を選択的にエッチングして除去する。なお多結晶
シリコン膜３１は、膜厚が約１００ｎｍで、後述するフ
ィールド酸化膜２３，２４の形成時に、フィールド酸化
膜２３，２４の膜厚がシリコン酸化膜２１の膜厚より厚
いために生ずる体積変化による応力を緩和するものであ
る。更にシリコン酸化膜２１及びシリコン窒化膜２２上
に部分的にマスク用フォトレジスト層４１を形成する。
次に、後述する反転防止層１３を形成する領域に前記シ
リコン窒化膜２２及びフォトレジスト４１をマスクとし
て自己整合的にＰ型不純物（例えばボロン）１２をイオ
ン注入する。なお矢印１６はこのイオン注入の方向を示
している。その後フォトレジスト４１を除去する。続い
て図２において、シリコン窒化膜２２をマスクとする選
択熱酸化法によって、シリコン酸化膜２１をもとにして
これに隣接するシリコン基板１１及び多結晶シリコン膜
３１を酸化することにより厚さ約６００ｎｍのフィール
ド酸化膜２３，２４を形成し、同時にフィールド酸化膜
２４の下にはＰ型不純物１２の熱処理により反転防止層
１３を形成する。この反転防止層１３はＰ型シリコン基
板１１より高不純物濃度のＰ型層である。その後、多結
晶シリコン膜３１及びシリコン窒化膜２２をエッチング
により除去する。
【０００８】次に図３において、シリコン酸化膜２１お
よびフィールド酸化膜２３，２４上の全面に厚さ４００
ｎｍ程度の多結晶シリコン膜を堆積した後、リン拡散源
（オキシ塩化リンＰＯＣｌ3 ）によってリンをこの多結
晶シリコン膜中に拡散して、この多結晶シリコン膜を低
抵抗化する。続いて、フォトレジスト４２をマスクとし
て、この多結晶シリコン膜を反応性イオンエッチングに
よってエッチングし、この多結晶シリコン膜のエッチン
グした残りの部分をゲート電極３２とする。次に図４に
おいて、フォトレジスト４２，４３をマスクとして、フ
ィールド酸化膜２３の下及び外側のＰ型シリコン基板１
１中にＮ型不純物（例えばリン）を加速電圧６００ＫＶ
でドーズ量３×１０13cm-2にて注入し、更にフィールド
酸化膜２３，２４の間のＰ型シリコン基板１１中に加速
電圧８０ＫＶでドーズ量５×１０15cm-2にてイオン注入
する。なお矢印５７は前記Ｎ型不純物をイオン注入する
方向を示している。その後フォトレジスト４２，４３を
剥離した後熱処理をする。その結果、ゲート電極３２の
下のゲート酸化膜２５（上述のシリコン酸化膜２１の内
ゲート電極３２の下部分をゲート酸化膜２５とする。）
に隣接するフィールド酸化膜２３の下及び外側のシリコ
ン基板１１中でドーズ量３×１０13cm-2の注入部分にＮ
- 型ソース５２及びＮ- 型ドレイン層５６が形成され
る。更にフィールド酸化膜２３，２４の間の前記シリコ
ン基板１１中で前記Ｎ- 型ソース５２及びＮ- 型ドレイ
ン５６中のドーズ量５×１０15cm-2の注入部分に、Ｎ+
型ソース５１及びＮ+ 型ドレイン５５がそれぞれ形成さ
れる。なおＮ- 型ソース５２及びＮ- 型ドレイン５６
は、前記Ｎ型不純物の一部分がフィールド酸化膜２４の
上からイオン注入されるため、フィールド酸化膜２４の
形状によって、反転防止層１３に近づく程不純物濃度が
低くなる。またこの場合にソース・ドレイン動作をする
ものは、Ｎ- 型ソース５２及びＮ- 型ドレイン５６であ
り、Ｎ+ 型ソース５１及びＮ+ 型ドレイン５５はそれぞ
れＮ- 型ソース５２及びＮ- 型ドレイン５６を後述する
ようにオーミックコンタクトするためのものである。ま
たＮ- 型ソース５２とＮ- 型ドレイン５６との間がチャ
ネル部１４となる。その後フォトレジスト４２，４３を
エッチングによって除去する。しかる後に図５のよう
に、ＣＶＤによって全面にパッシベーション用シリコン
酸化膜１５を形成する。更にＮ+ 型ソース５１及びＮ+
型ドレイン５５領域上にコンタクトホールを形成した
後、アルミニウム配線により、Ｎ+ 型ソース５１にオー
ミックコンタクトしたソース電極６１及びＮ+ 型ドレイ
ン５５にオーミックコンタクトしたドレイン電極６２を
形成する。
よびフィールド酸化膜２３，２４上の全面に厚さ４００
ｎｍ程度の多結晶シリコン膜を堆積した後、リン拡散源
（オキシ塩化リンＰＯＣｌ3 ）によってリンをこの多結
晶シリコン膜中に拡散して、この多結晶シリコン膜を低
抵抗化する。続いて、フォトレジスト４２をマスクとし
て、この多結晶シリコン膜を反応性イオンエッチングに
よってエッチングし、この多結晶シリコン膜のエッチン
グした残りの部分をゲート電極３２とする。次に図４に
おいて、フォトレジスト４２，４３をマスクとして、フ
ィールド酸化膜２３の下及び外側のＰ型シリコン基板１
１中にＮ型不純物（例えばリン）を加速電圧６００ＫＶ
でドーズ量３×１０13cm-2にて注入し、更にフィールド
酸化膜２３，２４の間のＰ型シリコン基板１１中に加速
電圧８０ＫＶでドーズ量５×１０15cm-2にてイオン注入
する。なお矢印５７は前記Ｎ型不純物をイオン注入する
方向を示している。その後フォトレジスト４２，４３を
剥離した後熱処理をする。その結果、ゲート電極３２の
下のゲート酸化膜２５（上述のシリコン酸化膜２１の内
ゲート電極３２の下部分をゲート酸化膜２５とする。）
に隣接するフィールド酸化膜２３の下及び外側のシリコ
ン基板１１中でドーズ量３×１０13cm-2の注入部分にＮ
- 型ソース５２及びＮ- 型ドレイン層５６が形成され
る。更にフィールド酸化膜２３，２４の間の前記シリコ
ン基板１１中で前記Ｎ- 型ソース５２及びＮ- 型ドレイ
ン５６中のドーズ量５×１０15cm-2の注入部分に、Ｎ+
型ソース５１及びＮ+ 型ドレイン５５がそれぞれ形成さ
れる。なおＮ- 型ソース５２及びＮ- 型ドレイン５６
は、前記Ｎ型不純物の一部分がフィールド酸化膜２４の
上からイオン注入されるため、フィールド酸化膜２４の
形状によって、反転防止層１３に近づく程不純物濃度が
低くなる。またこの場合にソース・ドレイン動作をする
ものは、Ｎ- 型ソース５２及びＮ- 型ドレイン５６であ
り、Ｎ+ 型ソース５１及びＮ+ 型ドレイン５５はそれぞ
れＮ- 型ソース５２及びＮ- 型ドレイン５６を後述する
ようにオーミックコンタクトするためのものである。ま
たＮ- 型ソース５２とＮ- 型ドレイン５６との間がチャ
ネル部１４となる。その後フォトレジスト４２，４３を
エッチングによって除去する。しかる後に図５のよう
に、ＣＶＤによって全面にパッシベーション用シリコン
酸化膜１５を形成する。更にＮ+ 型ソース５１及びＮ+
型ドレイン５５領域上にコンタクトホールを形成した
後、アルミニウム配線により、Ｎ+ 型ソース５１にオー
ミックコンタクトしたソース電極６１及びＮ+ 型ドレイ
ン５５にオーミックコンタクトしたドレイン電極６２を
形成する。
【０００９】以上の構成により、フィールド酸化膜２３
の下にＮ- 型ソース５２とＮ- 型ドレイン５６のチャネ
ル部１４側部分を形成しているので、ゲート電極３２近
傍の電界を緩和できるため、ゲートとソースもしくはド
レインとの間の耐圧を高くすることができる。またこの
ようにしてもフィールド酸化膜２３を形成した後に、Ｎ
- 型ソース５２及びＮ- 型ドレイン５６を設けるため、
フィールド酸化膜２３，２４形成時におけるＮ型不純物
の横方向拡散は抑えられる。このためＮ- 型ソース５２
及びＮ- 型ドレイン５６の横方向の長さを短くすること
ができるので、両者の寄生抵抗を小さくできるため、Ｍ
ＯＳ電界効果半導体装置（例えばトランジスタ）の高速
動作化を実現できる。更にＮ+ 型ソース５１及びＮ+ 型
ドレイン５５は反転防止層１３に隣接せず、Ｎ- 型ソー
ス５２及びＮ- 型ドレイン５６が反転防止層１３に隣接
しているので、従来例のようなＮ+ 型ソース５１及びＮ
+ 型ドレイン５５と反転防止層１３の離間距離が不要に
なるため、ＭＯＳ電界効果半導体装置の領域を縮小でき
る。また上述のようにＮ- 型ソース５２及びＮ- 型ドレ
イン５６が反転防止層１３に近づく程不純物濃度が低く
なることによってＮ- 型ソース５２及びＮ- 型ドレイン
５６とＰ型シリコン基板１１との間の耐圧低下を防ぐこ
とができる。なおＰ型シリコン基板１１の代わりにＮ型
シリコン基板を使用してもよく、この場合にはソースお
よびドレインがＰ型のものになる。
の下にＮ- 型ソース５２とＮ- 型ドレイン５６のチャネ
ル部１４側部分を形成しているので、ゲート電極３２近
傍の電界を緩和できるため、ゲートとソースもしくはド
レインとの間の耐圧を高くすることができる。またこの
ようにしてもフィールド酸化膜２３を形成した後に、Ｎ
- 型ソース５２及びＮ- 型ドレイン５６を設けるため、
フィールド酸化膜２３，２４形成時におけるＮ型不純物
の横方向拡散は抑えられる。このためＮ- 型ソース５２
及びＮ- 型ドレイン５６の横方向の長さを短くすること
ができるので、両者の寄生抵抗を小さくできるため、Ｍ
ＯＳ電界効果半導体装置（例えばトランジスタ）の高速
動作化を実現できる。更にＮ+ 型ソース５１及びＮ+ 型
ドレイン５５は反転防止層１３に隣接せず、Ｎ- 型ソー
ス５２及びＮ- 型ドレイン５６が反転防止層１３に隣接
しているので、従来例のようなＮ+ 型ソース５１及びＮ
+ 型ドレイン５５と反転防止層１３の離間距離が不要に
なるため、ＭＯＳ電界効果半導体装置の領域を縮小でき
る。また上述のようにＮ- 型ソース５２及びＮ- 型ドレ
イン５６が反転防止層１３に近づく程不純物濃度が低く
なることによってＮ- 型ソース５２及びＮ- 型ドレイン
５６とＰ型シリコン基板１１との間の耐圧低下を防ぐこ
とができる。なおＰ型シリコン基板１１の代わりにＮ型
シリコン基板を使用してもよく、この場合にはソースお
よびドレインがＰ型のものになる。
【００１０】
【発明の効果】以上詳細に説明したように、本発明のＭ
ＯＳ電界効果半導体装置の製造方法によれば、ＭＯＳ電
界効果半導体装置のゲートとソースもしくはドレインと
の間の高耐圧化及び高速動作を実現でき、更にＭＯＳ電
界効果半導体装置の領域の小型化を実現できる。
ＯＳ電界効果半導体装置の製造方法によれば、ＭＯＳ電
界効果半導体装置のゲートとソースもしくはドレインと
の間の高耐圧化及び高速動作を実現でき、更にＭＯＳ電
界効果半導体装置の領域の小型化を実現できる。
【図１】本発明の一実施例の断面図である。
【図２】前記一実施例の断面図であり、図１の続きを示
すものである。
すものである。
【図３】前記一実施例の断面図であり、図２の続きを示
すものである。
すものである。
【図４】前記一実施例の断面図であり、図３の続きを示
すものである。
すものである。
【図５】前記一実施例の断面図であり、図４の続きを示
すものである。
すものである。
【図６】従来例の断面図である。
【図７】他の従来例の断面図である。
１１ シリコン基板 ２３ フィールド酸化膜 ２５ ゲート酸化膜 ５１ Ｎ+ 型ソース ５２ Ｎ- 型ソース ５５ Ｎ+ 型ドレイン ５６ Ｎ- 型ドレイン ５７ 矢印
Claims (1)
- 【請求項１】 導電型シリコン基板の表面にゲート酸化
膜とこのゲート酸化膜の両側に隣接する位置にこのゲー
ト酸化膜の膜厚よりも厚い膜厚のフィールド酸化膜を形
成し、前記ゲート酸化膜上にゲート電極を形成するＭＯ
Ｓ電界効果半導体装置の製造方法において、 前記ゲート酸化膜とフィールド酸化膜を形成した後に、
イオン注入によって前記シリコン基板の導電型と反対の
導電型の不純物を前記フィールド酸化膜の下及び外側の
前記シリコン基板中に注入し、 その後熱処理をして、ソース領域及びドレイン領域を形
成することを特徴とするＭＯＳ電界効果半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04350697A JP3106757B2 (ja) | 1992-12-04 | 1992-12-04 | Ｍｏｓ電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04350697A JP3106757B2 (ja) | 1992-12-04 | 1992-12-04 | Ｍｏｓ電界効果半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177376A true JPH06177376A (ja) | 1994-06-24 |
| JP3106757B2 JP3106757B2 (ja) | 2000-11-06 |
Family
ID=18412235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04350697A Expired - Fee Related JP3106757B2 (ja) | 1992-12-04 | 1992-12-04 | Ｍｏｓ電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106757B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158349A (ja) * | 2000-11-22 | 2002-05-31 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2003060194A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2007059932A (ja) * | 2006-10-11 | 2007-03-08 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
| KR100953014B1 (ko) * | 2006-11-30 | 2010-04-14 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| JP2010087150A (ja) * | 2008-09-30 | 2010-04-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2010087149A (ja) * | 2008-09-30 | 2010-04-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
-
1992
- 1992-12-04 JP JP04350697A patent/JP3106757B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158349A (ja) * | 2000-11-22 | 2002-05-31 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
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| KR100953014B1 (ko) * | 2006-11-30 | 2010-04-14 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US7709906B2 (en) | 2006-11-30 | 2010-05-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2010087150A (ja) * | 2008-09-30 | 2010-04-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2010087149A (ja) * | 2008-09-30 | 2010-04-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US8513736B2 (en) | 2008-09-30 | 2013-08-20 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3106757B2 (ja) | 2000-11-06 |
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