JPH11317651A

JPH11317651A - 可変デジタル遅延線

Info

Publication number: JPH11317651A
Application number: JP10325389A
Authority: JP
Inventors: Joachim Moll; ヨアヒム・モル
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1997-11-18
Filing date: 1998-11-16
Publication date: 1999-11-16
Also published as: EP0853385A1; DE69700292D1; US6127871A; DE69700292T2; EP0853385B1

Abstract

(57)【要約】【課題】複数の遅延セルのカスケード化を可能にする
遅延セルを提供する。【解決手段】遅延されるべき第１の入力信号（INPU
T）を受信する第１の入力（IN A）及び第１の入力信号
に対して遅延される第１の出力信号（OUTPUT）を送り出
す第１の出力（DEL OUT）、遅延セルの遅延時間を制御
する制御信号（CTRL）を備える可変デジタル遅延セル
（100）が開示される。さらにこの遅延セルは、第１の
入力信号に対して遅延される第２の入力信号を受信する
第２の入力（IN B）及び固定遅延時間だけ第１の入力信
号に対して遅延される第２の出力信号を送り出す第２の
出力（BUF OUT）からなる。本発明による遅延セルは、
単一装置として駆動可能であるが、また単一遅延セルと
の比較で基本遅延を増すことなく、「無制限」の数の遅
延セルをカスケード化することも可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】一般に本発明は、可変デジタ
ル遅延線及びそのカスケードに関するものである。

【０００２】

【従来の技術】遅延線（又は、同意語としての遅延セ
ル）は、入力信号に対して所定の遅延時間だけ出力信号
を遅延させるために用いられる場合が多い。遅延時間が
固定された遅延線と、所定の範囲で異なる遅延時間を可
能にする可変遅延線が存在する。

【０００３】図１には、入力信号INPUTを受信し、入力
信号INPUTに対して可変遅延時間ｔ_DELだけ遅延した出力
信号OUTPUTを送り出す可変デジタル遅延セル５の構造図
が示されている。遅延時間ｔ_DELの値は、制御信号CTRL
によって設定することが可能である。

【０００４】図２には、可変デジタル遅延セル５の実施
態様の構造図が示されている。入力信号INPUTは、第１
の信号処理装置10及び固定遅延時間Ｔ_Dを備えた遅延段2
0に加えられる。遅延段20は、例えばＲＣ結合のような
受動回路、あるいは緩衝増幅器のような能動回路といっ
た当該技術において既知の任意の遅延回路とすることが
可能である。遅延段20の出力信号は、第２の信号処理装
置30に接続される。第１の信号処理装置10と第２の信号
処理装置30の出力信号は、第３の信号処理装置40に加え
られ、第３の信号処理装置40では、これらの信号を結合
し、それから、出力信号OUTPUTの処理を行うが、出力信
号OUTPUTは、入力信号INPUTに対して可変遅延時間ｔ_DEL
だけ遅延させられる。第１の信号処理装置10及び第２の
信号処理装置30もしくは第３の信号処理装置40のいずれ
か、あるいはこれらの全て信号処理装置が、制御装置50
から制御信号を受信し、加えられた制御信号CTRLに従っ
て可変遅延セル５の可変遅延時間ｔ_DELを設定する。

【０００５】図３には、差分信号を受信して処理を行
う、ＥＣＬ（エミッタ結合論理素子）によって具現化さ
れる可変デジタル遅延セル５の例が示されている。しか
し可変デジタル遅延セル５は、明らかに他の論理素子又
はシングルラインロジックのような異なる論理により実
施することも可能である。第１の信号処理装置10及び第
２の信号処理装置30と制御装置50は、電流スイッチとし
て実施され、第３の信号処理装置40は、合計段として実
施される。

【０００６】入力信号INPUT（Ｖ_A）は、電流スイッチ10
及び固定遅延時間Ｔ_Dを生じる遅延段20に接続される。
遅延段20の出力信号Ｖ_Bは、電流スイッチ30に接続され
る。電流スイッチ10の出力信号（相補電流Ｉ_AC及び
Ｉ_AN）及び電流スイッチ30の出力信号（相補電流Ｉ_BC及
びＩ_BN）が、合計段40によって加算され、その合計が、
可変遅延セル５の出力信号OUTPUTを表す。

【０００７】電流Ｉ_Refは、制御装置50によって、電流
スイッチ10に加えられる電流Ｉ_Aと電流スイッチ30に加
えられる電流Ｉ_Bに分割される。電流Ｉ_A対Ｉ_Bの比を変
化させることによって、入力信号INPUTに対する出力信
号OUTPUTの遅延時間ｔ_DELを変化させることが可能であ
る。遅延時間ｔ_DELの最短値ｔ_DELminは、Ｉ_A＝Ｉ_Refで
Ｉ_B＝０の場合に得られ、この結果ｔ_DELminが電流スイ
ッチ10及び合計段40を介する伝搬遅延によって決まる可
変遅延セル５の基本遅延になる。中間値ｔ_DELmedは、Ｉ
_A＝Ｉ_Ref／２＝Ｉ_Bの場合に設定することが可能であ
り、最長値ｔ_DELmaxは、Ｉ_A＝０でＩ_B＝Ｉ_Refの場合に
得ることが可能である。最長値ｔ_DELmaxは、遅延段20の
固定遅延時間Ｔ_Dに電流スイッチ30及び合計段40を介す
る伝搬遅延を加えた値にほぼ等しい。Ｉ_A対Ｉ_Bの比は、
アナログ電圧として実施される制御信号CTRLによって制
御することが可能である。

【０００８】図４には、典型的なＩ_A対Ｉ_Bの比に関する
図３の回路内における信号ダイアグラムが示されてい
る。もちろん、差分信号の交点、従って信号差の中間値
又は相補電流の交点は、信号のタイミングを比較するた
めの時間マークを表している。電圧Ｖ_Bは、電圧Ｖ_Aに対
して遅延段20の固定遅延時間Ｔ_Dだけ遅延する。電流の
合計（Ｉ_AC＋Ｉ_BC）及び（Ｉ_AN＋Ｉ_BN）から受信する出
力信号OUTPUTは、入力信号INPUTに対して有効遅延時間
ｔ_DELだけ遅延する。

【０００９】図２及び３の回路の場合、遅延段20の適用
可能な最長遅延時間Ｔ_Dは、電流スイッチ10及び30の出
力信号の遷移時間ｔ_T（図４を対照されたい）に制限さ
れるので、Ｔ_Dは、Ｔ_D＜ｔ_Tになるように選択される。
しかし一方では、遅延時間ｔ_DELは遅延時間Ｔ_Dに制限さ
れるので、図１の回路の遅延時間ｔ_DELは、ｔ_DEL≦Ｔ_D
≦ｔ_Tに制限される。遷移時間ｔ_Tよりも長くなるように
選択される遅延時間ｔ_DELは、遷移中の出力信号OUTPUT
に「水平ステップ」を生じ、このためジッタをもたらす
ことになるので、一般には避けるべきである。

【００１０】ＥＣＬ回路のような最新のバイポーラ回路
の場合、こうした遅延セル５の基本遅延（最短遅延時間
ｔ_DELminとして）は、一般に約50〜100 psの範囲内であ
り、デジタル出力信号の遷移時間は、一般に100〜200 p
sの範囲内である。すなわち、遅延セル５の一般的な遅
延範囲は、50〜100 psの最小値と100〜200 psの最大値
の間であり、適用可能な比（ｔ_DELmin／ｔ_DELmax）は約
１：２になる。

【００１１】より大きい値の最長時間遅延ｔ_DELmaxを得
るため、複数の遅延セルを連続カスケードをなすように
配列することができる。図５には、カスケードとして直
列に配列される、図１による２つの遅延セル５の例が示
されている。第１の遅延セル5.1の出力信号OUT_1は、第
２の遅延セル5.2の入力信号IN_2の働きをする。後続の
遅延セルも、これに応じて配列することが可能である。
しかしながら、ｎ個の遅延セル５を直列に接続すること
によって、最長時間遅延ｔ_DELmaxがｎ倍に増す可能性が
あるが、基本遅延、従って最短遅延時間ｔ_DELminもｎ倍
に増す。すなわちカスケードによって、最低限、時間遅
延（ｎ×ｔ_DELmin）が必ず生じるだけではなく、比（ｔ
_DELmin／ｔ_DELmax）もやはり１：２になる。

【００１２】電流スイッチング素子グループを利用し
て、負荷に対する接続入力電圧の伝搬遅延を変動させる
デジタルマルチプレクサ制御式遅延発生器を開示したUS
-A-5210450のような、先行技術において既知のカスケー
ド式遅延セルがいくつか存在する。US-A-4797586には、
制御信号に従って各増幅器の利得を調整し、少なくとも
１つで２を越えない増幅器の利得が、ゼロではないよう
にする、高周波信号制御遅延回路が開示されている。

【００１３】

【発明が解決しようとする課題】本発明の目的は、複数
の遅延セルのカスケード化を可能にする遅延セルを提供
することにある。

【００１４】

【課題を解決するための手段】本発明による可変デジタ
ル遅延セルには、遅延させるべき第１の入力信号を受信
するための第１の入力と、第１の入力信号に対して遅延
セルの遅延時間だけ遅延した第１の出力信号を送り出す
ための第１の出力と、遅延セルの遅延時間を制御するた
めの制御信号が含まれている。さらに遅延セルには、第
１の入力信号に対して遅延させられる第２の入力信号を
受信するための第２の入力と、第１の入力信号に対して
固定遅延時間だけ遅延した第２の出力信号を送り出すた
めの第２の出力が含まれている。

【００１５】本発明による遅延セルは、単一装置として
駆動可能であるが、単一遅延セルとの比較で基本遅延を
増すことなく、「無制限」の数の遅延セルをカスケード
化することも可能である。カスケードをなす遅延セルの
数は、利用可能なゲート数、電力消費等のような「外
的」要因によって制限されるだけである。

【００１６】遅延セルの望ましい実施態様において、第
１の信号処理装置が、第１の入力信号を受信してそれに
処理を加えるように、第１の入力にその入力を結合され
て、遅延段が、固定遅延時間を生じさせるようになって
おり、この結果遅延段の入力は、第１の入力信号を受信
して固定遅延時間だけ遅延させるように、第１の入力に
結合されて、遅延段の出力は、固定遅延時間だけ遅延し
た第１の入力信号を第２の出力信号として送り出すよう
に、第２の出力に結合される。第２の信号処理装置は、
第２の入力信号を受信してそれに処理を加えるように、
その入力を第２の入力に結合される。第３の信号処理装
置は、それから第１の出力に関する第１の出力信号に処
理を加えるように、第１及び第２の信号処理装置から出
力信号を受信する。制御装置は、加えられる制御信号に
従って遅延セルの遅延時間に制御を加えるように、第１
及び第２の信号処理装置及び／又は第３の信号処理装置
に結合される。

【００１７】本発明の遅延セルの利点は、規定の方式に
従って直列に（又は順次）グループ化された、カスケー
ドをなす複数の個別遅延セルにおいて特に明らかにな
る。カスケードの最初の遅延セルは、その第１の入力に
おいてカスケード入力信号を受信し、その第１の出力に
おいてカスケード出力信号を送り出す。カスケードの最
後の遅延セルの第２の出力は、その第２の入力に結合さ
れる。最初の遅延セルを除く、カスケードの各遅延セル
の第１の入力は、その先行遅延セルの第２の出力に結合
される。最初の遅延セルを除く、各遅延セルの第１の出
力は、その先行遅延セルの第２の入力に結合される。

【００１８】カスケードの基本遅延（最短遅延時間とし
ての）は、カスケードの遅延セル数とは無関係であり、
カスケードの最初の遅延セルの基本遅延によって決まる
だけである。しかしながらカスケードの最長遅延時間
は、カスケードの遅延セル数によって決まり、カスケー
ドにおける個別遅延時間の和として決定される。カスケ
ードにおける第１の遅延セルの基本遅延と個別遅延時間
の和との間の遅延時間については、任意の値を選択する
ことが可能である。すなわち最短遅延時間対最長遅延時
間の比（ｔ_DELmin／ｔ_DELmax）は、遅延セル数及びそれ
ぞれの遅延時間によって決まる。ｎ個の遅延セルから成
るカスケードにおける全ての遅延セルの最長遅延時間が
ほぼ等しい場合、カスケードの比（ｔ_DELmin／
ｔ_DELmax）は、基本遅延を最長遅延時間のｎ倍によって
割った値になる。

【００１９】望ましい実施態様の場合、（各個別遅延セ
ル毎の）制御信号には、遅延セルを固定又は可変モード
に設定するための第１の制御信号と、遅延セルの遅延時
間を最短遅延時間又は最長遅延時間に設定するための第
２の制御信号と、遅延セルの遅延時間を最短遅延時間と
最長遅延時間の間の値に設定するための第３の制御信号
が含まれている。固定モードにおいて、遅延時間は、第
２の制御信号によって、最短遅延時間又は最長遅延時間
に設定することが可能である。可変モードにおいて、遅
延時間は、第３の制御信号によって、遅延セルの最短遅
延時間と最長遅延時間の間の値に設定することが可能で
ある。

【００２０】制御信号を複数の制御信号に分割すること
によって、個別遅延セルの精密な制御が可能になり、と
りわけ制御信号をデジタル信号とアナログ信号に分割す
ることが可能であり、これによって第３の制御信号だけ
をアナログ信号として実施することが可能になる。この
結果制御信号を送り出すための回路が大幅に単純化され
ることになる。

【００２１】カスケードの特定の１つの遅延セルだけ
が、最短遅延時間と最長遅延時間の間の間の値を生じる
場合には、加えなければならない第３の制御信号は１つ
だけである。特定の遅延セルの遅延時間は、それぞれの
第１の制御信号によって可変モードに設定され、第３の
制御信号によって調整される。他の各遅延セルは、それ
ぞれの第１の制御信号によって固定モードに設定され、
その結果特定の遅延セルに後続する遅延セルは、それぞ
れの第２の制御信号によって最短遅延時間に設定され、
特定の遅延セルに先行する各遅延セルは、それぞれの第
２の制御信号によって最長遅延時間に設定される。

【００２２】本発明による単一装置又はカスケード化装
置としての遅延セルの特定の用途は、遅延線又はカスケ
ードの第１の出力信号が、インバータ回路を介して結合
され、遅延線又はカスケードの第１の入力信号に戻され
る、オシレータ回路である。オシレータ回路は、オシレ
ータ周波数ｆ〜１／ｔ_DELを発生する。従って、本発明
によるカスケードをなす遅延セルの改良された比（ｔ
_DELmin／ｔ_DELmax）によれば、適用可能な周波数範囲の
広いオシレータが得られる。

【００２３】

【発明の実施の形態】図６には、本発明による可変遅延
セル100の構造図が示されている。遅延セル100は、遅延
させるべき入力信号INPUTを受信するための第１の入力I
N_Aと、例えば後続遅延セルからの遅延信号を受信する
ための第２の入力IN_Bを備えている。遅延セル100は、
遅延入力信号INPUTとして出力信号OUTPUTを送り出すた
めの出力としての第１の出力DEL_OUTと、第１の入力IN_
Aに加えられる、ただし、例えば連続した遅延セルに対
して遅延セル100の最長遅延時間ｔ_DELmaxだけ遅延した
信号を送り出すための第２の出力BUF_OUTを備えてい
る。遅延セル100の遅延時間ｔ_DELは、制御信号CTRLによ
って制御される。

【００２４】単一遅延セルとしての遅延セル100は、基
本的に図１における遅延セル５に準じて動作し、このた
め追加の第２の入力IN B及び第２の出力BUF_OUTは互い
に結合される。第１の入力IN_Aに加えられる入力信号IN
PUTは、制御信号CTRLによって制御される既定の遅延時
間ｔ_DELだけ遅延され、出力信号OUTPUTとして第１の出
力DEL_OUTにおいて出力される。

【００２５】図７には、本発明による可変デジタル遅延
セル100の実施態様の構造図が示されており、図２と同
じ構成要素が用いられている。入力信号INPUTは、第１
の入力IN_Aにおいて第１の信号処理装置10、及び固定遅
延時間Ｔ_Dを備える遅延段20に加えられる。本発明によ
る可変デジタル遅延セル100は、遅延段20の出力信号が
第２の出力BUF_OUTにおいて送り出され、第２の入力IN_
Bが、第２の信号処理装置30に対する入力として設けら
れているという点において、可変デジタル遅延セル５と
は区別される。図２の可変デジタル遅延セル５によれ
ば、第１の信号処理装置10及び第２の信号処理装置30の
出力信号は、第３の信号処理装置40に加えられ、第３の
信号処理装置では、加えられた出力信号を結合し、それ
から第１の出力DEL_OUTにおける出力信号OUTPUTに処理
を加え、入力信号INPUTに対して可変遅延時間ｔ_DELだけ
遅延させる。第１の信号処理装置10及び第２の信号処理
装置30もしくは第３の信号処理装置40のいずれか、又は
全ての信号処理装置は、加えられた制御信号CTRLに従っ
て可変遅延セル100の可変遅延時間ｔ_DELを設定するよう
に、制御装置50から制御信号を受信する。

【００２６】図２及び７の遅延セル５及び100を比較す
ると明らかになるように、遅延セル５は、第２の入力IN
_Bと第２の出力BUF_OUTを直接接続することによって遅
延セル及び100から受信することが可能である。

【００２７】図８には、遅延セルのカスケード110とし
て順次配列された、図７による２つの遅延セル100が示
されている。入力信号INPUTは、第１の遅延セル100.1の
第１の入力IN_A1に加えられて、カスケード110の遅延時
間ｔ_{DEL_110}だけ遅延させられ、カスケード110の出力信
号OUTPUTとして第１の遅延セル100.1の第１の出力DEL_O
UT 1において出力される。

【００２８】第２の出力BUF_OUT_1において、第１の遅
延セル100.1は、第１の遅延セル100.1に後続して配置さ
れた第２の遅延セル100.2の第１の入力IN_A2に関する信
号を送り出す。BUF_OUT_1における信号は、第１の入力I
N_A1に加えられる入力信号INPUTを表しているが、第１
の遅延セル100.1の最長遅延時間ｔ_{DELmax_1}にほぼ等し
い、固定遅延時間ｔ_{DELfix_1}だけ遅延させられている。
第１の入力IN_A2における信号は、第２の遅延セル100.2
の制御信号CTRL_2によって設定される遅延時間ｔ_{DEL_2}
だけ遅延させられ、出力DEL_OUT_2において出力され、
第１の遅延セル100.1の第２の入力IN_B1に戻される。第
２の入力IN_B1における信号は、第１の遅延セル100.1の
制御信号CTRL_1によって設定される遅延時間ｔ_{DEL_1}だ
け遅延させられ、第１の遅延セル100.1の第１の出力DEL
_OUT_1において出力信号OUTPUTとして出力される。第２
の入力IN_B2は、第２の遅延セル100.2の最長遅延時間ｔ
_{DELmax_2}だけ遅延させられた信号として、第２の出力BU
F_OUT_2から信号を受信する。

【００２９】図８のカスケード110の動作については、
図７の実施態様が、遅延セル100.1及び100.2に用いられ
た図９において、２つの例、すなわち、カスケード110
の遅延時間ｔ_{DEL_110}がｔ_{DEL_110}≦t_{DELmax_1}になる第
１の例と、ｔ_{DEL_110}がt_{DELmax_1}＜ｔ_{DEL_110}≦ｔ
_{DELmax_1}＋ｔ_{DELmax_2}になる第２の例によって明らかに
される。

【００３０】第１の例の場合、第１の遅延セル100.1の
最長遅延時間ｔ_{DELmax_1}以下のカスケード110の遅延時
間ｔ_{DEL_110}を生じるため、第１の遅延セル100.1の第１
の入力IN_A1に加えられる入力信号INPUTは、遅延段20.1
によって、第１の遅延セル100.1の固定遅延時間ｔ
_{DELfix_1}の遅延がなされ、BUF_OUT_1において第２の遅
延セル100.2の入力IN_A2に出力される。制御信号CTRL_2
が、最短遅延時間ｔ_{DELmin_2}を生じるように設定される
ので、第１の入力IN_A2における信号は、第２の遅延セ
ル100.2の第１の信号処理装置10.2及び第３の信号処理
装置40.2を介して出力DEL_OUT_2に結合され、第１の遅
延セル100.1の第２の入力IN_B1に戻される。また第１の
遅延セル100.1の第１の処理装置10.1に加えられる入力
信号INPUTが、そこで処理を受けて、第３の処理装置40.
1に結合され、第３の処理装置は、さらに遅延されて入
力IN_B1において戻された信号から、第２の処理装置30.
1によって処理された信号を受信する。第２の入力IN_B1
における信号は、入力信号INPUTに対して最長遅延時間
ｔ_{DELmax_1}だけ遅延させられるので、遅延時間ｔ
_{DEL_110}は、第１の遅延セル100.1の制御信号CTRL_1によ
って、第１の遅延セル100.1の最長遅延時間ｔ_{DELmax_1}
未満の任意の値に設定することが可能である。

【００３１】カスケード110の基本遅延としての最短遅
延時間は、第１の処理装置10及び第３の処理装置40の伝
搬遅延によってのみ決まる、第１の遅延セル100.1の最
短遅延時間ｔ_{DELmin_1}に設定することが可能である。

【００３２】第２の例の場合、カスケード110の遅延時
間ｔ_{DEL_110}は、第１の遅延セル100.1の最長遅延時間ｔ
_{DELmax_1}と第１の遅延セル100.1及び第２の遅延セル10
0.2の遅延時間の和（ｔ_{DELmax_1}＋ｔ_{DELmax_2}）の間に
設定することが可能である。上述のところに従って、入
力信号INPUTは、第１の処理装置10.1に結合され、やは
り遅延段20.1によって固定遅延時間ｔ_{DELfix_1}の遅延が
なされ、第２の遅延セル100.2の入力IN_A2に対してBUF_
OUT_1から出力される。

【００３３】第２の入力IN_B2及び第２の出力BUF_OUT 2
は、互いに結合されているので、第２の遅延セル100.2
は、図２における遅延セル５に準じて動作する。第１の
入力IN_A2における信号は、制御信号CTRL_2の設定に従
って、遅延時間ｔ_{DEL_2}だけ第２の遅延セル100.2内にお
いて遅延させられ、出力DEL_OUT_2において出力され
る。その時、DEL_OUT_2における信号は、入力信号INPUT
に対して、第１の遅延セル100.1の最長遅延時間ｔ
_{DELmax_1}、及び第２の遅延セル100.2の遅延時間ｔ_{DEL_2}
だけ遅延させられ、第１の遅延セル100.1の第２の入力I
N_B1に戻される。

【００３４】第１の遅延セル100.1は、従って入力IN_A1
において入力信号INPUTを受信し、IN_B1において、INPU
Tに対して（ｔ_{DELmax_1}＋ｔ_{DEL_2}）だけ遅延させられた
信号を受信する。制御信号CTRL_1は、IN_B1における信
号がDEL_OUT_1に直接結合され、その結果出力信号OUTPU
Tが生じるように設定される。もちろん第１の遅延セル1
00.1の最長遅延時間ｔ_{DELmax_1}を超える遅延を伴うIN_B
1における信号と入力信号INPUTが混合することによっ
て、遷移中の出力信号OUTPUTに「水平ステップ」、従っ
て通常は回避すべきジッタも生じることが理解される。

【００３５】ｔ_{DEL_2}が、最長遅延時間ｔ_{DELmax_2}にな
るように設定される場合、カスケード110の最長遅延時
間（ｔ_{DELmax_1}＋ｔ_{DELmax_2}）を選択することが可能で
ある。しかしながら制御信号CTRL_1及びCTRL_2によっ
て、（ｔ_{DELmax_1}＋ｔ_{DELmax_2}）までの可能性のある遅
延値の全範囲を選択することが可能である。

【００３６】図10には、図６による複数の遅延セル100
のカスケード120が示されている。遅延セル100.iのカス
ケード化原理については、次のように説明することが可
能である。第１の遅延セル100.1が、その入力IN_A1にお
いて入力信号INPUTを受信し、その出力DEL_OUT_1におい
て出力信号OUTPUTを送り出す。各遅延セル100.iは、そ
の入力IN Aiにおいて受信した信号から、制御信号CTRL_
iの設定に従って遅延時間ｔ_{DEL i}だけ遅延した入力IN_A
iにおける信号として、第１の出力DEL_OUT_iを送り出
し、遅延セル100.iの固定遅延時間ｔ_{DELfix i}だけ遅延
した入力IN_Aiにおける信号として、第２の出力BUF_OUT
_iを送り出す。最初の遅延セル100.1を除く、各遅延セ
ル100.iの第１の出力DEL_OUT_iが、その先行遅延セル10
0.(i-1)の入力IN_B(i-1)に結合される。カスケード110
の最後の遅延セル100.nを除く、第２の出力BUF_OUT_i
は、その後続遅延セル100.(i+1)の入力IN_A(i+1)に結合
される。最後の遅延セル100.nだけは、その出力BUF_OUT
_nが直接その入力IN_Bnに結合される。

【００３７】上記から明らかなように、カスケード120
は、所定数の遅延セル100.iに制限されるものではな
く、カスケードの遅延時間ｔ_{DEL_120}は、最大で、遅延
セル100.iの全ての最長遅延時間ｔ_{DELmax_i}の和に設定
することが可能である。しかしながらカスケード120
（また、110）の基本遅延としての最短遅延時間は、第
１の処理装置10と第３の処理装置40の伝搬遅延によって
のみ決まる、単一遅延セル100の基本遅延と同じであ
る。

【００３８】個別遅延セル100.iの全ての最長遅延時間
ｔ_{DELmax_i}が異なる可能性があるのは明らかである。し
かしながら単純化のため又は生産コストの低減のため、
個別遅延セル100.iの最長遅延時間ｔ_{DELmax_i}は、所定
の許容差内において全て同じであることが望ましい。

【００３９】用途によっては、とりわけアナログ信号が
用いられる場合、制御信号CTRL_iの信号数を制限するの
が望ましいことがある。その場合制御信号CTRL_iには、
遅延セル100.iを固定モード又は可変モードに設定する
ための個別信号VARFIX_i、遅延セル100.iの遅延時間を
最短遅延時間ｔ_{DELmin_i}又は最長遅延時間ｔ_{DELmax_i}に
設定するためのもう１つの個別信号MINMAX_i及びカスケ
ードの遅延時間を設定するための共通信号COMが含まれ
る。それぞれの遅延セル100.iに加えられる個別信号VAR
FIX_iによって、この遅延セル100.iは、遅延時間ｔ
_{DEL_i}がその遅延セルの最短遅延時間ｔ_{DELmin_i}又は最
長遅延時間ｔ_{DELmax_i}に設定される固定モードに設定さ
れるか、あるいは共通信号COMによって、遅延時間をそ
の遅延セルの最短遅延時間と最長遅延時間の間のある値
ｔ_{DEL_i}に設定することが可能な可変モードに設定され
ることになる。固定モードの場合、遅延セル100.iは、
個別信号MINMAX_iによって、入力IN_Aiに対して、最短
遅延時間ｔ_{DELmin_i}又は最長遅延時間ｔ_{DELmax_i}だけ、
出力DEL_OUT_iにおける信号を遅延させるように設定さ
れる。共通信号COMは、遅延セル100.iが可変モードの場
合に影響を及ぼすだけである。

【００４０】図11には、差動論理における図７の遅延セ
ルの実施例が示されているが、制御信号CTRLには、個別
信号VARFIX_i及びMINMAX_iと共通信号COMが含まれてい
る。図11における遅延セルは、基本的に図７の遅延セル
に準じて構成されており、従って第１の信号処理装置10
及び第２の信号処理装置30と、遅延段20は、差分入力信
号を受信する。しかしながら制御装置50は、制御信号VA
RFIX_i、MINMAX_i及びCOMを受信する制御装置200によっ
て置き換えられている。制御装置200には、制御信号VAR
FIX_iを受信する第１の制御回路210、制御信号MINMAX_i
を受信する第２の制御回路220及び制御信号COMを受信す
る第３の制御回路230が含まれている。

【００４１】制御回路210は、制御信号VARFIX_iを介し
て固定モードに設定されると、第２の制御回路220を起
動し、第３の制御回路230を停止させる。第２の制御回
路220が、制御信号MINMAX_iを介して最短遅延時間に設
定されると、第１の信号処理装置10を起動し、第３の信
号処理装置30を停止させるので、入力IN_Aにおける信号
が、DEL_OUTに（直接）結合される。第２の制御回路220
が、制御信号MINMAX_iを介して最長遅延時間に設定され
ると、第１の信号処理装置10を停止させ、第３の信号処
理装置30を起動するので、入力IN_Bにおける信号が、DE
L_OUTに（直接）出力される。

【００４２】制御回路210が、制御信号VARFIX_iを介し
て可変モードに設定されると、第２の制御回路220を停
止させて、第３の制御回路230を起動し、第３の制御回
路は、図７の制御装置50の制御に準じて第１の信号処理
装置10及び第２の信号処理装置30を制御する。

【００４３】図12（点線のボックス）には、図11の遅延
セルのより詳細な実施例が示されている。信号処理装置
10.i及び30.iと、制御装置210.i、220.i及び230.iは、
電流スイッチとして実施され、第３の信号処理装置40.i
は、合計段として実施される。

【００４４】図13には、図12との組み合わせによって、
図12の２つの遅延セルのカスケード化が示されている。
この場合、IN_Biは、DEL_OUT_i+1に接続され、BUF_OUT_
iは、IN_A(i+1)に接続されることになる。もちろん、図
13に従って整列する遅延セル数が、２つに制限されるわ
けではないことが理解される。図13における右側の遅延
セルのように配置され、そのそれぞれの左側の遅延セル
に接続される、複数の遅延セルを図13の右側にグループ
化することができるのは明らかである。いずれにせよ、
最後の遅延セルｎ（最も右側の）の入力IN_Bn及び出力B
UF_OUT_nが、互いに結合されることになる。

【００４５】図14には、図10に示す構成に準じてグルー
プ化された、図11の複数の遅延セルの構成が概略図で示
されている。しかしながら図14の場合、制御信号COM
は、（単一）制御ライン250によって、例えばアナログ
信号として、複数の遅延セル100.iのそれぞれに供給さ
れる。それとは対照的に、個別制御信号MINMAX_i及びVA
RFIX_iは、個別に各遅延セル100.iに供給される。図14
に示すように、個別制御信号MINMAX_i及びVARFIX_iは、
例えば、デジタル信号として制御バス260によって供給
することも可能である。

【００４６】望ましい実施態様の場合、特定のただ１つ
の遅延セル100.iの遅延時間だけが、制御信号VARFIX_i
によって可変モードに設定され、制御信号COMによって
調整される。他の全ての遅延セルは、固定モードで駆動
され、その結果遅延セル100.i+1は、最短遅延時間に設
定され、ｘ＜ｉとした場合、全ての遅延セル100.x（も
しくは換言すれば、遅延セル100.iに先行する遅延セ
ル）は、最長遅延時間に設定される。ｙ＞i+1とした場
合、遅延セル100.yは、遅延セル100.i+1によって「ショ
ート・カット」されるので、それぞれの状態は、カスケ
ード120の遅延時間に影響しない。この方式によって、
確実に遷移中の出力信号OUTPUTにおける「水平ステッ
プ」が回避され、ただ１つの制御信号COMだけしか必要
としないで済むことになる。

【００４７】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。

【００４８】１．可変遅延セル（100）であって：遅延
させるべき第１の入力信号（INPUT）を受信するための
第１の入力（IN_A）と、遅延セル（100）の遅延時間
（ｔ_DEL）だけ、第１の入力信号に対して遅延される第
１の出力信号（OUTPUT）を送り出すための第１の出力
（DEL_OUT）と、遅延セル（100）の遅延時間（ｔ_DEL）
を制御するための制御信号（CTRL）とが含まれており、
さらに遅延セル（100）に：第１の入力信号（INPUT）に
対して遅延される第２の入力信号を受信するための第２
の入力（IN_B）と、固定遅延時間（Ｔ_D）だけ第１の入
力信号（INPUT）に対して遅延される第２の出力信号を
送り出すための第２の出力（BUF_OUT）とが含まれてい
ることを特徴とする遅延セル。

【００４９】２．さらに、第１の入力信号（INPUT）を
受信して処理する第１の入力（IN_A）に入力が結合され
る、第１の信号処理装置（10）と、固定遅延時間
（Ｔ_D）を生じる遅延段（20）と、遅延段（20）の入力
が、第１の入力信号（INPUT）を受信して固定遅延時間
（Ｔ_D）だけ遅延される第１の入力（IN_A）に結合さ
れ、遅延段（20）の出力が、固定遅延時間（Ｔ_D）だけ
遅延した第１の入力信号（INPUT）を第２の出力信号と
して送り出す第２の出力（BUF_OUT）に結合されること
と、第２の入力信号を受信して処理する第２の入力（IN
_B）に入力が結合される第２の信号処理装置（30）と、
第１の信号処理装置（10）と第２の信号処理装置（30）
からの出力信号を受信し、それから第１の出力（DEL_OU
T）に対する第１の出力信号（OUTPUT）に処理を施すた
めの第３の信号処理装置（40）と、第１の信号処理装置
（10）と第２の信号処理装置（30）及び／又は第３の信
号処理装置（40）に結合されて、加えられた制御信号
（CTRL）に従って遅延セル（100）の遅延時間（ｔ_DEL）
を制御するための制御装置（50）が含まれている、１項
記載の遅延セル。

【００５０】３．第１の信号処理装置（10）が電流スイ
ッチから成り、第２の信号処理装置（30）が電流スイッ
チから成り、第３の信号処理装置（40）が合計段から成
り、制御装置（50）が電流スイッチから成る、１項記載
の遅延セル。

【００５１】４．制御信号（CTRL）が：遅延セル（10
0）を固定モード又は可変モードに設定するための第１
の制御信号（VARFIX_i）と、遅延セル（100）の遅延時
間（ｔ_DEL）を最短遅延時間（ｔ_{DELmin_i}）又は最長遅
延時間（ｔ_{DELmax i}）に設定するための第２の制御信号
（MINMAX_i）と、遅延セル（100）の遅延時間（ｔ_DEL）
を最短遅延時間（ｔ_{DELmin_i}）と最長遅延時間（ｔ
_{DELmax i}）の間の値に設定するための第３の制御信号
（COM）とを含み、これによって、固定モードにおい
て、第２の制御信号（MINMAX_i）によって、遅延時間
（ｔ_DEL）を最短遅延時間（ｔ_{DELmin_i}）又は最長遅延
時間（ｔ_{DELmax i}）に設定することが可能になり、可変
モードにおいて、第３の制御信号（COM）によって、遅
延時間（ｔ_DEL）を最短遅延時間（ｔ_{DELmin_i}）と最長
遅延時間（ｔ_{DELmax i}）の間の値に設定することが可能
になる、１項又は２項記載の遅延セル。

【００５２】５．制御装置（200）が、第１の制御信号
（VARFIX）を受信するための第１の制御回路（210）
と、第２の制御信号（MINMAX）を受信するための第２の
制御回路（220）と、第３の制御信号（COM）を受信する
ための第３の制御回路（230）を含み、これによって、
第１の制御回路（210）が、第１の制御信号（VARFIX）
を介して固定モードに設定されると、第２の制御回路
（220）を起動し、第３の制御回路（230）を停止させる
ことと、第２の制御回路（220）が、第２の制御信号（M
INMAX）を介して最短遅延時間に設定されると、第１の
信号処理装置（10）を起動し、第３の信号処理装置（3
0）を停止させ、それによって第１の入力（IN_A）にお
ける第１の入力信号（INPUT）が第１の出力（DEL_OUT）
に結合されることと、第２の制御回路（220）が、第２
の制御信号（MINMAX）を介して最長遅延時間に設定され
ると、第１の信号処理装置（10）を停止させ、第３の信
号処理装置（30）を起動させ、それによって第２の入力
（IN_B）における第２の入力信号が、第１の出力（DEL_
OUT）に結合されることと、第１の制御回路（210）が、
第１の制御信号（VARFIX）を介して可変モードに設定さ
れると、第１の信号処理装置（10）と第２の信号処理装
置（30）を制御するように、第２の制御回路（220）を
停止させ、第３の制御回路（230）を起動する、４項記
載の遅延セル。

【００５３】６．第１の制御回路（210）が電流スイッ
チから成り、第２の制御回路（220）が電流スイッチか
ら成り、第３の制御回路（230）が電流スイッチから成
る、５項記載の遅延セル。

【００５４】７．複数の遅延セル（100.i）のカスケー
ド（110、120）であって：第１の遅延セル（100.1）
が、その第１の入力（IN_A1）において第１の入力信号
（INPUT）を受信し、第１の出力（DEL_OUT_1）において
第１の出力信号（OUTPUT）を送り出すことと、最後の遅
延セル（100.n）の第２の出力（BUF_OUT_n）が、その第
２の入力（IN_Bn）に結合されることと、第１の遅延セ
ル（100.1）を除く各遅延セル（100.i）の第１の入力
（IN_Ai）が、先行遅延セル（100.i-1）の第２の出力
（BUF_OUT_i-1）に結合されることと、第１の遅延セル
（100.1）を除く各遅延セル（100.i）の第１の出力（DE
L_OUT_i）が、先行遅延セル（100.i-1）の第２の入力
（IN_Bi-1）に結合される、１項又は２項記載のカスケ
ード。

【００５５】８．第１の遅延セル（100.1）が、その第
１の入力（IN_A1）において第１の入力信号（INPUT）を
受信し、その第１の出力（DEL_OUT_1）において第１の
出力信号（OUTPUT）を送り出すことと、最後の遅延セル
（100.n）の第２の出力（BUF_OUT_n）が、その第２の入
力（IN_Bn）に結合されることと、第１の遅延セル（10
0.1）を除く各遅延セル（100.i）の第１の入力（IN_A
i）が、先行遅延セル（100.i-1）の第２の出力（BUF_OU
T_i-1）に結合されることと、最初の遅延セル（100.1）
を除く各遅延セル（100.i）の第１の出力（DEL_OUT_i）
が、先行遅延セル（100.i-1）の第２の入力（IN_Bi-1）
に結合されることと、この結果、ただ１つだけの特定の
遅延セル（100.l）の遅延時間が、そのそれぞれの第１
の制御信号（VARFIX_l）によって可変モードに設定さ
れ、第３の制御信号（COM）によって調整されること
と、他の各遅延セル（100.i）が、そのそれぞれの第１
の制御信号（VARFIX_i）によって固定モードに設定され
ることと、特定の遅延セル（100.l）に後続する遅延セ
ル（100.l+1）が、そのそれぞれの第２の制御信号（MIN
MAX_l+1）によって最短遅延時間（ｔ_{DELmin_l+1}）に設
定されることと、特定の遅延セル（100.l）に先行する
各遅延セル（ｋ＜ｌとした場合、100.k）が、そのそれ
ぞれの第２の制御信号（MINMAX_k）によって最長遅延時
間（ｔ_{DELmax_k}）に設定される、４項記載のカスケー
ド。

【００５６】９．第１の入力信号（INPUT）及び第１の
出力信号（OUTPUT）が差分信号である、１〜８項のいず
れか１項記載の可変デジタル遅延線又は可変デジタル遅
延線のカスケード。

【００５７】１０．オシレータ回路であって：１項又は
２項に記載の可変デジタル遅延線（100）又は７項又は
８項に記載の可変デジタル遅延線のカスケードと、イン
バータ回路が含まれており、これによって、遅延線又は
カスケードの第１の出力信号（OUTPUT）が、インバータ
回路を介して結合され、遅延線又はカスケードの第１の
入力信号に戻されることを特徴とする、オシレータ回
路。

【００５８】

【発明の効果】遅延されるべき第１の入力信号（INPU
T）を受信する第１の入力（IN A）及び第１の入力信号
に対して遅延される第１の出力信号（OUTPUT）を送り出
す第１の出力（DEL OUT）、遅延セルの遅延時間を制御
する制御信号（CTRL）を備える可変デジタル遅延セル
（100）が開示される。さらにこの遅延セルは、第１の
入力信号に対して遅延される第２の入力信号を受信する
第２の入力（IN B）及び固定遅延時間だけ第１の入力信
号に対して遅延される第２の出力信号を送り出す第２の
出力（BUF OUT）からなる。

【００５９】本発明による遅延セルは、単一装置として
駆動可能であるが、また単一遅延セルとの比較で基本遅
延を増すことなく、「無制限」の数の遅延セルをカスケ
ード化することも可能である。

【図面の簡単な説明】

【図１】当該技術において既知の可変デジタル遅延セル
の実施態様に関する構造図である。

【図２】当該技術において既知の可変デジタル遅延セル
の実施態様に関する構造図である。

【図３】当該技術において既知の可変デジタル遅延セル
の実施態様に関する構造図である。

【図４】典型的な比Ｉ_A対Ｉ_Bに関する図３の回路内にお
ける信号ダイアグラムである。

【図５】当該技術における２つの遅延セルのカスケード
の例を示す図である。

【図６】本発明による可変遅延セル100の構造図であ
る。

【図７】本発明による可変遅延セル100の構造図であ
る。

【図８】図７による２つの遅延セルのカスケードを示す
図である。

【図９】図８のカスケードに関する実施態様を示す図で
ある。

【図１０】図６による複数の遅延セル100のカスケード1
20を示す図である。

【図１１】差動論理における図７の遅延セルの実施例を
示す図である。

【図１２】図１１の遅延セルのより詳細な実施例を示す
図である。

【図１３】図１２との組み合わせによって、図１２の２
つの遅延セルのカスケード化を示す図である。

【図１４】図１１の複数の遅延セルの構成を示す図であ
る。

【符号の説明】

IN_A 第１の入力 IN_B 第２の入力 DEL_OUT 第１の出力 BUF_OUT 第２の出力 10 第１の信号処理装置 20 遅延段 30 第２の信号処理装置 40 第３の信号処理装置 100 遅延セル 100.1 第１の遅延セル 100.2 第２の遅延セル 110 カスケード 120 カスケード 200 制御装置 210 第１の制御回路 220 第２の制御回路 230 第３の制御回路 260 制御バス

Claims

【特許請求の範囲】

【請求項１】可変遅延セル（100）であって：遅延さ
せるべき第１の入力信号（INPUT）を受信するための第
１の入力（IN_A）と、遅延セル（100）の遅延時間（ｔ_DEL）だけ、第１の入力
信号に対して遅延される第１の出力信号（OUTPUT）を送
り出すための第１の出力（DEL_OUT）と、遅延セル（100）の遅延時間（ｔ_DEL）を制御するための
制御信号（CTRL）とが含まれており、さらに遅延セル（100）に：第１の入力信号（INPUT）に
対して遅延される第２の入力信号を受信するための第２
の入力（IN_B）と、固定遅延時間（Ｔ_D）だけ第１の入力信号（INPUT）に対
して遅延される第２の出力信号を送り出すための第２の
出力（BUF_OUT）とが含まれていることを特徴とする遅
延セル。