JPH11317653A - 貫通電流防止を含むスルーレートコントロールの方法とその回路 - Google Patents
貫通電流防止を含むスルーレートコントロールの方法とその回路Info
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- JPH11317653A JPH11317653A JP12232098A JP12232098A JPH11317653A JP H11317653 A JPH11317653 A JP H11317653A JP 12232098 A JP12232098 A JP 12232098A JP 12232098 A JP12232098 A JP 12232098A JP H11317653 A JPH11317653 A JP H11317653A
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Abstract
(57)【要約】 （修正有）
【課題】 貫通電流を小さく抑えながらスルーレートコ
ントロールを行うことにより、放射ノイズも含めた全体
として最適なノイズ対策を実現するためのスルーレート
コントロールの方法と回路を提供する。 【解決手段】 通常のＣＭＯＳデジタル回路ではＰチャ
ネルＣＭＯＳトランジスタとＮチャネルＣＭＯＳトラン
ジスタのみで構成されている。本発明は、出力段のＣＭ
ＯＳトランジスタの各ゲートに出力トランジスタ・オン
オフタイミング調節回路Ａ、Ｂを設ける。この回路Ａ、
Ｂは、出力段のトランジスタのＯＮするタイミングを緩
やかにして出力波形のスルーレートを制御し、ＯＦＦす
るタイミングを変えずに、スルーレート調節機能を維持
した状態で、出力遷移状態で流れる貫通電流を低く抑え
る動作を実行する。
ントロールを行うことにより、放射ノイズも含めた全体
として最適なノイズ対策を実現するためのスルーレート
コントロールの方法と回路を提供する。 【解決手段】 通常のＣＭＯＳデジタル回路ではＰチャ
ネルＣＭＯＳトランジスタとＮチャネルＣＭＯＳトラン
ジスタのみで構成されている。本発明は、出力段のＣＭ
ＯＳトランジスタの各ゲートに出力トランジスタ・オン
オフタイミング調節回路Ａ、Ｂを設ける。この回路Ａ、
Ｂは、出力段のトランジスタのＯＮするタイミングを緩
やかにして出力波形のスルーレートを制御し、ＯＦＦす
るタイミングを変えずに、スルーレート調節機能を維持
した状態で、出力遷移状態で流れる貫通電流を低く抑え
る動作を実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速ＬＳＩのＣＭ
ＯＳ，ｂｉＣＯＭＳ回路における入出力バッファ回路の
トーテム・ポール型出力回路前段部に、貫通電流を防止
する機能をもった出力トランジスタ・オン／オフタイミ
ング調節回路を設けることにより、バッファ回路出力波
形のスルーレートコントロールを行うとともに、それに
伴う貫通電流の増加を防ぐ方法とその回路に関する。
ＯＳ，ｂｉＣＯＭＳ回路における入出力バッファ回路の
トーテム・ポール型出力回路前段部に、貫通電流を防止
する機能をもった出力トランジスタ・オン／オフタイミ
ング調節回路を設けることにより、バッファ回路出力波
形のスルーレートコントロールを行うとともに、それに
伴う貫通電流の増加を防ぐ方法とその回路に関する。
【０００２】
【従来の技術】本発明に先行する技術においては、一般
に、スルーレートコントロールを行うためだけであれ
ば、図３に示すように出力段のトランジスタをパラレル
接続し、そのトランジスタを１つずつ動作させていけば
駆動電流が徐々に増加し、出力波形のエッジを鈍らせる
ことが可能であることは知られている。
に、スルーレートコントロールを行うためだけであれ
ば、図３に示すように出力段のトランジスタをパラレル
接続し、そのトランジスタを１つずつ動作させていけば
駆動電流が徐々に増加し、出力波形のエッジを鈍らせる
ことが可能であることは知られている。
【０００３】しかし、これは、出力段のプルアップ・ト
ランジスタ（プルダウン・トランジスタ）をＯＮすると
同時に反対側のプルダウン・トランジスタ（プルアップ
・トランジスタ）を徐々にＯＦＦすることになるので、
当然プルアップ側とプルダウン側のトランジスタが同時
にＯＮしている時間が増加し、必然的に貫通電流が増加
してしまう欠点があった。
ランジスタ（プルダウン・トランジスタ）をＯＮすると
同時に反対側のプルダウン・トランジスタ（プルアップ
・トランジスタ）を徐々にＯＦＦすることになるので、
当然プルアップ側とプルダウン側のトランジスタが同時
にＯＮしている時間が増加し、必然的に貫通電流が増加
してしまう欠点があった。
【０００４】これでは、波形が鈍ることでの反射ノイズ
低減効果はあるが、貫通電流が増加することで、グラン
ドノイズ、放射ノイズが増加し、さらには消費電力も大
きくなってしまうという問題があった。
低減効果はあるが、貫通電流が増加することで、グラン
ドノイズ、放射ノイズが増加し、さらには消費電力も大
きくなってしまうという問題があった。
【０００５】貫通電流を低減するための回路構成につい
ては従来からいくつかの提案がされているが、例えば特
開平８−８４０５７号公報に示される出力回路の構成も
その一つである。その構成図を図４（ａ）に、その構成
の動作を図４（ｂ）に示している。電源Ｖｃｃ側の接続
されるＰ型ＭＯＳトランジスタ４０１と、グランドＧ側
に接続されるＮ型ＭＯＳトランジスタ４０２と、トラン
ジスタ４０１とトランジスタ４０２のドレインに接続さ
れる出力端子４３１と、で構成される出力回路装置にお
いて、トランジスタ４０１のゲートの立ち上がりに対し
てトランジスタ４０２のゲートの立ち上がりを遅らせる
とともに、トランジスタ４０１のゲートの立ち下がりに
対してトランジスタ４０２のゲートの立ち下がりを早め
ることにより、トランジスタ４０１とトランジスタ４０
２の同時オンによる、電源ＶｃｃからグランドＧへの貫
通電流を抑止する。
ては従来からいくつかの提案がされているが、例えば特
開平８−８４０５７号公報に示される出力回路の構成も
その一つである。その構成図を図４（ａ）に、その構成
の動作を図４（ｂ）に示している。電源Ｖｃｃ側の接続
されるＰ型ＭＯＳトランジスタ４０１と、グランドＧ側
に接続されるＮ型ＭＯＳトランジスタ４０２と、トラン
ジスタ４０１とトランジスタ４０２のドレインに接続さ
れる出力端子４３１と、で構成される出力回路装置にお
いて、トランジスタ４０１のゲートの立ち上がりに対し
てトランジスタ４０２のゲートの立ち上がりを遅らせる
とともに、トランジスタ４０１のゲートの立ち下がりに
対してトランジスタ４０２のゲートの立ち下がりを早め
ることにより、トランジスタ４０１とトランジスタ４０
２の同時オンによる、電源ＶｃｃからグランドＧへの貫
通電流を抑止する。
【０００６】これに対し本発明は、抵抗とコンデンサを
タイミング調節回路に配し、プルアップ・トランジスタ
とプルダウン・トランジスタの動作を制御し、プルダウ
ン側のトランジスタが急速にＯＦＦになることで、貫通
電流が流れず、プルアップ側のトランジスタが徐々にＯ
Ｎすることができるので、スルーレートコントロールが
可能になる点で前記従来技術と構成・効果の面で相違す
る。
タイミング調節回路に配し、プルアップ・トランジスタ
とプルダウン・トランジスタの動作を制御し、プルダウ
ン側のトランジスタが急速にＯＦＦになることで、貫通
電流が流れず、プルアップ側のトランジスタが徐々にＯ
Ｎすることができるので、スルーレートコントロールが
可能になる点で前記従来技術と構成・効果の面で相違す
る。
【０００７】
【発明が解決しようとする課題】スルーレートコントロ
ールは、デジタル回路の波形の立ち上がり／立ち下がり
を鈍らせることで、反射ノイズやグランドノイズ、さら
にはノーマルモードの放射ノイズを低減するために用い
られている。
ールは、デジタル回路の波形の立ち上がり／立ち下がり
を鈍らせることで、反射ノイズやグランドノイズ、さら
にはノーマルモードの放射ノイズを低減するために用い
られている。
【０００８】このように動作周波数に応じて波形を鈍ら
せることは、一般的には反射ノイズ対策として行われて
いるが、近年、クロック周波数が高くなり増加する放射
ノイズ対策としてもスルーレートコントロールを行う場
合が増えるようになった。
せることは、一般的には反射ノイズ対策として行われて
いるが、近年、クロック周波数が高くなり増加する放射
ノイズ対策としてもスルーレートコントロールを行う場
合が増えるようになった。
【０００９】また、コンピュータに使用されるＬＳＩの
テクノロジは、ＣＭＯＳ化が進む一方、放射ノイズの原
因として、このＣＭＯＳ回路が動作する際に流れる貫通
電流が考えられることが、研究の結果明らかになった。
テクノロジは、ＣＭＯＳ化が進む一方、放射ノイズの原
因として、このＣＭＯＳ回路が動作する際に流れる貫通
電流が考えられることが、研究の結果明らかになった。
【００１０】特に出力バッファ回路においては、入力信
号が反転する際に、コンプリメンタリ接続されたトラン
ジスタが瞬間的に同時にオンになることがあるため、こ
のトランジスタ列を通じて電源側からグランド側に貫通
電流が流れる。この貫通電流は、消費電力増大の原因に
なっている。
号が反転する際に、コンプリメンタリ接続されたトラン
ジスタが瞬間的に同時にオンになることがあるため、こ
のトランジスタ列を通じて電源側からグランド側に貫通
電流が流れる。この貫通電流は、消費電力増大の原因に
なっている。
【００１１】本発明の目的は、貫通電流を小さく抑えつ
つスルーレートコントロールを行うことにより、放射ノ
イズも含めたトータル的に最適なノイズ対策を実現する
ためのスルーレートコントロール回路を提供することに
ある。
つスルーレートコントロールを行うことにより、放射ノ
イズも含めたトータル的に最適なノイズ対策を実現する
ためのスルーレートコントロール回路を提供することに
ある。
【００１２】
【課題を解決するための手段】本発明の貫通電流防止を
含むスルーレートコントロールの回路は、電源に接続さ
れる出力段プルアップトランジスタと、該トランジスタ
に出力波形のスルーレートを制御し貫通電流を低くおさ
えるＯＮ／ＯＦＦタイミング信号を送るタイミング調節
回路Ａと、グランドに接続される出力段プルダウントラ
ンジスタと、該トランジスタに出力波形のスルーレート
を制御し貫通電流を低くおさえるＯＮ／ＯＦＦタイミン
グ信号を送るタイミング調節回路Ｂと、前記プルアップ
トランジスタと前記プルダウントランジスタの接続点か
ら導出される出力端子とを有する。
含むスルーレートコントロールの回路は、電源に接続さ
れる出力段プルアップトランジスタと、該トランジスタ
に出力波形のスルーレートを制御し貫通電流を低くおさ
えるＯＮ／ＯＦＦタイミング信号を送るタイミング調節
回路Ａと、グランドに接続される出力段プルダウントラ
ンジスタと、該トランジスタに出力波形のスルーレート
を制御し貫通電流を低くおさえるＯＮ／ＯＦＦタイミン
グ信号を送るタイミング調節回路Ｂと、前記プルアップ
トランジスタと前記プルダウントランジスタの接続点か
ら導出される出力端子とを有する。
【００１３】また、前記タイミング調節回路ＡはＮチャ
ネルトランジスタ、特定数回路を形成する抵抗及びコン
デンサを含み、タイミング調節回路ＢはＰチャネルトラ
ンジスタ、特定数回路を形成する抵抗及びコンデンサを
含むものが本発明の一つの実施態様である。
ネルトランジスタ、特定数回路を形成する抵抗及びコン
デンサを含み、タイミング調節回路ＢはＰチャネルトラ
ンジスタ、特定数回路を形成する抵抗及びコンデンサを
含むものが本発明の一つの実施態様である。
【００１４】さらに、前記タイミング調節回路の抵抗
が、トランジスタを使用したゲート抵抗であるものも本
発明に含まれる。
が、トランジスタを使用したゲート抵抗であるものも本
発明に含まれる。
【００１５】また、前記タイミング調節回路のコンデン
サが、信号パターンを太くして信号線の寄生容量とした
ものであるものも考えられる。
サが、信号パターンを太くして信号線の寄生容量とした
ものであるものも考えられる。
【００１６】また、前記タイミング調節回路Ａにおいて
は、入力信号で動作するＮチャネルトランジスタが電源
と出力段プルアップトランジスタのゲート間に接続さ
れ、出力段プルアップトランジスタのゲートまでの接続
線とグランド間には抵抗とコンデンサが接続され、タイ
ミング調節回路Ｂにおいては、入力信号で動作するＰチ
ャネルトランジスタが、グランドと出力段プルダウント
ランジスタのゲート間に接続され、抵抗が該接続線と電
源間に、コンデンサが該接続線とグランド間に接続され
るものも本発明の好ましい実施態様である。
は、入力信号で動作するＮチャネルトランジスタが電源
と出力段プルアップトランジスタのゲート間に接続さ
れ、出力段プルアップトランジスタのゲートまでの接続
線とグランド間には抵抗とコンデンサが接続され、タイ
ミング調節回路Ｂにおいては、入力信号で動作するＰチ
ャネルトランジスタが、グランドと出力段プルダウント
ランジスタのゲート間に接続され、抵抗が該接続線と電
源間に、コンデンサが該接続線とグランド間に接続され
るものも本発明の好ましい実施態様である。
【００１７】本発明の貫通電流防止を含むスルーレート
コントロールの方法は、入力信号がローレベルからハイ
レベルへ変化するステップ（２０１）と、タイミング調
節回路ＡのトランジスタはＯＮへ動作を開始するステッ
プ（２０２）と、タイミング調節回路Ｂのトランジスタ
はＯＦＦへ動作を開始するステップ（２０４）と、プル
アップトランジスタのゲート入力信号は急速にハイレベ
ルになりプルアップトランジスタはプルダウントランジ
スタＯＮより早くＯＦＦするステップ（２０３）と、プ
ルダウントランジスタのゲート入力信号は緩速でハイレ
ベルになり、プルダウントランジスタは緩やかにＯＮす
るステップ（２０５）と、入力信号がハイレベルからロ
ーレベルへ変化するステップ（２０６）と、タイミング
調節回路ＡのトランジスタはＯＦＦへ動作開始するステ
ップ（２０７）と、タイミング調節回路Ｂのトランジス
タはＯＮへ動作開始するステップ（２０９）と、プルア
ップトランジスタのゲート入力信号は緩速でローレベル
になり、プルアップトランジスタはゆるやかにＯＮする
ステップ（２０８）と、プルダウントランジスタのゲー
ト入力信号は急速にローレベルになり、プルダウントラ
ンジスタはプルアップトランジスタＯＮより早くＯＦＦ
するステップ（２１０）とを含む。
コントロールの方法は、入力信号がローレベルからハイ
レベルへ変化するステップ（２０１）と、タイミング調
節回路ＡのトランジスタはＯＮへ動作を開始するステッ
プ（２０２）と、タイミング調節回路Ｂのトランジスタ
はＯＦＦへ動作を開始するステップ（２０４）と、プル
アップトランジスタのゲート入力信号は急速にハイレベ
ルになりプルアップトランジスタはプルダウントランジ
スタＯＮより早くＯＦＦするステップ（２０３）と、プ
ルダウントランジスタのゲート入力信号は緩速でハイレ
ベルになり、プルダウントランジスタは緩やかにＯＮす
るステップ（２０５）と、入力信号がハイレベルからロ
ーレベルへ変化するステップ（２０６）と、タイミング
調節回路ＡのトランジスタはＯＦＦへ動作開始するステ
ップ（２０７）と、タイミング調節回路Ｂのトランジス
タはＯＮへ動作開始するステップ（２０９）と、プルア
ップトランジスタのゲート入力信号は緩速でローレベル
になり、プルアップトランジスタはゆるやかにＯＮする
ステップ（２０８）と、プルダウントランジスタのゲー
ト入力信号は急速にローレベルになり、プルダウントラ
ンジスタはプルアップトランジスタＯＮより早くＯＦＦ
するステップ（２１０）とを含む。
【００１８】
【発明の実施の形態】通常のＣＭＯＳ（Complementary
Metal Oxcide Semiconductor）デジタル回路では、Ｐ−
ｃｈＣＭＯＳトランジスタ１とＮ−ｃｈＣＭＯＳトラン
ジスタ２のみで構成されている。これに対し、本発明
は、出力段のＣＭＯＳトランジスタ１、２のゲートに出
力トランジスタ・オン／オフタイミング調節回路Ａ，Ｂ
を設けてある。
Metal Oxcide Semiconductor）デジタル回路では、Ｐ−
ｃｈＣＭＯＳトランジスタ１とＮ−ｃｈＣＭＯＳトラン
ジスタ２のみで構成されている。これに対し、本発明
は、出力段のＣＭＯＳトランジスタ１、２のゲートに出
力トランジスタ・オン／オフタイミング調節回路Ａ，Ｂ
を設けてある。
【００１９】この調節回路Ａ，Ｂは、出力段のトランジ
スタのＯＮするタイミングを緩やかにすることで、出力
波形のスルーレートを制御し、ＯＦＦするタイミングを
変えないことで、スルーレート調節機能を維持した状態
で、出力遷移状態で流れる貫通電流を低く抑える動作を
実行する。したがって、スルーレートを調節した上で、
通常はそれに伴う貫通電流の増加も低く抑えることがで
き、したがって低ノイズかつ低消費電力の両立が可能と
なる。
スタのＯＮするタイミングを緩やかにすることで、出力
波形のスルーレートを制御し、ＯＦＦするタイミングを
変えないことで、スルーレート調節機能を維持した状態
で、出力遷移状態で流れる貫通電流を低く抑える動作を
実行する。したがって、スルーレートを調節した上で、
通常はそれに伴う貫通電流の増加も低く抑えることがで
き、したがって低ノイズかつ低消費電力の両立が可能と
なる。
【００２０】図面を参照して説明する。図１は本発明の
貫通電流防止を含むスルーレートコントロールの方法が
適用された回路の一実施の形態を示す回路図とそのタイ
ミング動作図である。
貫通電流防止を含むスルーレートコントロールの方法が
適用された回路の一実施の形態を示す回路図とそのタイ
ミング動作図である。
【００２１】ここには、本発明の貫通電流防止機能を含
むスルーレートコントロール回路を有するＣＭＯＳイン
バータ回路が示されている。このスルーレートコントロ
ール回路からの信号を出力段トランジスタに供給するこ
とにより、トランジスタがＯＦＦする場合は早急にＯＦ
Ｆし、ＯＮになる場合は徐々にＯＮ（トランジスタがＯ
Ｎするときの出力抵抗、ドレイン−ソース間抵抗が徐々
に低くなる。）する。これにより出力波形のエッジの鈍
り具合、スルーレートを調節することが可能となる。ま
た、プルアップ側とプルダウン側トランジスタのＯＮ／
ＯＦＦタイミングを、どちらか一方がＯＦＦした後にも
う一方のトランジスタが徐々にＯＮになるようタイミン
グ調整することで貫通電流の発生を防ぐことができる。
図１の貫通電流防止機能を含むスルーレートコントロー
ル回路は以下のように構成されている。すなわち、出力
プルアップ・トランジスタにＯＮ／ＯＦＦのタイミング
信号を送るタイミング調節回路Ａ及び出力段プルダウン
・トランジスタにＯＮ／ＯＦＦのタイミング信号を送る
タイミング調節回路Ｂより構成される。
むスルーレートコントロール回路を有するＣＭＯＳイン
バータ回路が示されている。このスルーレートコントロ
ール回路からの信号を出力段トランジスタに供給するこ
とにより、トランジスタがＯＦＦする場合は早急にＯＦ
Ｆし、ＯＮになる場合は徐々にＯＮ（トランジスタがＯ
Ｎするときの出力抵抗、ドレイン−ソース間抵抗が徐々
に低くなる。）する。これにより出力波形のエッジの鈍
り具合、スルーレートを調節することが可能となる。ま
た、プルアップ側とプルダウン側トランジスタのＯＮ／
ＯＦＦタイミングを、どちらか一方がＯＦＦした後にも
う一方のトランジスタが徐々にＯＮになるようタイミン
グ調整することで貫通電流の発生を防ぐことができる。
図１の貫通電流防止機能を含むスルーレートコントロー
ル回路は以下のように構成されている。すなわち、出力
プルアップ・トランジスタにＯＮ／ＯＦＦのタイミング
信号を送るタイミング調節回路Ａ及び出力段プルダウン
・トランジスタにＯＮ／ＯＦＦのタイミング信号を送る
タイミング調節回路Ｂより構成される。
【００２２】タイミング調節回路Ａ，Ｂは、それぞれト
ランジスタ、抵抗及びコンデンサにて構成される。タイ
ミング調節回路Ａでは、入力信号を受けて動作するＮ−
ｃｈトランジスタが電源と出力段プルアップ・トランジ
スタのゲート間に接続されており、出力段プルアップ・
トランジスタのゲートまでの接続線とＧＮＤ間には、抵
抗とコンデンサが接続される。タイミング調節回路Ｂで
は、入力信号で動作するＰ−ｃｈトランジスタが、ＧＮ
Ｄと出力段プルダウン・トランジスタのゲート間に接続
されており、抵抗がその接続線と電源間に、コンデンサ
がその接続線とＧＮＤ間に接続される。
ランジスタ、抵抗及びコンデンサにて構成される。タイ
ミング調節回路Ａでは、入力信号を受けて動作するＮ−
ｃｈトランジスタが電源と出力段プルアップ・トランジ
スタのゲート間に接続されており、出力段プルアップ・
トランジスタのゲートまでの接続線とＧＮＤ間には、抵
抗とコンデンサが接続される。タイミング調節回路Ｂで
は、入力信号で動作するＰ−ｃｈトランジスタが、ＧＮ
Ｄと出力段プルダウン・トランジスタのゲート間に接続
されており、抵抗がその接続線と電源間に、コンデンサ
がその接続線とＧＮＤ間に接続される。
【００２３】以下、貫通電流防止機能を含むスルーレー
トコントロール回路の動作について図１のタイミング図
を用いて説明する。
トコントロール回路の動作について図１のタイミング図
を用いて説明する。
【００２４】まず、時刻Ｔ０にて入力信号がＬｏｗレベ
ルよりＨｉｇｈレベルへ変化すると（ステップ２０
１）、タイミング調節回路Ａ，Ｂの各トランジスタが時
刻Ｔ１にて動作を開始する（ステップ２０２，２０
４）。タインミング調節回路Ａでは、トランジスタガＯ
Ｎすることでそのトランジスタのソースに接続されてい
る抵抗、コンデンサに急速に電流が流れ、出力段のプル
アップ・トランジスタのゲートに入力される信号は、急
速にＨｉｇｈレベルになる。
ルよりＨｉｇｈレベルへ変化すると（ステップ２０
１）、タイミング調節回路Ａ，Ｂの各トランジスタが時
刻Ｔ１にて動作を開始する（ステップ２０２，２０
４）。タインミング調節回路Ａでは、トランジスタガＯ
Ｎすることでそのトランジスタのソースに接続されてい
る抵抗、コンデンサに急速に電流が流れ、出力段のプル
アップ・トランジスタのゲートに入力される信号は、急
速にＨｉｇｈレベルになる。
【００２５】一方、タイミング調節回路Ｂでは、トラン
ジスタがＯＦＦすることで、そのトランジスタのドレイ
ンに接続されている抵抗とコンデンサによりＣＲの時定
数回路が形成され時定数によって特性付けられるカーブ
にてＨｉｇｈレベルまで時刻Ｔ２にゆっくりと上がって
いく。
ジスタがＯＦＦすることで、そのトランジスタのドレイ
ンに接続されている抵抗とコンデンサによりＣＲの時定
数回路が形成され時定数によって特性付けられるカーブ
にてＨｉｇｈレベルまで時刻Ｔ２にゆっくりと上がって
いく。
【００２６】これらのタイミング調節回路から信号を受
ける出力段トランジスタは、プルアップ側は、上記のよ
うに急速にＨｉｇｈレベルになる信号によって急速にＯ
ＦＦになり（ステップ２０３）、プルダウン側は、ゆっ
くりとＨｉｇｈレベルになる信号によってゆっくりとＯ
Ｎになる（ステップ２０５）。
ける出力段トランジスタは、プルアップ側は、上記のよ
うに急速にＨｉｇｈレベルになる信号によって急速にＯ
ＦＦになり（ステップ２０３）、プルダウン側は、ゆっ
くりとＨｉｇｈレベルになる信号によってゆっくりとＯ
Ｎになる（ステップ２０５）。
【００２７】プルアップ側トランジスタが急速にＯＦＦ
することで貫通電流は流れず、プルダウン側トランジス
タがゆっくりとＯＮすることでスルーレートがコントロ
ールできる。
することで貫通電流は流れず、プルダウン側トランジス
タがゆっくりとＯＮすることでスルーレートがコントロ
ールできる。
【００２８】次に、時刻Ｔ３にて入力信号がＨｉｇｈレ
ベルよりＬｏｗレベルへ変化したとすると（ステップ２
０６）、タイミング調節回路Ａ，Ｂの各トランジスタ
は、時刻Ｔ４にて動作を開始する（ステップ２０７，２
０９）。タイミング調節回路Ａでは、トランジスタがＯ
ＦＦすることでそのトランジスタのソースに接続されて
いる抵抗、コンデンサによってＣＲの時定数回路が形成
され、時定数によって特性付けられるカーブにてＬｏｗ
レベルまで時刻Ｔ５にゆっくりと下がっていく。
ベルよりＬｏｗレベルへ変化したとすると（ステップ２
０６）、タイミング調節回路Ａ，Ｂの各トランジスタ
は、時刻Ｔ４にて動作を開始する（ステップ２０７，２
０９）。タイミング調節回路Ａでは、トランジスタがＯ
ＦＦすることでそのトランジスタのソースに接続されて
いる抵抗、コンデンサによってＣＲの時定数回路が形成
され、時定数によって特性付けられるカーブにてＬｏｗ
レベルまで時刻Ｔ５にゆっくりと下がっていく。
【００２９】一方、タイミング調節回路Ｂでは、トラン
ジスタがＯＮすることで、そのトランジスタのソースに
接続されている抵抗とコンデンサに急速に電流が流れ、
出力段プルダウン・トランジスタのゲートに入力される
信号は、急速にＬｏｗレベルになる。
ジスタがＯＮすることで、そのトランジスタのソースに
接続されている抵抗とコンデンサに急速に電流が流れ、
出力段プルダウン・トランジスタのゲートに入力される
信号は、急速にＬｏｗレベルになる。
【００３０】これらのタイミング調節回路から信号を受
ける出力段トランジスタは、プルアップ側は、上記のよ
うにゆっくりとＬｏｗレベルになる信号によって徐々に
ＯＮになり、プルダウン側は、急速にＨｉｇｈレベルに
なる信号によって急速にＯＦＦになる（ステップ２０
８，２１０）。
ける出力段トランジスタは、プルアップ側は、上記のよ
うにゆっくりとＬｏｗレベルになる信号によって徐々に
ＯＮになり、プルダウン側は、急速にＨｉｇｈレベルに
なる信号によって急速にＯＦＦになる（ステップ２０
８，２１０）。
【００３１】これによって、プルダウン側のトランジス
タが急速にＯＦＦになることで貫通電流が流れずプルア
ップトランジスタが徐々にＯＮすることができてスルー
レートコントロールが可能となる。
タが急速にＯＦＦになることで貫通電流が流れずプルア
ップトランジスタが徐々にＯＮすることができてスルー
レートコントロールが可能となる。
【００３２】
【発明の効果】以上のように本発明の貫通電流防止機能
を含むスルーレートコントローラ回路では、出力段のプ
ルアップ・トランジスタとプルダウン・トランジスタが
同時にＯＮになることが極力ないように、タイミング調
節回路を設け、一方のトランジスタがＯＦＦしてからも
う一方のトランジスタがＯＮし始めるようになっている
ので、貫通電流が非常に発生しにくくなっている。
を含むスルーレートコントローラ回路では、出力段のプ
ルアップ・トランジスタとプルダウン・トランジスタが
同時にＯＮになることが極力ないように、タイミング調
節回路を設け、一方のトランジスタがＯＦＦしてからも
う一方のトランジスタがＯＮし始めるようになっている
ので、貫通電流が非常に発生しにくくなっている。
【００３３】したがって、貫通電流が非常に少なく、ま
た流れる時間も非常に短くなるので、グランドノイズや
放射ノイズを減少させることができ、消費電力も小さく
抑えることができる。
た流れる時間も非常に短くなるので、グランドノイズや
放射ノイズを減少させることができ、消費電力も小さく
抑えることができる。
【００３４】さらには、出力段トランジスタがＯＮにな
る際、徐々にＯＮするようにタイミング調節回路で入力
信号を処理することにより、スルーレートをコントロー
ルすることができる。
る際、徐々にＯＮするようにタイミング調節回路で入力
信号を処理することにより、スルーレートをコントロー
ルすることができる。
【００３５】一般的には、スルーレートコントロールを
行うと貫通電流が増加してしまうが、本発明のものは、
スルーレートコントロールを行い且つ貫通電流も低く抑
えることができるという今まで両立不可能であったもの
を両立できる効果がある。
行うと貫通電流が増加してしまうが、本発明のものは、
スルーレートコントロールを行い且つ貫通電流も低く抑
えることができるという今まで両立不可能であったもの
を両立できる効果がある。
【図１】（ａ）本発明の貫通電流防止機能を含むスルー
レートコントロール回路である。 （ｂ）本発明の貫通電流防止機能を含むスルーレートコ
ントロール回路の動作タイミング図である。
レートコントロール回路である。 （ｂ）本発明の貫通電流防止機能を含むスルーレートコ
ントロール回路の動作タイミング図である。
【図２】本発明の貫通電流防止機能を含むスルーレート
コントロールの第１の実施の形態のフローチャートであ
る。
コントロールの第１の実施の形態のフローチャートであ
る。
【図３】スルーレートコントロールの説明図である。
【図４】（ａ）従来の技術の一実施例を示す構成図であ
る。 （ｂ）図４（ａ）に示す構成による動作図である。
る。 （ｂ）図４（ａ）に示す構成による動作図である。
１０１ 出力段プルアップ・トランジスタ １０２ 出力段プルダウン・トランジスタ １０３ 出力端子 １０４ 電源端子 １０５ タイミング調節回路Ａ １０６ タイミング調節回路Ｂ １０７ 入力端子 ３０１ プルアップ・トランジスタ ３０２ プルダウン・トランジスタ ３０３ 出力端子 ３０４ 電源端子 ３０７ 入力端子 ４０１ Ｐ型ＭＯＳトランジスタ ４０２ Ｎ型ＭＯＳトランジスタ ４３１ 出力端子 ４３４ 入力端子（ａ） ４３５ 入力端子（ｂ）
Claims (6)
- 【請求項１】 高速ＬＳＩのＣＭＯＳ、ｂｉ−ＣＭＯＳ
回路における入出力バッファ回路のトーテム・ポール型
出力回路において、 電源に接続される出力段プルアップ・トランジスタと、 該トランジスタに出力波形のスルーレートを制御し貫通
電流を低く抑えるＯＮ／ＯＦＦタイミング信号を送るタ
イミング調節回路Ａと、 グランドに接続される出力段プルダウン・トランジスタ
と、 該トランジスタに出力波形のスルーレートを制御し貫通
電流を低く抑えるＯＮ／ＯＦＦタイミング信号を送るタ
イミング調節回路Ｂと、 前記プルアップ・トランジスタと前記プルダウン・トラ
ンジスタの接続点から導出される出力端子と、を有する
ことを特徴とする貫通電流防止機能を含むスルーレート
コントロール回路。 - 【請求項２】 前記タイミング調節回路ＡはＮチャネル
トランジスタ、時定数回路を形成する抵抗及びコンデン
サを含み、タイミング調節回路ＢはＰチャネルトランジ
スタ、時定数回路を形成する抵抗及びコンデンサを含む
請求項１記載の貫通電流防止機能を含むスルーレートコ
ントロール回路。 - 【請求項３】 前記タイミング調節回路の抵抗が、トラ
ンンジスタを使用したゲート抵抗である請求項２記載の
貫通電流防止機能を含むスルーレートコントロール回
路。 - 【請求項４】 前記タイミング調節回路のコンデンサ
が、信号パターンを太くして信号線の寄生容量としたも
のである請求項２記載の貫通電流防止機能を含むスルー
レートコントロール回路。 - 【請求項５】 前記タイミング調節回路Ａにおいて、入
力信号で動作するＮチャネルトランジスタが電源と出力
段プルアップ・トランジスタのゲート間に接続され、出
力段プルアップ・トランジスタのゲートまでの接続線と
グランド間には抵抗とコンデンサが接続され、タイミン
グ調節回路Ｂにおいては、入力信号で動作するＰチャネ
ルトランジスタが、グランドと出力段プルダウン・トラ
ンジスタのゲート間に接続され、抵抗が該接続線と電源
間に、コンデンサが該接続線とグランド間に接続される
請求項２記載の貫通電流防止機能を含むスルーレートコ
ントロール回路。 - 【請求項６】 貫通電流防止を含むスルーレートコント
ロールの方法であって、 入力信号がローレベルからハイレベルへ変化するステッ
プ（２０１）と、 タイミング調節回路ＡのトランジスタはＯＮへ動作を開
始するステップ（２０２）と、タイミング調節回路Ｂの
トランジスタはＯＦＦへ動作を開始するステップ（２０
４）と、 プルアップ・トランジスタのゲート入力信号は急速にハ
イレベルになりプルアップ・トランジスタはプルダウン
・トランジスタＯＮより早くＯＦＦするステップ（２０
３）と、 プルダウン・トランジスタのゲート入力信号は緩速でハ
イレベルになり、プルダウン・トランジスタはゆるやか
にＯＮするステップ（２０５）と、 入力信号がハイレベルからローレベルへ変化するステッ
プ（２０６）と、 タイミング調節回路ＡのトランジスタはＯＦＦへ動作開
始するステップ（２０７）と、タイミング調節回路Ｂの
トランジスタはＯＮへ動作開始するステップ（２０９）
と、 プルアップ・トランジスタのゲート入力信号は緩速でロ
ーレベルになり、プルアップ・トランジスタは緩やかに
ＯＮするステップ（２０８）と、プルダウン・トランジ
スタのゲート入力信号は急速にローレベルになり、プル
ダウン・トランジスタはプルアップトランジスタＯＮよ
り早くＯＦＦするステップ（２１０）とを含む貫通電流
防止を含むスルーレートコントロールの方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12232098A JP3156771B2 (ja) | 1998-05-01 | 1998-05-01 | 貫通電流防止を含むスルーレートコントロールの方法とその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12232098A JP3156771B2 (ja) | 1998-05-01 | 1998-05-01 | 貫通電流防止を含むスルーレートコントロールの方法とその回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11317653A true JPH11317653A (ja) | 1999-11-16 |
| JP3156771B2 JP3156771B2 (ja) | 2001-04-16 |
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ID=14833054
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12232098A Expired - Fee Related JP3156771B2 (ja) | 1998-05-01 | 1998-05-01 | 貫通電流防止を含むスルーレートコントロールの方法とその回路 |
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|---|---|
| JP (1) | JP3156771B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US11174922B2 (en) | 2019-02-26 | 2021-11-16 | Fallbrook Intellectual Property Company Llc | Reversible variable drives and systems and methods for control in forward and reverse directions |
| US11215268B2 (en) | 2018-11-06 | 2022-01-04 | Fallbrook Intellectual Property Company Llc | Continuously variable transmissions, synchronous shifting, twin countershafts and methods for control of same |
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-
1998
- 1998-05-01 JP JP12232098A patent/JP3156771B2/ja not_active Expired - Fee Related
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