JPH1131965A - クロック分周回路 - Google Patents

Abstract

(57)【要約】 【課題】 デューティ比を自在に変更でき、かつ、安定
した出力を得る。 【解決手段】 クロック信号のハイレベルの期間及びロ
ーレベルの期間に夫々対応するデータをレジスタ１０−
１及び１０−２に保持しておく。これらデータとカウン
タ３０のカウント値とが一致したときにクロック信号７
００のレベルを遷移させる。レジスタに保持しておくデ
ータの値を変更するだけでデューティ比を自在に変更で
きる。また、クロック信号７００のレベル遷移の制御が
基本クロックＣＬＫに同期して行われるので、安定した
出力を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック分周回路に
関し、特に基本クロックを分周して所望のデューティ比
を有するクロック信号を出力するクロック分周回路に関
する。

【０００２】

【従来の技術】基本クロックのデューティ比を制御する
ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏ
ｎ）制御は、電力の制御を行う方式として周知である。
また、コンピュータ等においては、基本クロックを分周
して繰返し周波数を低く抑えることで消費電力を低減す
る方式が採用されることがある。このように、クロック
のデューティ比や分周比を自由に変更する回路は、一般
にクロック分周回路と呼ばれる。

【０００３】ここで、従来のクロック分周回路が特開昭
６２―２９６７７５号公報に記載されている。同公報に
記載されているクロック分周回路について図７を参照し
て説明する。同図において、同公報のクロック分周回路
は、周知のＰＷＭ制御に用いられるものであり、そのＰ
ＷＭ制御は、ＰＷＭ制御信号のタイミングにより決定さ
れる。バス１は内部バスであり次に示す各レジスタの設
定に使用される。ＰＷＭ制御タイミングは、周期Ｔを決
定するレジスタ（ＣＹＣＲＧ）３，“１”である期間
（Ｈ期間）を設定するレジスタ（ＲＥＦＲＧ）２，それ
にクロックＣＬＫの分周率を設定するレジスタ（ＣＬＫ
ＲＧ）４により決定される。

【０００４】バッファ（ＲＥＦＢＵＦ）５は平行入力バ
ッファであり、そのＬＯＡＤ／端子に“０”が入力され
るとレジスタ２の内容を格納する。カウンタ（ＣＯＵＮ
ＴＥＲ）６はキャリー出力を持つダウンカウンタで、Ｌ
ＯＡＤ／端子に“０”が入力されると初期値をレジスタ
３から再入力し、クロック端子ＣＫに入力されるクロッ
クに従いカウントダウンする。分周器７はレジスタ４の
設定値により決定され、分周制御のための基本クロック
を生成する。コンパレータ８はバッファ５とカウンタ６
の出力を比較している。コンパレータ８の出力が“１”
になるとフリップフロップ１０をセットし、カウンタ６
がキャリーを出力すると、フリップフロップ１０をリセ
ットすると共にバッファ５及びカウンタ６の初期値を再
設定する。なお、９はインバータである。

【０００５】ここで、ＰＷＭ制御信号の周期は、レジス
タ３に数値を入れ、ＰＷＭ制御信号の“１”である期間
はレジスタ２に数値を代入して決定する。更に周波数を
決定する要因はレジスタ４であり、これは原周期のクロ
ックを分周する分周比を決定するレジスタである。レジ
スタ４の値に基づいて分周器７がクロックＣＬＫを分周
する。分周比は、原周期に対して１／２，１／４，１／
８，１／１６…というように夫々分周することができ
る。

【０００６】レジスタ２に入力された値はバッファ５に
送出される。一方、周期を決定する値はカウンタ６に入
力され、レジスタ４の値によって適宜分周されたクロッ
クによりダウンカウント（減算）される。そして、カウ
ンタ６の値とバッファ５の値とがコンパレータ８により
比較され、双方の値が一致した時ＰＷＭフリップフロッ
プ１０はセットされ“１”となる。この時カウンタ６は
レジスタ２の値と同じ値を持っている。カウンタ６の減
算はなお進み、アンダフローした時点でキャリー出力が
“１”となり、ＰＷＭフリップフロップ１０はリセット
され出力は“０”となる。同時にカウンタ６にはレジス
タ３の値が、バッファ５にはレジスタ２の値が夫々ロー
ドされる。このように、ロー期間（“０”である期間）
はカウンタ６がカウントダウンを開始してからレジスタ
２の内容と同じ値になるまでの時間によって決定され、
オン期間はレジスタ２と同じ値を持ったカウンタ６が更
にカウントダウンして、カウンタ６のキャリー出力が
“１”になるまでの期間によって決定される。

【０００７】すなわち、レジスタ２がＨ期間を、レジス
タ３が周期Ｔを決定するＰＷＭ制御回路が構成されるこ
とになる。

【０００８】

【発明が解決しようとする課題】上述した公報に記載さ
れている従来技術においては、分周を開始する手段や最
初の初期値（周期やオン期間情報）の各バッファ，カウ
ンタへのロード手段が明記されていない。このため、分
周開始直後のパルス出力が不安定になるおそれがあると
いう欠点がある。

【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はクロック信号
のデューティ比を自在に制御でき、しかも安定した出力
を得ることのできるクロック分周回路を提供することで
ある。

【００１０】

【課題を解決するための手段】本発明によるクロック分
周回路は、基本クロックを分周して所望のデューティ比
を有するクロック信号を出力するクロック分周回路であ
って、前記クロック信号のハイレベルの期間に対応する
第１のデータが書込み可能な第１の保持手段と、前記ク
ロック信号のローレベルの期間に対応する第２のデータ
が書込み可能な第２の保持手段と、前記基本クロックに
応じてカウント動作を行うカウンタと、前記カウンタの
カウント値と前記第１のデータとが一致したときハイレ
ベルからローレベルに遷移し該カウント値と前記第２の
データとが一致したときローレベルからハイレベルに遷
移するクロック信号を前記基本クロックの遷移タイミン
グに同期して出力する制御手段とを含むことを特徴とす
る。

【００１１】また、前記制御手段は、前記クロック信号
のレベルがハイレベルであるとき前記第１の保持手段に
保持されているデータを出力し該クロック信号のレベル
がローレベルであるとき前記第２の保持手段に保持され
ているデータを出力するセレクタと、このセレクタの出
力と前記カウンタのカウント値とを比較する比較器と、
前記比較器の比較結果が一致を示したときに前記クロッ
ク信号のレベルがハイレベルであればローレベルの信号
を出力し前記クロック信号のレベルがローレベルであれ
ばハイレベルの信号を出力する論理回路と、この論理回
路の出力を前記基本クロックに応答して保持するフリッ
プフロップとを含むことを特徴とする。そして、前記第
１及び第２の保持手段は、許可信号が入力されていると
きにのみデータの書込みを行えることを特徴とする。

【００１２】要するに本クロック分周回路は、クロック
信号のハイレベルの期間及びローレベルの期間に夫々対
応するデータを保持しておき、このデータとカウンタの
カウント値とが一致したときにクロック信号のレベルを
遷移させているのである。これにより、保持しておくデ
ータの値を変更するだけでデューティ比を自在に変更で
きる。また、クロック信号のレベル遷移の制御が基本ク
ロックに同期して行われるので、安定した出力を得るこ
とができる。

【００１３】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。

【００１４】図１は本発明によるクロック分周回路の実
施の一形態を示すブロック図である。同図において、本
実施形態のクロック分周回路は、分周クロックのハイレ
ベルの期間及びローレベルの期間を決定するデータを保
持する分周制御レジスタ１０と、この保持されているデ
ータを択一的に出力するバッファ部４０と、基本クロッ
クＣＬＫに応じてカウント動作を行うカウンタ３０と、
このカウント値３００とバッファ部４０からの出力デー
タ４００とを比較する比較器５０と、この比較器５０か
らの一致信号５００に応じてフリップフロップ（ＦＦ）
７０を制御する分周制御部６０とを含んで構成されてい
る。

【００１５】分周制御レジスタ１０は、ハイレベルの期
間を決定するためのハイレベル期間幅データ（ｈｉｇｈ
ｐｕｌｓｅ ｗｉｄｔｈ）を保持するレジスタ１０−
１と、ローレベルの期間を決定するためのローレベル期
間幅データ（ｌｏｗ ｐｕｌｓｅ ｗｉｄｔｈ）を保持
するレジスタ１０−２と、動作開始及び終了を示すフラ
グ（ｃｈｇｆｌｇ）を保持するレジスタ１０−３と、デ
ューティ比の変更を指示するフラグ（ｅｎ ｆｌｇ）を
保持するレジスタ１０−４とを含んで構成されている。

【００１６】また、本実施形態のクロック分周回路は、
分周制御レジスタ１０からの動作開始情報に従って本回
路の分周許可信号を生成する分周許可制御部２０と、分
周制御部６０によって制御されクロック信号を出力する
ＦＦ７０と、比較器５０からの一致信号５００と分周許
可制御部２０からの分周開始トリガ信号２０２との論理
和を出力してカウンタ３０をリセットするためのオアゲ
ート１００と、分周制御レジスタ１０にデータＤＡＴＡ
を与える中央処理装置（ＣＰＵ；Ｃｅｎｔｒａｌ Ｐｒ
ｏｃｅｓｓｉｎｇ Ｕｎｉｔ）９０と、このＣＰＵ９０
の制御によってレジスタ１０への書込み制御を行う分周
制御レジスタ制御部８０とを含んで構成されている。

【００１７】ＣＰＵ９０は、分周制御レジスタ制御部８
０に対してアドレスａｄｄｒｅｓ及びライト信号ｗｒ−
ｓｔｂを与える。すると、分周制御レジスタ制御部８０
は、アドレスａｄｄｒｅｓをデコードし、そのアドレス
が分周制御レジスタ１０を示している場合、ＣＰＵ９０
からのデータＤＡＴＡを分周制御レジスタ１０に書込
む。

【００１８】分周制御レジスタ１０は、ＣＰＵ９０によ
って任意のタイミングで書換ることができる。動作途中
でクロック信号のデューティ比を変更したい場合は、Ｃ
ＰＵ９０によってレジスタ１０−１及び１０−２を書換
えると共に、ＣＰＵ９０によって分周変更フラグをレジ
スタ１０−３にセットする。レジスタ１０−３は、デュ
ーティ比の変更後にリセットされる。デューティ比の変
更の場合の動作については後に詳述する。

【００１９】ここで、分周許可制御部２０の内部構成例
について図２を参照して説明する。同図に示されている
ように、分周許可制御部２０は、クロック信号ＣＬＫに
応じて動作するＤ型ＦＦ２０−１及び２０−２と、イン
バータ２０−３及び２０−４と、アンドゲート２０−５
〜２０−７と、オアゲート２０−８とを含んで構成され
ている。Ｄ型ＦＦ２０−１及び２０−２は、パワーオン
リセット信号（回路電源投入時のリセット信号）＊１に
よってリセットされる。

【００２０】Ｄ型ＦＦ２０−１は分周制御レジスタ１０
のレジスタ１０−４に保持されている分周許可フラグ１
０４を入力とし、その出力はアンドゲート２０−５を介
してＤ型ＦＦ２０−２に入力される。その出力は分周制
御部６０に入力される分周開始トリガ信号２０２とな
る。分周開始トリガ信号２０２はインバータ２０−４を
介してアンドゲート２０−６に入力され、Ｄ型ＦＦ２０
−１の出力との論理積信号がカウンタ３０へのカウンタ
イネーブル信号２０１となる。

【００２１】Ｄ型ＦＦ２０−１の出力は、分周制御部６
０からの分周変更指示信号６００及びレジスタ１０−３
に保持されている分周変更フラグ１０３と共にアンドゲ
ート２０−７に入力される。このアンドゲート２０−７
の論理積出力は、レジスタ１０−３に保持されている分
周変更フラグ１０３のリセット信号１３０となる。リセ
ット信号１３０とカウンタイネーブル信号２０１とは、
オアゲート２０−８に入力され、その論理和出力はバッ
ファ部４０の書込信号２００となる。

【００２２】次に、バッファ部４０の内部構成例につい
て図３を参照して説明する。同図に示されているよう
に、バッファ部４０は、レジスタ１０−１に保持されて
いるハイレベル期間幅データ１０１を保持するバッファ
４０−１と、レジスタ１０−２に保持されているローレ
ベル期間幅データ１０２を保持するバッファ４０−２
と、これらバッファ４０−１及びバッファ４０−２に夫
々保持されているデータをＦＦ７０から出力されるクロ
ック信号７００のレベルに応じて択一的に出力するセレ
クタ４０−３とを含んで構成されている。バッファ４０
−１，４０−２は、共に書込信号２００によってライト
イネーブル状態となり、基本クロックＣＬＫの遷移タイ
ミングで夫々対応するレジスタ１０−１，１０−２の出
力を保持する。また、これらバッファ４０−１及びバッ
ファ４０−２は、パワーオンリセット信号＊１によって
リセットされる。

【００２３】セレクタ４０−３は、クロック信号７００
がハイレベルのときバッファ４０−１に保持されている
データを出力し、ローレベルのときバッファ４０−２に
保持されているデータを出力する。このセレクタ４０−
３の出力データ４００は、分周幅データとして比較器５
０に入力される。

【００２４】さらに、分周制御部６０の内部構成例につ
いて図４を参照して説明する。同図に示されているよう
に、分周制御部６０は、インバータ６０−１及び６０−
２と、アンドゲート６０−３〜６０−５と、オアゲート
６０−６及び６０−７とを含んで構成されている。

【００２５】アンドゲート６０−３には、インバータ６
０−１を介してクロック信号７００が入力される他、比
較器５０の出力である一致信号５００が入力される。ア
ンドゲート６０−４には、インバータ６０−２を介して
一致信号５００が入力される他、クロック信号７００が
入力される。

【００２６】これにより、クロック信号７００がハイレ
ベルの期間においては、一致信号５００がローレベルの
ときにアンドゲート６０−４の出力がハイレベルとな
る。また、クロック信号７００がローレベルの期間にお
いては、一致信号５００がハイレベルのときにアンドゲ
ート６０−４の出力がハイレベルとなる。

【００２７】アンドゲート６０−３の出力は、分周許可
制御部２０への分周変更指示信号６００として出力され
る。分周変更指示信号６００とアンドゲート６０−４の
出力とはオアゲート６０−６を介してアンドゲート６０
−５に入力され、カウンタイネーブル信号２０１との論
理積がとられる。このアンドゲート６０−５の出力は、
オアゲート６０−７において分周開始トリガ信号２０２
と論理和され、制御信号６０１としてＦＦ７０に入力さ
れる。

【００２８】図１に戻り、本回路の動作について説明す
る。

【００２９】まず初期状態において、ＦＦ７０及びカウ
ンタ３０は、“０”にクリアされている。次に、ＣＰＵ
９０からの情報により、分周制御レジスタ制御部８０
は、分周制御レジスタ１０に対してデューティ比の情報
であるクロック信号のハイレベル期間の幅、ローレベル
期間の幅及び分周許可フラグをセットするように分周制
御レジスタライト信号８００を出力する。これにより、
ＣＰＵ９０からの情報が分周制御レジスタ１０にセット
される。分周許可フラグの情報を受取った分周許可制御
部２０は、分周制御レジスタ１０のハイレベル幅及びロ
ーレベル幅の情報をバッファ部４０に書込むための信号
を出力する。これにより、バッファ部４０に分周情報が
書込まれる。

【００３０】その後、分周許可制御部２０は、分周制御
部６０に対し、ＦＦ７０を“１”にセットするためのパ
ルス信号を出力する。これにより、ＦＦ７０は“１”に
セットされる。さらに分周許可制御部２０は、ＦＦ７０
がセットされるのと同一タイミングで、分周カウンタ３
０のカウンタイネーブル信号２０１を出力する。これに
より、カウンタ３０はカウント動作を開始する。

【００３１】次に、ＦＦ７０の出力が“１”になってい
るため、バッファ部４０では先程書込まれた分周制御レ
ジスタ１０のハイレベル期間の幅の情報が選択される。
この選択された情報は、比較器５０に入力される。

【００３２】カウンタ３０は基本クロックにより順次カ
ウントアップされ、バッファ部４０の出力値と一致した
時点で比較器５から一致信号が出力される。この一致信
号により、分周制御部６は、現在ＦＦ７０の出力が
“１”であるため、“０”にするようＦＦ７０に対して
制御を行う。これにより、ＦＦ７は基本クロックＣＬＫ
に同期して“０”にセットされる。同時に、比較器５０
からの一致信号により分周カウンタ３０は“０”にクリ
アされる。

【００３３】次に、ここでは、ＦＦ７０の出力が“０”
となっているため、バッファ部４０ではローレベルの期
間の幅の情報が選択される。この選択された情報は、比
較器５０に入力される。カウンタ３０は“０”にクリア
された後、基本クロックによりカウントアップされバッ
ファ部４０の出力値と一致した時点で再度比較器５より
一致信号が出力される。この一致信号により、分周制御
部６０は現在ＦＦ７０の出力が“０”であるため、次は
“１”にするようにＦＦ７０に対して制御を行う。これ
により、ＦＦ７０は、基本クロックＣＬＫに同期して
“１”にセットされる。同時に、比較器５０の一致信号
により、カウンタ３０は“０”にクリアされる。

【００３４】以上の制御を繰返し、分周制御レジスタ１
０の情報に則ってクロック信号を生成する。

【００３５】次に、デューティ比を途中で変更したい場
合について説明する。かかる場合、まず、分周制御レジ
スタ１０に保持されている値を書換える。ここでは、ハ
イレベルの期間の幅に対応するデータ、ローレベルの期
間の幅に対応するデータをレジスタ１０−１，１０−２
に夫々セットし、分周変更フラグをレジスタ１０−３に
セットする。これにより、分周許可制御部２０は、バッ
ファ部４０に保持されているデータの書換えを行う。

【００３６】この書換えタイミングは、制御部６０から
分周許可制御部２０に出力されるパルス信号６００にて
制御される。ここでは、クロック信号のローレベルの期
間が終了したタイミングでデータの書換えを行われる。
すなわち、クロック信号がローレベルで、かつ、比較器
５０から一致信号が出力されたタイミングで、バッファ
部４０に保持されているデータが書換えられる。よって
バッファ部４０は、基本クロックＣＬＫに同期して書換
えられることになる。なお、バッファ部４０が書換えら
れると同時に、分周制御レジスタ１０−３内の分周変更
フラグはクリアされる。

【００３７】その後は、先述した動作と同様に、ローレ
ベル期間の幅のカウント動作が終了し、ＦＦ７０が
“１”にセットされた後は、新しい情報に書換えられた
バッファ部４０の保持内容に従って新規のデューティ比
を有するクロック信号が生成される。

【００３８】以上の動作において、レジスタ１０の内容
は任意のタイミングで変更できるので、デューティ比の
変更を任意のタイミングで行うことができることにな
る。また、出力されるクロック信号の変更時の過渡状態
における不定なパルス出力を禁止しているため、安定な
したクロック信号を生成することができるのである。

【００３９】次に、回路の動作を中止し、クロック信号
を出力しないようにする場合について説明する。かかる
場合、分周制御レジスタ１０のレジスタ１０−３の分周
許可フラグを無効にするだけで良い。かかる場合、分周
許可制御部２０が無効にされた分周許可フラグを認識
し、カウンタ３０及び制御部６０に出力していた分周許
可信号を無効にする。このため、以後は動作しなくな
り、ＦＦ７０の出力は“０”に固定される。なお、新た
にクロック信号を生成したい場合には、先述した初期状
態からの手順を実行すれば良い。

【００４０】ところで、分周制御レジスタ１０の設定は
以下のように行う。すなわち、 クロック信号のハイレベル期間の幅＝（ハイレベル期間
の幅設定値＋１）×基本クロックの１周期 クロック信号のローレベル期間の幅＝（ローレベル期間
の幅設定値＋１）×基本クロックの１周期 である。

【００４１】ここで、例えば、クロック信号のハイレベ
ルの期間の幅＝２、ローレベルの期間の幅＝１に設定し
た場合を考える。かかる場合、図５に示されているよう
に、比較器５０からの一致信号５００によってカウンタ
３０はクリアされ、出力値が“０”となる。同時に、ク
ロック信号７００がハイレベルからローレベル又はロー
レベルからハイレベルに変化する。このとき、カウンタ
３０のカウント動作が“０”から開始されているので、
クロック信号７００のハイレベル期間の幅は基本クロッ
クＣＬＫの３クロック分、ローレベル期間の幅は基本ク
ロックＣＬＫの２クロック分となる。したがって、夫々
の設定値に「１」を足した値分の幅となる。よって分周
比も、基本クロックＣＬＫに対してクロック信号７００
の１クロック幅が、ハイレベル期間の幅＋ローレベル期
間の幅となるため、次の式で表される。すなわち、 分周比＝１（基本クロック）：（ハイレベル期間の幅の
設定値＋ローレベル期間の幅の設定値＋２） である。したがって、上記の例における設定では、分周
比＝１：５である。そして、クロック信号は、基本クロ
ックＣＬＫに対して５分周のクロックであり、そのデュ
ーティ比は３：２（ハイレベル：ローレベル）となる。

【００４２】さらに、図６のタイムチャートを参照して
図１の各部の動作について説明する。図６には、基本ク
ロックＣＬＫと、分周制御レジスタ制御部８０からの分
周制御レジスタライト信号８００と、レジスタ１０−１
及び１０−２から夫々出力されるレベル幅設定値１０１
及び１０２と、レジスタ１０−３及び１０−４から夫々
出力される分周変更フラグ１０３及び分周許可フラグ１
０４と、バッファ部４０の書込信号２００と、カウンタ
３０へのカウンタイネーブル信号２０１と、分周制御部
６０への分周開始トリガ信号２０２と、バッファ部４０
の出力データ４００と、カウンタ３０のカウント値３０
０と、比較器５０の一致信号５００と、ＦＦ７０の制御
信号６０１と、分周制御部６０からの分周変更指示信号
６００と、ＦＦ７０の出力であるクロック信号７００と
が示されている。

【００４３】同図の時刻Ｔ１において、分周制御レジス
タ１に初期設定を行ったものとする。その設定内容は、
ハイレベル期間幅データ：ローレベル期間幅データ＝
２：１であるものとする。これらのデータは、分周制御
レジスタライト信号８００の立下りタイミングでレジス
タ１０−１，１０−２に夫々書込まれる。また、分周制
御レジスタ制御部８０によって分周許可フラグ１０４が
レジスタ１０−４に設定される（）。すると、制御部
２０は書込み信号２００を出力し、これによりバッファ
部４０にハイレベル期間幅データ及びローレベル期間幅
データが書込まれる（）。また、制御部２０はカウン
タイネーブル信号２０１を出力し、カウンタ３０はカウ
ント動作を開始する（）。

【００４４】一方、バッファ部４０の出力データ４００
とカウンタ３０のカウンタ値３００とが不一致になるタ
イミングで比較器５０からの一致信号５００が立下り、
このとき制御部６０から制御信号６０１がハイレベルに
なっているので、クロック信号７００がローレベルから
ハイレベルに遷移することになる（）。

【００４５】次に一致信号５００が立下るタイミングで
は（）、制御信号６０１がローレベルになっているの
で、クロック信号７００がハイレベルからローレベルに
遷移することになる（）。同様に、次に一致信号５０
０が立下るタイミングでは（）、制御信号６０１がハ
イレベルになっているので、クロック信号７００がロー
レベルからハイレベルに遷移することになる（）。

【００４６】ところで、時刻Ｔ２において分周制御レジ
スタ１の設定値がハイレベル期間幅データ：ローレベル
期間幅データ＝０：０に変更されたものとする。する
と、これらのデータは、分周制御レジスタライト信号８
００の立下りタイミングでレジスタ１０−１，１０−２
に夫々書込まれる。また、分周変更フラグ１０３がレジ
スタ１０−３に設定される。

【００４７】ところが、上述したように、デューティ比
は直ちに切換えられるのではなく、クロック信号７００
がローレベルからハイレベルに遷移する時刻Ｔ３におい
て切換えられる（）。このように、常に基本クロック
ＣＬＫに同期してデューティ比が切換えられるので、安
定したパルス出力が得られるのである。

【００４８】なお時刻Ｔ４において、分周許可フラグが
１０４が無効になると、制御部２０はカウンタイネーブ
ル信号２０１の出力を停止するので、カウンタ３０はカ
ウント動作を停止する。これにより、クロック信号７０
０の出力も停止する。

【００４９】以上のように本回路によれば、レジスタの
設定値を変更するだけでクロック信号のデューテイ比を
自由に変更することができるのである。また、基本クロ
ックの繰返し周波数を「１」とした場合、その１／Ｎ
（Ｎは２以上の整数）の繰返し周波数を有するクロック
信号を生成することができる。デューティ比に関して
は、分周比内において、例えば４分周（Ｎ＝４）の場合
１：３や２：２というような、基本クロックを「１」と
して分解能で自在に変化制御できるのである。

【００５０】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００５１】（４） 前記第１及び第２の保持手段への
データの書込みは、ＣＰＵの制御によって行われること
を特徴とする請求項１〜３のいずれかに記載のクロック
分周回路。

【００５２】（５） 前記ＣＰＵはデータ及びその書込
み指令を送出し、前記書込み指令に応答して前記第１及
び第２の保持手段へのデータの書込みが行われることを
特徴とする（４）記載のクロック分周回路。

【００５３】

【発明の効果】以上説明したように本発明は、クロック
信号のハイレベルの期間及びローレベルの期間に夫々対
応するデータを保持しておき、このデータとカウンタの
カウント値とが一致したときにクロック信号のレベルを
遷移させることにより、保持しておくデータの値を変更
するだけでデューティ比を自在に変更できるという効果
がある。また、クロック信号のレベル遷移の制御が基本
クロックに同期して行われるので、安定した出力を得る
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態によるクロック分周回路
の構成を示すブロック図である。

【図２】図１中の分周許可制御部の内部構成例を示すブ
ロック図である。

【図３】図１中のバッファ部の内部構成例を示すブロッ
ク図である。

【図４】図１中の分周制御部の内部構成例を示すブロッ
ク図である。

【図５】カウント値とクロック信号との関係を示すタイ
ムチャートである。

【図６】図１の各部の動作を示すタイムチャートであ
る。

【図７】従来のクロック分周回路の構成を示すブロック
図である。

【符号の説明】

１０ 分周制御レジスタ ２０ 分周許可制御部 ３０ カウンタ ４０ バッファ部 ５０ 比較器 ６０ 分周制御部 ７０ フリップフロップ ８０ 分周制御レジスタ制御部 ９０ ＣＰＵ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基本クロックを分周して所望のデューテ
   ィ比を有するクロック信号を出力するクロック分周回路
   であって、前記クロック信号のハイレベルの期間に対応
   する第１のデータが書込み可能な第１の保持手段と、前
   記クロック信号のローレベルの期間に対応する第２のデ
   ータが書込み可能な第２の保持手段と、前記基本クロッ
   クに応じてカウント動作を行うカウンタと、前記カウン
   タのカウント値と前記第１のデータとが一致したときハ
   イレベルからローレベルに遷移し該カウント値と前記第
   ２のデータとが一致したときローレベルからハイレベル
   に遷移するクロック信号を前記基本クロックの遷移タイ
   ミングに同期して出力する制御手段とを含むことを特徴
   とするクロック分周回路。
2. 【請求項２】 前記制御手段は、前記クロック信号のレ
   ベルがハイレベルであるとき前記第１の保持手段に保持
   されているデータを出力し該クロック信号のレベルがロ
   ーレベルであるとき前記第２の保持手段に保持されてい
   るデータを出力するセレクタと、このセレクタの出力と
   前記カウンタのカウント値とを比較する比較器と、前記
   比較器の比較結果が一致を示したときに前記クロック信
   号のレベルがハイレベルであればローレベルの信号を出
   力し前記クロック信号のレベルがローレベルであればハ
   イレベルの信号を出力する論理回路と、この論理回路の
   出力を前記基本クロックに応答して保持するフリップフ
   ロップとを含むことを特徴とする請求項１記載のクロッ
   ク分周回路。
3. 【請求項３】 前記第１及び第２の保持手段は、許可信
   号が入力されているときにのみデータの書込みを行える
   ことを特徴とする請求項１又は２記載のクロック分周回
   路。