JPH11328953A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11328953A JPH11328953A JP10128361A JP12836198A JPH11328953A JP H11328953 A JPH11328953 A JP H11328953A JP 10128361 A JP10128361 A JP 10128361A JP 12836198 A JP12836198 A JP 12836198A JP H11328953 A JPH11328953 A JP H11328953A
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Abstract
(57)【要約】 （修正有）
【課題】階層型ワード線方式をとりネガティブワード線
方式をとるダイナミック型ＲＡＭ等において、チップサ
イズを縮小し、その低コスト化を図る。 【解決手段】サブワード線ＳＷ０〜ＳＷ３に対応して設
けられる単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍ
を、対応するメインワード線ＭＷ０及びサブワード線Ｓ
Ｗ０間に設けられ、非反転ワード線選択駆動信号ＦＸ０
Ｔ〜ＦＸ３Ｔを受けるＮチャンネル型の第１のＭＯＳＦ
ＥＴＮＧと、サブワード線ＳＷ０とその最終的な非選択
レベルとなる負電位ＶＮＮの供給点との間に設けられ、
反転ワード線選択駆動信号ＦＸ０Ｂ〜ＦＸ３Ｂを受ける
Ｎチャンネル型の第２のＭＯＳＦＥＴＮＨとを基本に構
成する。第１のＭＯＳＦＥＴＮＧがオン状態でメインワ
ード線ＭＷ０のレベルを一時的に回路の接地電位とした
後、サブワード線ＳＷ０の最終的な非選択レベルたる負
電位ＶＮＮとする。
方式をとるダイナミック型ＲＡＭ等において、チップサ
イズを縮小し、その低コスト化を図る。 【解決手段】サブワード線ＳＷ０〜ＳＷ３に対応して設
けられる単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍ
を、対応するメインワード線ＭＷ０及びサブワード線Ｓ
Ｗ０間に設けられ、非反転ワード線選択駆動信号ＦＸ０
Ｔ〜ＦＸ３Ｔを受けるＮチャンネル型の第１のＭＯＳＦ
ＥＴＮＧと、サブワード線ＳＷ０とその最終的な非選択
レベルとなる負電位ＶＮＮの供給点との間に設けられ、
反転ワード線選択駆動信号ＦＸ０Ｂ〜ＦＸ３Ｂを受ける
Ｎチャンネル型の第２のＭＯＳＦＥＴＮＨとを基本に構
成する。第１のＭＯＳＦＥＴＮＧがオン状態でメインワ
ード線ＭＷ０のレベルを一時的に回路の接地電位とした
後、サブワード線ＳＷ０の最終的な非選択レベルたる負
電位ＶＮＮとする。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、ネガティブワード線方式をとるダイナミ
ック型ＲＡＭ（ランダムアクセスメモリ）ならびにその
動作の安定化及び低コスト化に利用して特に有効な技術
に関するものである。
関し、例えば、ネガティブワード線方式をとるダイナミ
ック型ＲＡＭ（ランダムアクセスメモリ）ならびにその
動作の安定化及び低コスト化に利用して特に有効な技術
に関するものである。
【０００２】
【従来の技術】情報蓄積キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）からなるダイナミ
ック型メモリセルが格子配列されてなるメモリアレイを
その基本構成要素とするダイナミック型ＲＡＭがある。
また、このようなダイナミック型ＲＡＭ等において、メ
モリアレイをワード線の延長方向に分割し、ワード線を
メインワード線及びサブワード線に階層化してその負荷
容量を減らすことで、ダイナミック型ＲＡＭ等の高速化
を図りうるいわゆる階層型ワード線方式がある。さら
に、ワード線の非選択レベルを所定の負電位として、ダ
イナミック型メモリセルのアドレス選択ＭＯＳＦＥＴを
完全なオフ状態とすることでメモリセルのリーク電流を
減らし、ダイナミック型ＲＡＭ等の低消費電力化を図り
うるいわゆるネガティブワード線方式がある。
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）からなるダイナミ
ック型メモリセルが格子配列されてなるメモリアレイを
その基本構成要素とするダイナミック型ＲＡＭがある。
また、このようなダイナミック型ＲＡＭ等において、メ
モリアレイをワード線の延長方向に分割し、ワード線を
メインワード線及びサブワード線に階層化してその負荷
容量を減らすことで、ダイナミック型ＲＡＭ等の高速化
を図りうるいわゆる階層型ワード線方式がある。さら
に、ワード線の非選択レベルを所定の負電位として、ダ
イナミック型メモリセルのアドレス選択ＭＯＳＦＥＴを
完全なオフ状態とすることでメモリセルのリーク電流を
減らし、ダイナミック型ＲＡＭ等の低消費電力化を図り
うるいわゆるネガティブワード線方式がある。
【０００３】
【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記ネガティブワード線方式をとるダ
イナミック型ＲＡＭの開発に従事し、次の問題点に気付
いた。すなわち、このダイナミック型ＲＡＭでは、図１
５に示されるように、例えばサブメモリアレイＳＭＡ０
のサブワード線ＳＷ０に対応して設けられるサブワード
線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＳＤ
０がＣＭＯＳ（相補ＭＯＳ）型とされ、サブワード線Ｓ
Ｗ０及び非反転ワード線選択駆動信号線ＦＸ０Ｔ（ここ
で、それが有効レベルとされるとき選択的にハイレベル
とされる非反転信号等については、その名称の末尾にＴ
を付して表す。以下同様）間に設けられそのゲートがメ
インワード線ＭＷ０Ｂに結合されるＰチャンネルＭＯＳ
ＦＥＴＰＣと、サブワード線ＳＷ０及び内部電圧ＶＮＮ
間に設けられそのゲートが反転ワード線選択駆動信号線
ＦＸ０Ｂ（ここで、それが有効レベルとされるとき選択
的にハイレベルとされる反転信号等については、その名
称の末尾にＢを付して表す。以下同様）に結合されるＮ
チャンネルＭＯＳＦＥＴＮＲとを基本に構成される。
発明に先立って、上記ネガティブワード線方式をとるダ
イナミック型ＲＡＭの開発に従事し、次の問題点に気付
いた。すなわち、このダイナミック型ＲＡＭでは、図１
５に示されるように、例えばサブメモリアレイＳＭＡ０
のサブワード線ＳＷ０に対応して設けられるサブワード
線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＳＤ
０がＣＭＯＳ（相補ＭＯＳ）型とされ、サブワード線Ｓ
Ｗ０及び非反転ワード線選択駆動信号線ＦＸ０Ｔ（ここ
で、それが有効レベルとされるとき選択的にハイレベル
とされる非反転信号等については、その名称の末尾にＴ
を付して表す。以下同様）間に設けられそのゲートがメ
インワード線ＭＷ０Ｂに結合されるＰチャンネルＭＯＳ
ＦＥＴＰＣと、サブワード線ＳＷ０及び内部電圧ＶＮＮ
間に設けられそのゲートが反転ワード線選択駆動信号線
ＦＸ０Ｂ（ここで、それが有効レベルとされるとき選択
的にハイレベルとされる反転信号等については、その名
称の末尾にＢを付して表す。以下同様）に結合されるＮ
チャンネルＭＯＳＦＥＴＮＲとを基本に構成される。
【０００４】単位サブワード線駆動回路ＵＳＤ０のＭＯ
ＳＦＥＴＰＣは、図１６に示されるように、メインワー
ド線ＭＷ０Ｂが内部電圧ＶＮＮのようなロウレベルとさ
れることで選択的にオン状態となり、非反転ワード線選
択駆動信号ＦＸ０Ｔの電源電圧ＶＤＤなるハイレベルを
サブワード線ＳＷ０に伝達して、これを選択レベルとす
る。また、ＭＯＳＦＥＴＮＣは、反転ワード線選択駆動
信号ＦＸ０Ｂが内部電圧ＶＤＬのようなハイレベルとさ
れることで選択的にオン状態となり、サブワード線ＳＷ
０を内部電圧ＶＮＮのような負電位の非選択レベルとす
る。
ＳＦＥＴＰＣは、図１６に示されるように、メインワー
ド線ＭＷ０Ｂが内部電圧ＶＮＮのようなロウレベルとさ
れることで選択的にオン状態となり、非反転ワード線選
択駆動信号ＦＸ０Ｔの電源電圧ＶＤＤなるハイレベルを
サブワード線ＳＷ０に伝達して、これを選択レベルとす
る。また、ＭＯＳＦＥＴＮＣは、反転ワード線選択駆動
信号ＦＸ０Ｂが内部電圧ＶＤＬのようなハイレベルとさ
れることで選択的にオン状態となり、サブワード線ＳＷ
０を内部電圧ＶＮＮのような負電位の非選択レベルとす
る。
【０００５】周知のように、ＵＳＤ０に代表される単位
サブワード線駆動回路は、サブメモリアレイＳＭＡ０を
構成するサブワード線のそれぞれに対応して設けられ
る。また、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴ
からなるＣＭＯＳ回路では、ウェル分離のための領域が
必要とされるとともに、ＰチャンネルＭＯＳＦＥＴＰＣ
自体もその駆動能力が小さく、同じ駆動能力を有するＮ
チャンネルＭＯＳＦＥＴに比較して大きなレイアウト所
要面積を必要とする。これらの結果、単位サブワード線
駆動回路のレイアウト所要面積が大きくなり、ダイナミ
ック型ＲＡＭのチップサイズが大きくなって、その低コ
スト化が阻害される。
サブワード線駆動回路は、サブメモリアレイＳＭＡ０を
構成するサブワード線のそれぞれに対応して設けられ
る。また、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴ
からなるＣＭＯＳ回路では、ウェル分離のための領域が
必要とされるとともに、ＰチャンネルＭＯＳＦＥＴＰＣ
自体もその駆動能力が小さく、同じ駆動能力を有するＮ
チャンネルＭＯＳＦＥＴに比較して大きなレイアウト所
要面積を必要とする。これらの結果、単位サブワード線
駆動回路のレイアウト所要面積が大きくなり、ダイナミ
ック型ＲＡＭのチップサイズが大きくなって、その低コ
スト化が阻害される。
【０００６】一方、ネガティブワード線方式をとる上記
ダイナミック型ＲＡＭでは、サブワード線ＳＷ０等の非
選択レベルとなる負電位つまり内部電圧ＶＮＮが、ダイ
ナミック型ＲＡＭに内蔵された内部電圧発生回路によっ
て、外部供給される電源電圧ＶＤＤ及び接地電位ＶＳＳ
をもとに生成される。したがって、例えばダイナミック
型ＲＡＭが複数のメモリアレイを含み、複数のワード線
が同時に選択レベルとされる場合、これらのワード線が
一斉に非選択レベルに戻される際に内部電圧ＶＮＮの電
位が変動し、ダイナミック型ＲＡＭの動作が不安定とな
る。
ダイナミック型ＲＡＭでは、サブワード線ＳＷ０等の非
選択レベルとなる負電位つまり内部電圧ＶＮＮが、ダイ
ナミック型ＲＡＭに内蔵された内部電圧発生回路によっ
て、外部供給される電源電圧ＶＤＤ及び接地電位ＶＳＳ
をもとに生成される。したがって、例えばダイナミック
型ＲＡＭが複数のメモリアレイを含み、複数のワード線
が同時に選択レベルとされる場合、これらのワード線が
一斉に非選択レベルに戻される際に内部電圧ＶＮＮの電
位が変動し、ダイナミック型ＲＡＭの動作が不安定とな
る。
【０００７】これに対処するため、上記ダイナミック型
ＲＡＭでは、サブワード線ＳＷ０を非選択レベルとする
ためのＭＯＳＦＥＴＮＲと並列形態に、サブワード線Ｓ
Ｗ０のレベルをまず接地電位ＶＳＳまで引き下げるため
のＭＯＳＦＥＴＮＱが設けられる。このＭＯＳＦＥＴＮ
Ｑは、メインワード線ＭＷ０Ｂが無効レベルつまり電源
電圧ＶＤＤのようなハイレベルとされることでオン状態
となり、非選択状態とすべきサブワード線ＳＷ０を比較
的小さなインピーダンスの接地電位供給点ＶＳＳに接続
する。そして、サブワード線ＳＷ０のレベルがほぼ接地
電位ＶＳＳに低下した時点で、ＭＯＳＦＥＴＮＲがオン
状態となり、サブワード線ＳＷ０のレベルが最終的な非
選択レベルつまり内部電圧ＶＮＮとされる。
ＲＡＭでは、サブワード線ＳＷ０を非選択レベルとする
ためのＭＯＳＦＥＴＮＲと並列形態に、サブワード線Ｓ
Ｗ０のレベルをまず接地電位ＶＳＳまで引き下げるため
のＭＯＳＦＥＴＮＱが設けられる。このＭＯＳＦＥＴＮ
Ｑは、メインワード線ＭＷ０Ｂが無効レベルつまり電源
電圧ＶＤＤのようなハイレベルとされることでオン状態
となり、非選択状態とすべきサブワード線ＳＷ０を比較
的小さなインピーダンスの接地電位供給点ＶＳＳに接続
する。そして、サブワード線ＳＷ０のレベルがほぼ接地
電位ＶＳＳに低下した時点で、ＭＯＳＦＥＴＮＲがオン
状態となり、サブワード線ＳＷ０のレベルが最終的な非
選択レベルつまり内部電圧ＶＮＮとされる。
【０００８】これにより、内蔵される内部電圧発生回路
によって生成され比較的供給能力の小さな内部電圧ＶＮ
Ｎに対する負荷を軽減して、その電位変動を抑制し、ダ
イナミック型ＲＡＭの動作を安定化することができる
が、その一方で、各単位サブワード線駆動回路ごとにＭ
ＯＳＦＥＴＮＱが必要となるためにそのレイアウト所要
面積がさらに大きくなり、ダイナミック型ＲＡＭのチッ
プサイズがさらに大きくなって、その低コスト化が阻害
されるものとなる。
によって生成され比較的供給能力の小さな内部電圧ＶＮ
Ｎに対する負荷を軽減して、その電位変動を抑制し、ダ
イナミック型ＲＡＭの動作を安定化することができる
が、その一方で、各単位サブワード線駆動回路ごとにＭ
ＯＳＦＥＴＮＱが必要となるためにそのレイアウト所要
面積がさらに大きくなり、ダイナミック型ＲＡＭのチッ
プサイズがさらに大きくなって、その低コスト化が阻害
されるものとなる。
【０００９】この発明の目的は、その動作の安定化を図
りつつ低コスト化を図ったダイナミック型ＲＡＭ等の半
導体記憶装置を提供することにある。
りつつ低コスト化を図ったダイナミック型ＲＡＭ等の半
導体記憶装置を提供することにある。
【００１０】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、階層型ワード線方式をとりネ
ガティブワード線方式をとるダイナミック型ＲＡＭ等に
おいて、サブワード線に対応して設けられるサブワード
線駆動回路の単位サブワード線駆動回路を、Ｎチャンネ
ルＭＯＳＦＥＴのみ、つまり例えば対応するメインワー
ド線及びサブワード線間に設けられそのゲートに対応す
る非反転ワード線選択駆動信号を受けるＮチャンネル型
の第１のＭＯＳＦＥＴと、サブワード線とその最終的な
非選択レベルとなる負電位の供給点との間に設けられそ
のゲートに対応する反転ワード線選択駆動信号を受ける
Ｎチャンネル型の第２のＭＯＳＦＥＴとを基本に構成す
るとともに、第１のＭＯＳＦＥＴがオン状態とされた状
態でメインワード線のレベルを一時的に回路の接地電位
とした後、サブワード線の最終的な非選択レベルたる負
電位とする。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、階層型ワード線方式をとりネ
ガティブワード線方式をとるダイナミック型ＲＡＭ等に
おいて、サブワード線に対応して設けられるサブワード
線駆動回路の単位サブワード線駆動回路を、Ｎチャンネ
ルＭＯＳＦＥＴのみ、つまり例えば対応するメインワー
ド線及びサブワード線間に設けられそのゲートに対応す
る非反転ワード線選択駆動信号を受けるＮチャンネル型
の第１のＭＯＳＦＥＴと、サブワード線とその最終的な
非選択レベルとなる負電位の供給点との間に設けられそ
のゲートに対応する反転ワード線選択駆動信号を受ける
Ｎチャンネル型の第２のＭＯＳＦＥＴとを基本に構成す
るとともに、第１のＭＯＳＦＥＴがオン状態とされた状
態でメインワード線のレベルを一時的に回路の接地電位
とした後、サブワード線の最終的な非選択レベルたる負
電位とする。
【００１２】上記した手段によれば、サブワード線のレ
ベルをまず回路の接地電位まで引き下げるためのＭＯＳ
ＦＥＴを単位サブワード線駆動回路ごとに設けることな
く、比較的供給能力の小さな負電位に対する負荷を軽減
し、その電位変動を抑制することができるとともに、各
単位サブワード線駆動回路からＮチャンネルＭＯＳＦＥ
Ｔに比較して大きなサイズとなりウェル分離領域を必要
とするＰチャンネルＭＯＳＦＥＴをなくして、単位サブ
ワード線駆動回路のレイアウト所要面積を削減すること
ができる。この結果、その動作を安定化しつつ、ダイナ
ミック型ＲＡＭ等のチップサイズを縮小し、その低コス
ト化を図ることができる。
ベルをまず回路の接地電位まで引き下げるためのＭＯＳ
ＦＥＴを単位サブワード線駆動回路ごとに設けることな
く、比較的供給能力の小さな負電位に対する負荷を軽減
し、その電位変動を抑制することができるとともに、各
単位サブワード線駆動回路からＮチャンネルＭＯＳＦＥ
Ｔに比較して大きなサイズとなりウェル分離領域を必要
とするＰチャンネルＭＯＳＦＥＴをなくして、単位サブ
ワード線駆動回路のレイアウト所要面積を削減すること
ができる。この結果、その動作を安定化しつつ、ダイナ
ミック型ＲＡＭ等のチップサイズを縮小し、その低コス
ト化を図ることができる。
【００１３】
【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のダイナミック型ＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、公知のＭＯＳＦＥＴ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板面上に形
成される。また、ダイナミック型ＲＡＭは、実際にはい
わゆるシェアドセンス方式をとってメモリアレイＭＡＲ
ＹはセンスアンプＳＡを挟んで対構成とされ、メモリア
レイＭＡＲＹ及び周辺回路はビット線延長方向にも多数
のサブメモリアレイに分割されるが、このことは本発明
の主旨に直接関係ないため、簡素化して示した。
ダイナミック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のダイナミック型ＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、公知のＭＯＳＦＥＴ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板面上に形
成される。また、ダイナミック型ＲＡＭは、実際にはい
わゆるシェアドセンス方式をとってメモリアレイＭＡＲ
ＹはセンスアンプＳＡを挟んで対構成とされ、メモリア
レイＭＡＲＹ及び周辺回路はビット線延長方向にも多数
のサブメモリアレイに分割されるが、このことは本発明
の主旨に直接関係ないため、簡素化して示した。
【００１４】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹを基本構成要素とする。また、ダイ
ナミック型ＲＡＭは階層型ワード線方式をとり、メモリ
アレイＭＡＲＹは、ワード線延長方向にｋ＋１個のサブ
メモリアレイＳＭＡ０〜ＳＭＡｋに分割される。メモリ
アレイＭＡＲＹは、さらにサブメモリアレイＳＭＡ０〜
ＳＭＡｋに対応して設けられるｋ＋１個のサブワード線
駆動回路ＳＷＤ０〜ＳＷＤｋを備える。
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹを基本構成要素とする。また、ダイ
ナミック型ＲＡＭは階層型ワード線方式をとり、メモリ
アレイＭＡＲＹは、ワード線延長方向にｋ＋１個のサブ
メモリアレイＳＭＡ０〜ＳＭＡｋに分割される。メモリ
アレイＭＡＲＹは、さらにサブメモリアレイＳＭＡ０〜
ＳＭＡｋに対応して設けられるｋ＋１個のサブワード線
駆動回路ＳＷＤ０〜ＳＷＤｋを備える。
【００１５】メモリアレイＭＡＲＹのサブメモリアレイ
ＳＭＡ０〜ＳＭＡｋのそれぞれは、図の垂直方向に平行
して配置される所定数のサブワード線ＳＷと、図の水平
方向に平行して配置される所定数組の相補ビット線とを
含む。これらのサブワード線及び相補ビット線の交点に
は、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴ
からなる多数のダイナミック型メモリセルがそれぞれ格
子配列される。メモリアレイＭＡＲＹの具体的構成につ
いては、後で詳細に説明する。
ＳＭＡ０〜ＳＭＡｋのそれぞれは、図の垂直方向に平行
して配置される所定数のサブワード線ＳＷと、図の水平
方向に平行して配置される所定数組の相補ビット線とを
含む。これらのサブワード線及び相補ビット線の交点に
は、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴ
からなる多数のダイナミック型メモリセルがそれぞれ格
子配列される。メモリアレイＭＡＲＹの具体的構成につ
いては、後で詳細に説明する。
【００１６】メモリアレイＭＡＲＹのサブメモリアレイ
ＳＭＡ０〜ＳＭＡｋを構成するサブワードＳＷは、対応
するサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋに結合さ
れ、択一的に選択レベルとされる。サブワード線駆動回
路ＳＷＤ０〜ＳＷＤｋは、サブメモリアレイＳＭＡ０〜
ＳＭＡｋの各サブワード線ＳＷに対応して設けられる単
位サブワード線駆動回路を備える。これらの単位サブワ
ード線駆動回路には、メインワード線駆動回路ＭＷＤか
ら対応するメインワード線ＭＷを介してメインワード線
駆動信号ＭＷが順次４個ずつ共通に供給されるととも
に、図示されない４ビットのワード線選択駆動信号が共
通に供給される。サブワード線駆動回路ＳＷＤ０〜ＳＷ
Ｄｋの具体的構成については、後で詳細に説明する。
ＳＭＡ０〜ＳＭＡｋを構成するサブワードＳＷは、対応
するサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋに結合さ
れ、択一的に選択レベルとされる。サブワード線駆動回
路ＳＷＤ０〜ＳＷＤｋは、サブメモリアレイＳＭＡ０〜
ＳＭＡｋの各サブワード線ＳＷに対応して設けられる単
位サブワード線駆動回路を備える。これらの単位サブワ
ード線駆動回路には、メインワード線駆動回路ＭＷＤか
ら対応するメインワード線ＭＷを介してメインワード線
駆動信号ＭＷが順次４個ずつ共通に供給されるととも
に、図示されない４ビットのワード線選択駆動信号が共
通に供給される。サブワード線駆動回路ＳＷＤ０〜ＳＷ
Ｄｋの具体的構成については、後で詳細に説明する。
【００１７】メインワード線駆動回路ＭＷＤには、Ｘア
ドレスデコーダＸＤから所定ビットのメインワード線選
択信号が供給される。また、ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給され、タイミング発生回路
ＴＧから内部制御信号ＸＧが供給される。さらに、Ｘア
ドレスバッファＸＢには、外部のアクセス装置からアド
レス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０
〜ＡＸｉが時分割的に供給されるとともに、タイミング
発生回路ＴＧから内部制御信号ＸＬが供給される。
ドレスデコーダＸＤから所定ビットのメインワード線選
択信号が供給される。また、ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給され、タイミング発生回路
ＴＧから内部制御信号ＸＧが供給される。さらに、Ｘア
ドレスバッファＸＢには、外部のアクセス装置からアド
レス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０
〜ＡＸｉが時分割的に供給されるとともに、タイミング
発生回路ＴＧから内部制御信号ＸＬが供給される。
【００１８】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに非反転
及び反転信号からなる内部アドレス信号Ｘ０〜Ｘｉを形
成し、ＸアドレスデコーダＸＤに供給する。
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに非反転
及び反転信号からなる内部アドレス信号Ｘ０〜Ｘｉを形
成し、ＸアドレスデコーダＸＤに供給する。
【００１９】ＸアドレスデコーダＸＤは、後述するよう
に、図示されないメインワード線駆動デコーダ及びワー
ド線選択駆動デコーダを備える。このうち、メインワー
ド線駆動デコーダは、内部制御信号ＸＧのハイレベルを
受けて選択的に動作状態となり、ＸアドレスバッファＸ
Ｂから供給される内部アドレス信号Ｘ０〜Ｘｉの上位ｉ
−１ビットつまり内部アドレス信号Ｘ２〜Ｘｉをデコー
ドして、メインワード線駆動回路ＭＷＤに対する図示さ
れないメインワード線選択信号の対応するビットを択一
的にロウレベルの選択レベルとする。また、ワード線選
択駆動デコーダは、内部制御信号ＸＧのハイレベルを受
けて選択的に動作状態となり、内部アドレス信号Ｘ０〜
Ｘｉの下位２ビットつまり内部アドレス信号Ｘ０及びＸ
１をデコードして、メインワード線駆動回路ＭＷＤに対
する図示されないワード線選択信号の対応するビットを
択一的にロウレベルの選択レベルとする。
に、図示されないメインワード線駆動デコーダ及びワー
ド線選択駆動デコーダを備える。このうち、メインワー
ド線駆動デコーダは、内部制御信号ＸＧのハイレベルを
受けて選択的に動作状態となり、ＸアドレスバッファＸ
Ｂから供給される内部アドレス信号Ｘ０〜Ｘｉの上位ｉ
−１ビットつまり内部アドレス信号Ｘ２〜Ｘｉをデコー
ドして、メインワード線駆動回路ＭＷＤに対する図示さ
れないメインワード線選択信号の対応するビットを択一
的にロウレベルの選択レベルとする。また、ワード線選
択駆動デコーダは、内部制御信号ＸＧのハイレベルを受
けて選択的に動作状態となり、内部アドレス信号Ｘ０〜
Ｘｉの下位２ビットつまり内部アドレス信号Ｘ０及びＸ
１をデコードして、メインワード線駆動回路ＭＷＤに対
する図示されないワード線選択信号の対応するビットを
択一的にロウレベルの選択レベルとする。
【００２０】一方、メインワード線駆動回路ＭＷＤは、
ＸアドレスデコーダＸＤのメインワード線駆動デコーダ
から供給されるメインワード線選択信号をもとに、メモ
リアレイＭＡＲＹの対応するメインワード線つまりはメ
インワード線駆動信号ＭＷの対応するビットを択一的に
ハイレベルの選択レベルとするとともに、Ｘアドレスデ
コーダＸＤのワード線選択駆動デコーダから供給される
ワード線選択信号をもとに、非反転及び反転信号からな
るワード線選択駆動信号の対応するビットを択一的に論
理“１”（ここで、その非反転信号がハイレベルとされ
反転信号がロウレベルとされる状態を論理“１”と称
し、その逆の状態を論理“０”と称する。以下同様）と
する。さらに、サブワード線駆動回路ＳＷＤ０〜ＳＷＤ
ｋは、メインワード線駆動回路ＭＷＤから供給されるメ
インワード線駆動信号ＭＷＢ及びワード線選択駆動信号
を組み合わせて、対応するサブメモリアレイＳＭＡ０〜
ＳＭＡｋのサブワード線ＳＷを択一的に所定の選択レベ
ルとする。
ＸアドレスデコーダＸＤのメインワード線駆動デコーダ
から供給されるメインワード線選択信号をもとに、メモ
リアレイＭＡＲＹの対応するメインワード線つまりはメ
インワード線駆動信号ＭＷの対応するビットを択一的に
ハイレベルの選択レベルとするとともに、Ｘアドレスデ
コーダＸＤのワード線選択駆動デコーダから供給される
ワード線選択信号をもとに、非反転及び反転信号からな
るワード線選択駆動信号の対応するビットを択一的に論
理“１”（ここで、その非反転信号がハイレベルとされ
反転信号がロウレベルとされる状態を論理“１”と称
し、その逆の状態を論理“０”と称する。以下同様）と
する。さらに、サブワード線駆動回路ＳＷＤ０〜ＳＷＤ
ｋは、メインワード線駆動回路ＭＷＤから供給されるメ
インワード線駆動信号ＭＷＢ及びワード線選択駆動信号
を組み合わせて、対応するサブメモリアレイＳＭＡ０〜
ＳＭＡｋのサブワード線ＳＷを択一的に所定の選択レベ
ルとする。
【００２１】この実施例において、ダイナミック型ＲＡ
Ｍは、ネガティブワード線方式をとり、サブメモリアレ
イＳＭＡ０〜ＳＭＡｋを構成するサブワード線ＳＷの非
選択レベルは、第２の電位つまり例えば−０．９Ｖ（ボ
ルト）のような負電位の内部電圧ＶＮＮとされ、その選
択レベルは、第１の電位つまり例えば＋３．３Ｖのよう
な正電位の電源電圧ＶＤＤとされる。また、この実施例
では、サブワード線ＳＷに対応して設けられるサブワー
ド線駆動回路ＳＷＤ０〜ＳＷＤｋの各単位サブワード線
駆動回路が、すべてＮチャンネルＭＯＳＦＥＴによって
構成されるとともに、選択レベルとなったメインワード
線ＭＷのレベルが、まず所定期間だけ一時的に回路の接
地電位つまり接地電位ＶＳＳとされた後、内部電圧ＶＮ
Ｎとされる。これにより、その動作を安定化しつつ、ダ
イナミック型ＲＡＭのチップサイズを縮小し、その低コ
スト化を図ることができる。なお、サブワード線駆動回
路ＳＷＤ０〜ＳＷＤｋの具体的構成等ならびにメインワ
ード線ＭＷ及びサブワード線ＳＷの選択及び非選択レベ
ル等については、後で詳細に説明する。
Ｍは、ネガティブワード線方式をとり、サブメモリアレ
イＳＭＡ０〜ＳＭＡｋを構成するサブワード線ＳＷの非
選択レベルは、第２の電位つまり例えば−０．９Ｖ（ボ
ルト）のような負電位の内部電圧ＶＮＮとされ、その選
択レベルは、第１の電位つまり例えば＋３．３Ｖのよう
な正電位の電源電圧ＶＤＤとされる。また、この実施例
では、サブワード線ＳＷに対応して設けられるサブワー
ド線駆動回路ＳＷＤ０〜ＳＷＤｋの各単位サブワード線
駆動回路が、すべてＮチャンネルＭＯＳＦＥＴによって
構成されるとともに、選択レベルとなったメインワード
線ＭＷのレベルが、まず所定期間だけ一時的に回路の接
地電位つまり接地電位ＶＳＳとされた後、内部電圧ＶＮ
Ｎとされる。これにより、その動作を安定化しつつ、ダ
イナミック型ＲＡＭのチップサイズを縮小し、その低コ
スト化を図ることができる。なお、サブワード線駆動回
路ＳＷＤ０〜ＳＷＤｋの具体的構成等ならびにメインワ
ード線ＭＷ及びサブワード線ＳＷの選択及び非選択レベ
ル等については、後で詳細に説明する。
【００２２】次に、メモリアレイＭＡＲＹのサブメモリ
アレイＳＭＡ０〜ＳＭＡｋを構成する相補ビット線は、
センスアンプＳＡに結合されるとともに、このセンスア
ンプＳＡを介してｊ＋１組ずつ選択的に相補共通データ
線ＣＤ０＊〜ＣＤｊ＊（ここで、例えば非反転共通デー
タ線ＣＤ０Ｔ及び反転共通データ線ＣＤ０Ｂを、合わせ
て相補共通データ線ＣＤ０＊のように＊を付して表す。
以下同様）つまりはデータ入出力回路ＩＯに接続され
る。
アレイＳＭＡ０〜ＳＭＡｋを構成する相補ビット線は、
センスアンプＳＡに結合されるとともに、このセンスア
ンプＳＡを介してｊ＋１組ずつ選択的に相補共通データ
線ＣＤ０＊〜ＣＤｊ＊（ここで、例えば非反転共通デー
タ線ＣＤ０Ｔ及び反転共通データ線ＣＤ０Ｂを、合わせ
て相補共通データ線ＣＤ０＊のように＊を付して表す。
以下同様）つまりはデータ入出力回路ＩＯに接続され
る。
【００２３】センスアンプＳＡには、Ｙアドレスデコー
ダＹＤから図示されない所定ビットのビット線選択信号
が供給されるとともに、タイミング発生回路ＴＧから内
部制御信号ＰＡが供給される。また、Ｙアドレスデコー
ダＹＤには、ＹアドレスバッファＹＢからｉ＋１ビット
の内部アドレス信号Ｙ０〜Ｙｉが供給され、タイミング
発生回路ＴＧから内部制御信号ＹＧが供給される。さら
に、ＹアドレスバッファＹＢには、外部のアクセス装置
からアドレス入力端子Ａ０〜Ａｉを介してＹアドレス信
号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミング発
生回路ＴＧから内部制御信号ＹＬが供給される。なお、
センスアンプＳＡ及びＹアドレスデコーダＹＤは、実際
にはサブメモリアレイＳＭＡ０〜ＳＭＡｋに対応して分
割されるが、本発明の主旨には直接関係ないため一体化
して示した。
ダＹＤから図示されない所定ビットのビット線選択信号
が供給されるとともに、タイミング発生回路ＴＧから内
部制御信号ＰＡが供給される。また、Ｙアドレスデコー
ダＹＤには、ＹアドレスバッファＹＢからｉ＋１ビット
の内部アドレス信号Ｙ０〜Ｙｉが供給され、タイミング
発生回路ＴＧから内部制御信号ＹＧが供給される。さら
に、ＹアドレスバッファＹＢには、外部のアクセス装置
からアドレス入力端子Ａ０〜Ａｉを介してＹアドレス信
号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミング発
生回路ＴＧから内部制御信号ＹＬが供給される。なお、
センスアンプＳＡ及びＹアドレスデコーダＹＤは、実際
にはサブメモリアレイＳＭＡ０〜ＳＭＡｋに対応して分
割されるが、本発明の主旨には直接関係ないため一体化
して示した。
【００２４】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに非反転
及び反転信号からなる内部アドレス信号Ｙ０〜Ｙｉを形
成して、ＹアドレスデコーダＹＤに供給する。また、Ｙ
アドレスデコーダＹＤは、内部制御信号ＹＧのハイレベ
ルを受けて選択的に動作状態とされ、Ｙアドレスバッフ
ァＹＢから供給される内部アドレス信号Ｙ０〜Ｙｉをデ
コードして、センスアンプＳＡに対するビット線選択信
号の対応するビットを択一的にハイレベルの選択レベル
とする。
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに非反転
及び反転信号からなる内部アドレス信号Ｙ０〜Ｙｉを形
成して、ＹアドレスデコーダＹＤに供給する。また、Ｙ
アドレスデコーダＹＤは、内部制御信号ＹＧのハイレベ
ルを受けて選択的に動作状態とされ、Ｙアドレスバッフ
ァＹＢから供給される内部アドレス信号Ｙ０〜Ｙｉをデ
コードして、センスアンプＳＡに対するビット線選択信
号の対応するビットを択一的にハイレベルの選択レベル
とする。
【００２５】センスアンプＳＡは、メモリアレイＭＡＲ
ＹつまりサブメモリアレイＳＭＡ０〜ＳＭＡｋの各相補
ビット線に対応して設けられる所定数の単位回路を含
み、これらの単位回路のそれぞれは、単位増幅回路，ビ
ット線プリチャージ回路ならびにスイッチＭＯＳＦＥＴ
を含む。このうち、各単位回路の単位増幅回路は、ダイ
ナミック型ＲＡＭが選択状態とされ内部制御信号ＰＡが
ハイレベルとされることで選択的にかつ一斉に動作状態
とされ、メモリアレイＭＡＲＹつまりサブメモリアレイ
ＳＭＡ０〜ＳＭＡｋの選択サブワード線に結合された所
定数のメモリセルから対応する相補ビット線を介して出
力される微小読み出し信号をそれぞれ増幅して、ハイレ
ベル又はロウレベルの２値読み出し信号とする。
ＹつまりサブメモリアレイＳＭＡ０〜ＳＭＡｋの各相補
ビット線に対応して設けられる所定数の単位回路を含
み、これらの単位回路のそれぞれは、単位増幅回路，ビ
ット線プリチャージ回路ならびにスイッチＭＯＳＦＥＴ
を含む。このうち、各単位回路の単位増幅回路は、ダイ
ナミック型ＲＡＭが選択状態とされ内部制御信号ＰＡが
ハイレベルとされることで選択的にかつ一斉に動作状態
とされ、メモリアレイＭＡＲＹつまりサブメモリアレイ
ＳＭＡ０〜ＳＭＡｋの選択サブワード線に結合された所
定数のメモリセルから対応する相補ビット線を介して出
力される微小読み出し信号をそれぞれ増幅して、ハイレ
ベル又はロウレベルの２値読み出し信号とする。
【００２６】一方、センスアンプＳＡの各単位回路のビ
ット線プリチャージ回路は、図示されない内部制御信号
ＰＣのハイレベルを受けて選択的にかつ一斉に動作状態
となり、メモリアレイＭＡＲＹつまりサブメモリアレイ
ＳＭＡ０〜ＳＭＡｋの対応する相補ビット線の非反転及
び反転信号線を所定の中間電位にそれぞれプリチャージ
する。また、各単位回路のスイッチＭＯＳＦＥＴは、ビ
ット線選択信号の対応するビットのハイレベルを受けて
ｊ＋１組ずつ選択的にオン状態となり、メモリアレイＭ
ＡＲＹつまりサブメモリアレイＳＭＡ０〜ＳＭＡｋの対
応するｊ＋１組の相補ビット線と相補共通データ線ＣＤ
０＊〜ＣＤｊ＊すなわちデータ入出力回路ＩＯとの間を
選択的に接続状態とする。
ット線プリチャージ回路は、図示されない内部制御信号
ＰＣのハイレベルを受けて選択的にかつ一斉に動作状態
となり、メモリアレイＭＡＲＹつまりサブメモリアレイ
ＳＭＡ０〜ＳＭＡｋの対応する相補ビット線の非反転及
び反転信号線を所定の中間電位にそれぞれプリチャージ
する。また、各単位回路のスイッチＭＯＳＦＥＴは、ビ
ット線選択信号の対応するビットのハイレベルを受けて
ｊ＋１組ずつ選択的にオン状態となり、メモリアレイＭ
ＡＲＹつまりサブメモリアレイＳＭＡ０〜ＳＭＡｋの対
応するｊ＋１組の相補ビット線と相補共通データ線ＣＤ
０＊〜ＣＤｊ＊すなわちデータ入出力回路ＩＯとの間を
選択的に接続状態とする。
【００２７】相補共通データ線ＣＤ０＊〜ＣＤｊ＊は、
データ入出力回路ＩＯの対応する単位回路に結合され
る。データ入出力回路ＩＯには、タイミング発生回路Ｔ
Ｇから図示されない内部制御信号ＷＰ及びＯＣが供給さ
れる。
データ入出力回路ＩＯの対応する単位回路に結合され
る。データ入出力回路ＩＯには、タイミング発生回路Ｔ
Ｇから図示されない内部制御信号ＷＰ及びＯＣが供給さ
れる。
【００２８】データ入出力回路ＩＯは、相補共通データ
線ＣＤ０＊〜ＣＤｊ＊に対応して設けられるｊ＋１個の
単位回路を備え、これらの単位回路のそれぞれは、ライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、各単位回路
のライトアンプには内部制御信号ＷＰが共通に供給さ
れ、データ出力バッファには内部制御信号ＯＣが共通に
供給される。
線ＣＤ０＊〜ＣＤｊ＊に対応して設けられるｊ＋１個の
単位回路を備え、これらの単位回路のそれぞれは、ライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、各単位回路
のライトアンプには内部制御信号ＷＰが共通に供給さ
れ、データ出力バッファには内部制御信号ＯＣが共通に
供給される。
【００２９】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ
ｊを介して供給されるｊ＋１ビットの書き込みデータを
取り込み、対応するライトアンプに伝達する。このと
き、各単位回路のライトアンプは、内部制御信号ＷＰの
ハイレベルを受けて選択的にかつ一斉に動作状態とな
り、対応するデータ入力バッファから伝達される書き込
みデータをそれぞれ所定の相補書き込み信号とした後、
相補共通データ線ＣＤ０＊〜ＣＤｊ＊からセンスアンプ
ＳＡを介してメモリアレイＭＡＲＹの選択されたｊ＋１
個のメモリセルに書き込む。
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ
ｊを介して供給されるｊ＋１ビットの書き込みデータを
取り込み、対応するライトアンプに伝達する。このと
き、各単位回路のライトアンプは、内部制御信号ＷＰの
ハイレベルを受けて選択的にかつ一斉に動作状態とな
り、対応するデータ入力バッファから伝達される書き込
みデータをそれぞれ所定の相補書き込み信号とした後、
相補共通データ線ＣＤ０＊〜ＣＤｊ＊からセンスアンプ
ＳＡを介してメモリアレイＭＡＲＹの選択されたｊ＋１
個のメモリセルに書き込む。
【００３０】一方、データ入出力回路ＩＯの各単位回路
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択されたｊ＋１個のメモリセルからセンスアンプＳＡ
及び相補共通データ線ＣＤ０＊〜ＣＤｊ＊を介して出力
される２値読み出し信号をさらに増幅し、対応するデー
タ出力バッファに伝達する。このとき、各単位回路のデ
ータ出力バッファは、内部制御信号ＯＣのハイレベルを
受けて選択的にかつ一斉に動作状態となり、対応するメ
インアンプから伝達されるｊ＋１ビットの読み出しデー
タをデータ入出力端子Ｄ０〜Ｄｊを介して外部のアクセ
ス装置に出力する。
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択されたｊ＋１個のメモリセルからセンスアンプＳＡ
及び相補共通データ線ＣＤ０＊〜ＣＤｊ＊を介して出力
される２値読み出し信号をさらに増幅し、対応するデー
タ出力バッファに伝達する。このとき、各単位回路のデ
ータ出力バッファは、内部制御信号ＯＣのハイレベルを
受けて選択的にかつ一斉に動作状態となり、対応するメ
インアンプから伝達されるｊ＋１ビットの読み出しデー
タをデータ入出力端子Ｄ０〜Ｄｊを介して外部のアクセ
ス装置に出力する。
【００３１】タイミング発生回路ＴＧは、外部のアクセ
ス装置から供給されるクロック信号ＣＬＫ及びクロック
イネーブル信号ＣＫＥと、起動制御信号として供給され
るロウアドレスストローブ信号ＲＡＳＢ，カラムアドレ
スストローブ信号ＣＡＳＢならびにライトイネーブル信
号ＷＥＢとをもとに、上記各種の内部制御信号を選択的
に形成して、ダイナミック型ＲＡＭの各部に供給する。
これにより、この実施例のダイナミック型ＲＡＭは、ク
ロック信号ＣＬＫに従って同期動作され、その動作モー
ドは、起動制御信号たるロウアドレスストローブ信号Ｒ
ＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢならび
にライトイネーブル信号ＷＥＢの論理レベルの組み合わ
せに従って選択的に指定されるものとなる。
ス装置から供給されるクロック信号ＣＬＫ及びクロック
イネーブル信号ＣＫＥと、起動制御信号として供給され
るロウアドレスストローブ信号ＲＡＳＢ，カラムアドレ
スストローブ信号ＣＡＳＢならびにライトイネーブル信
号ＷＥＢとをもとに、上記各種の内部制御信号を選択的
に形成して、ダイナミック型ＲＡＭの各部に供給する。
これにより、この実施例のダイナミック型ＲＡＭは、ク
ロック信号ＣＬＫに従って同期動作され、その動作モー
ドは、起動制御信号たるロウアドレスストローブ信号Ｒ
ＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢならび
にライトイネーブル信号ＷＥＢの論理レベルの組み合わ
せに従って選択的に指定されるものとなる。
【００３２】この実施例において、ダイナミック型ＲＡ
Ｍには、外部端子ＶＤＤ及びＶＳＳを介して、その動作
電源となる電源電圧ＶＤＤ及び接地電位ＶＳＳがそれぞ
れ供給される。また、ダイナミック型ＲＡＭは、前述の
ように、ネガティブワード線方式をとり、メモリアレイ
ＭＡＲＹのサブメモリアレイＳＭＡ０〜ＳＭＡｋを構成
するサブワード線ＳＷの非選択レベルが−０．９Ｖのよ
うな負電位の内部電圧ＶＮＮとされるとともに、その周
辺回路の動作電源は、例えば＋１．８Ｖのような比較的
絶対値の小さな内部電圧ＶＤＬとされる。このため、ダ
イナミック型ＲＡＭは、外部から供給される電源電圧Ｖ
ＤＤ及び接地電位ＶＳＳをもとに内部電圧ＶＤＬ及びＶ
ＮＮを生成する内部電圧発生回路ＶＧを備える。
Ｍには、外部端子ＶＤＤ及びＶＳＳを介して、その動作
電源となる電源電圧ＶＤＤ及び接地電位ＶＳＳがそれぞ
れ供給される。また、ダイナミック型ＲＡＭは、前述の
ように、ネガティブワード線方式をとり、メモリアレイ
ＭＡＲＹのサブメモリアレイＳＭＡ０〜ＳＭＡｋを構成
するサブワード線ＳＷの非選択レベルが−０．９Ｖのよ
うな負電位の内部電圧ＶＮＮとされるとともに、その周
辺回路の動作電源は、例えば＋１．８Ｖのような比較的
絶対値の小さな内部電圧ＶＤＬとされる。このため、ダ
イナミック型ＲＡＭは、外部から供給される電源電圧Ｖ
ＤＤ及び接地電位ＶＳＳをもとに内部電圧ＶＤＬ及びＶ
ＮＮを生成する内部電圧発生回路ＶＧを備える。
【００３３】図２には、図１のダイナミック型ＲＡＭに
含まれるメインワード線駆動回路ＭＷＤの第１の実施例
のブロック図が示されている。同図をもとに、この実施
例のダイナミック型ＲＡＭに含まれるメインワード線駆
動回路ＭＷＤの構成及び動作の概要について説明する。
なお、図２には、この実施例のダイナミック型ＲＡＭに
含まれるＸアドレスデコーダＸＤのブロック構成が併記
される。
含まれるメインワード線駆動回路ＭＷＤの第１の実施例
のブロック図が示されている。同図をもとに、この実施
例のダイナミック型ＲＡＭに含まれるメインワード線駆
動回路ＭＷＤの構成及び動作の概要について説明する。
なお、図２には、この実施例のダイナミック型ＲＡＭに
含まれるＸアドレスデコーダＸＤのブロック構成が併記
される。
【００３４】図２において、メインワード線駆動回路Ｍ
ＷＤは、ワード線選択駆動信号ＦＸ０＊〜ＦＸ３＊に対
応して設けられる４個の単位ワード線選択駆動回路ＵＦ
ＸＤ０〜ＵＦＸＤ３と、メインワード線ＭＷ０〜ＭＷｐ
に対応して設けられるｐ＋１個の単位メインワード線駆
動回路ＵＭＷＤ０〜ＵＭＷＤｍとを含む。このうち、単
位ワード線選択駆動回路ＵＦＸＤ０〜ＵＦＸＤ３には、
ＸアドレスデコーダＸＤのワード線選択駆動デコーダＦ
ＸＳＤから対応するワード線選択信号ＦＳ０Ｂ〜ＦＳ３
Ｂが供給され、単位メインワード線駆動回路ＵＭＷＤ０
〜ＵＭＷＤｐには、そのメインワード線駆動デコーダＭ
ＷＳＤから対応するメインワード線選択信号ＭＳ０Ｂ〜
ＭＳｐＢが供給される。ＸアドレスデコーダＸＤのワー
ド線選択駆動デコーダＦＸＳＤには、Ｘアドレスバッフ
ァＸＢから下位２ビットの内部アドレス信号Ｘ０〜Ｘ１
が供給され、メインワード線駆動デコーダＭＷＳＤに
は、上位ｉ−１ビットの内部アドレス信号Ｘ２〜Ｘｉが
供給される。これらのワード線選択駆動デコーダ及びメ
インワード線駆動デコーダには、さらにタイミング発生
回路ＴＧから内部制御信号ＸＧが共通に供給される。
ＷＤは、ワード線選択駆動信号ＦＸ０＊〜ＦＸ３＊に対
応して設けられる４個の単位ワード線選択駆動回路ＵＦ
ＸＤ０〜ＵＦＸＤ３と、メインワード線ＭＷ０〜ＭＷｐ
に対応して設けられるｐ＋１個の単位メインワード線駆
動回路ＵＭＷＤ０〜ＵＭＷＤｍとを含む。このうち、単
位ワード線選択駆動回路ＵＦＸＤ０〜ＵＦＸＤ３には、
ＸアドレスデコーダＸＤのワード線選択駆動デコーダＦ
ＸＳＤから対応するワード線選択信号ＦＳ０Ｂ〜ＦＳ３
Ｂが供給され、単位メインワード線駆動回路ＵＭＷＤ０
〜ＵＭＷＤｐには、そのメインワード線駆動デコーダＭ
ＷＳＤから対応するメインワード線選択信号ＭＳ０Ｂ〜
ＭＳｐＢが供給される。ＸアドレスデコーダＸＤのワー
ド線選択駆動デコーダＦＸＳＤには、Ｘアドレスバッフ
ァＸＢから下位２ビットの内部アドレス信号Ｘ０〜Ｘ１
が供給され、メインワード線駆動デコーダＭＷＳＤに
は、上位ｉ−１ビットの内部アドレス信号Ｘ２〜Ｘｉが
供給される。これらのワード線選択駆動デコーダ及びメ
インワード線駆動デコーダには、さらにタイミング発生
回路ＴＧから内部制御信号ＸＧが共通に供給される。
【００３５】ＸアドレスデコーダＸＤのワード線選択駆
動デコーダＦＸＳＤは、前述のように、内部制御信号Ｘ
Ｇのハイレベルを受けて選択的に動作状態となり、内部
アドレス信号Ｘ０〜Ｘ１をデコードして、メインワード
線駆動回路ＭＷＤに対するワード線選択信号ＦＳ０Ｂ〜
ＦＳ３Ｂの対応するビットを択一的にロウレベルの選択
レベルとする。また、メインワード線駆動デコーダＭＷ
ＳＤは、内部制御信号ＸＧのハイレベルを受けて選択的
に動作状態となり、ＸアドレスバッファＸＢから供給さ
れる内部アドレス信号Ｘ２〜Ｘｉをデコードして、メイ
ンワード線駆動回路ＭＷＤに対するメインワード線選択
信号ＭＳ０Ｂ〜ＭＳｐＢの対応するビットを択一的にロ
ウレベルの選択レベルとする。
動デコーダＦＸＳＤは、前述のように、内部制御信号Ｘ
Ｇのハイレベルを受けて選択的に動作状態となり、内部
アドレス信号Ｘ０〜Ｘ１をデコードして、メインワード
線駆動回路ＭＷＤに対するワード線選択信号ＦＳ０Ｂ〜
ＦＳ３Ｂの対応するビットを択一的にロウレベルの選択
レベルとする。また、メインワード線駆動デコーダＭＷ
ＳＤは、内部制御信号ＸＧのハイレベルを受けて選択的
に動作状態となり、ＸアドレスバッファＸＢから供給さ
れる内部アドレス信号Ｘ２〜Ｘｉをデコードして、メイ
ンワード線駆動回路ＭＷＤに対するメインワード線選択
信号ＭＳ０Ｂ〜ＭＳｐＢの対応するビットを択一的にロ
ウレベルの選択レベルとする。
【００３６】メインワード線駆動回路ＭＷＤのワード線
選択駆動デコーダＦＸＳＤは、ＸアドレスデコーダＸＤ
のワード線選択駆動デコーダＦＸＳＤから供給されるワ
ード線選択信号ＦＳ０Ｂ〜ＦＳ３Ｂをもとに、その有効
レベルを電源電圧ＶＤＤとしその無効レベルを内部電圧
ＶＮＮとする非反転ワード線選択信号ＦＸ０Ｔ〜ＦＸ３
Ｔと、その有効レベルを内部電圧ＶＮＮとしその無効レ
ベルを内部電圧ＶＤＬとする反転ワード線選択信号ＦＸ
０Ｂ〜ＦＸ３Ｂとを選択的に形成し、メモリアレイＭＡ
ＲＹのサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋに供給
する。また、メインワード線駆動デコーダＭＷＳＤは、
ＸアドレスデコーダＸＤのメインワード線駆動デコーダ
ＭＷＳＤから供給されるメインワード線選択信号ＭＳ０
Ｂ〜ＭＳｐＢをもとに、その有効レベルを電源電圧ＶＤ
Ｄとしその最終的な無効レベルを内部電圧ＶＮＮとする
メインワード線駆動信号ＭＷ０〜ＭＷｐを選択的に形成
して、メインワード線ＭＷ０〜ＭＷｐを介してメモリア
レイＭＡＲＹのサブワード線駆動回路ＳＷＤ０〜ＳＷＤ
ｋに供給する。
選択駆動デコーダＦＸＳＤは、ＸアドレスデコーダＸＤ
のワード線選択駆動デコーダＦＸＳＤから供給されるワ
ード線選択信号ＦＳ０Ｂ〜ＦＳ３Ｂをもとに、その有効
レベルを電源電圧ＶＤＤとしその無効レベルを内部電圧
ＶＮＮとする非反転ワード線選択信号ＦＸ０Ｔ〜ＦＸ３
Ｔと、その有効レベルを内部電圧ＶＮＮとしその無効レ
ベルを内部電圧ＶＤＬとする反転ワード線選択信号ＦＸ
０Ｂ〜ＦＸ３Ｂとを選択的に形成し、メモリアレイＭＡ
ＲＹのサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋに供給
する。また、メインワード線駆動デコーダＭＷＳＤは、
ＸアドレスデコーダＸＤのメインワード線駆動デコーダ
ＭＷＳＤから供給されるメインワード線選択信号ＭＳ０
Ｂ〜ＭＳｐＢをもとに、その有効レベルを電源電圧ＶＤ
Ｄとしその最終的な無効レベルを内部電圧ＶＮＮとする
メインワード線駆動信号ＭＷ０〜ＭＷｐを選択的に形成
して、メインワード線ＭＷ０〜ＭＷｐを介してメモリア
レイＭＡＲＹのサブワード線駆動回路ＳＷＤ０〜ＳＷＤ
ｋに供給する。
【００３７】なお、単位メインワード線駆動回路ＵＭＷ
Ｄ０〜ＵＭＷＤｐは、メインワード線駆動信号ＭＷ０〜
ＭＷｐを内部電圧ＶＮＮの無効レベルとする直前、所定
期間だけ一時的に接地電位ＶＳＳとする。このことを含
めて、単位ワード線選択駆動回路ＵＦＸＤ０〜ＵＦＸＤ
３ならびに単位メインワード線駆動回路ＵＭＷＤ０〜Ｕ
ＭＷＤｍの具体的構成等については、後で詳細に説明す
る。
Ｄ０〜ＵＭＷＤｐは、メインワード線駆動信号ＭＷ０〜
ＭＷｐを内部電圧ＶＮＮの無効レベルとする直前、所定
期間だけ一時的に接地電位ＶＳＳとする。このことを含
めて、単位ワード線選択駆動回路ＵＦＸＤ０〜ＵＦＸＤ
３ならびに単位メインワード線駆動回路ＵＭＷＤ０〜Ｕ
ＭＷＤｍの具体的構成等については、後で詳細に説明す
る。
【００３８】図３には、図２のメインワード線駆動回路
ＭＷＤに含まれる単位ワード線選択駆動回路ＵＦＸＤ０
の一実施例の回路図が示され、図４には、その一実施例
の信号波形図が示されている。これらの図をもとに、こ
の実施例のダイナミック型ＲＡＭのメインワード線駆動
回路ＭＷＤに含まれる単位ワード線選択駆動回路ＵＦＸ
Ｄ０〜ＵＦＸＤ３の具体的構成及び動作を説明する。な
お、図３では、単位ワード線選択駆動回路ＵＦＸＤ０を
もってすべての単位ワード線選択駆動回路ＵＦＸＤ０〜
ＵＦＸＤ３を説明する。以下の回路図において、そのチ
ャネル（バックゲート）部に矢印が付されるＭＯＳＦＥ
ＴはＰチャンネル型であって、矢印の付されないＮチャ
ンネルＭＯＳＦＥＴと区別して示される。また、各論理
ゲートに近接して記される電源電圧ＶＤＤ及び内部電圧
ＶＤＬならびに接地電位ＶＳＳ及び内部電圧ＶＮＮは、
それぞれ各論理ゲートの高電位側及び低電位側動作電源
を示すが、このような表示のない論理ゲートは、内部電
圧ＶＤＬをその高電位側動作電源とし、接地電位ＶＳＳ
をその低電位側動作電源とする。
ＭＷＤに含まれる単位ワード線選択駆動回路ＵＦＸＤ０
の一実施例の回路図が示され、図４には、その一実施例
の信号波形図が示されている。これらの図をもとに、こ
の実施例のダイナミック型ＲＡＭのメインワード線駆動
回路ＭＷＤに含まれる単位ワード線選択駆動回路ＵＦＸ
Ｄ０〜ＵＦＸＤ３の具体的構成及び動作を説明する。な
お、図３では、単位ワード線選択駆動回路ＵＦＸＤ０を
もってすべての単位ワード線選択駆動回路ＵＦＸＤ０〜
ＵＦＸＤ３を説明する。以下の回路図において、そのチ
ャネル（バックゲート）部に矢印が付されるＭＯＳＦＥ
ＴはＰチャンネル型であって、矢印の付されないＮチャ
ンネルＭＯＳＦＥＴと区別して示される。また、各論理
ゲートに近接して記される電源電圧ＶＤＤ及び内部電圧
ＶＤＬならびに接地電位ＶＳＳ及び内部電圧ＶＮＮは、
それぞれ各論理ゲートの高電位側及び低電位側動作電源
を示すが、このような表示のない論理ゲートは、内部電
圧ＶＤＬをその高電位側動作電源とし、接地電位ＶＳＳ
をその低電位側動作電源とする。
【００３９】図３において、単位ワード線選択駆動回路
ＵＦＸＤ０は、１個の遅延回路ＤＬ１と、３個のレベル
シフト回路ＬＳ１〜ＬＳ３とを含む。このうち、遅延回
路ＤＬ１は、その一方の入力端子にＸアドレスデコーダ
ＸＤのワード線選択駆動デコーダＦＸＳＤの対応する出
力信号つまりワード線選択信号ＦＳ０Ｂを受け、その他
方の入力端子にそのインバータＶ１及びＶ２による遅延
信号を受けるナンド（ＮＡＮＤ）ゲートＮＡ１を含む。
このナンドゲートＮＡ１の出力端子つまり内部ノードｎ
ａにおける内部信号ｎａは、レベルシフト回路ＬＳ３を
構成するＰチャンネルＭＯＳＦＥＴＰ６のゲートに供給
される。
ＵＦＸＤ０は、１個の遅延回路ＤＬ１と、３個のレベル
シフト回路ＬＳ１〜ＬＳ３とを含む。このうち、遅延回
路ＤＬ１は、その一方の入力端子にＸアドレスデコーダ
ＸＤのワード線選択駆動デコーダＦＸＳＤの対応する出
力信号つまりワード線選択信号ＦＳ０Ｂを受け、その他
方の入力端子にそのインバータＶ１及びＶ２による遅延
信号を受けるナンド（ＮＡＮＤ）ゲートＮＡ１を含む。
このナンドゲートＮＡ１の出力端子つまり内部ノードｎ
ａにおける内部信号ｎａは、レベルシフト回路ＬＳ３を
構成するＰチャンネルＭＯＳＦＥＴＰ６のゲートに供給
される。
【００４０】ここで、遅延回路ＤＬ１を構成するナンド
ゲートＮＡ１ならびにインバータＶ１及びＶ２は、内部
電圧ＶＤＬをその高電位側動作電源とし、接地電位ＶＳ
Ｓをその低電位側動作電源とする。したがって、これら
の論理回路の出力信号は、ともに内部電圧ＶＤＬをその
ハイレベルとし、接地電位ＶＳＳをそのロウレベルとす
る。また、ＸアドレスデコーダＸＤのワード線選択駆動
デコーダＦＸＳＤから供給されるワード線選択信号ＦＳ
０Ｂは、図４に示されるように、通常、つまりダイナミ
ック型ＲＡＭが待機状態とされるとき内部電圧ＶＤＬつ
まり例えば＋１．８Ｖのようなハイレベルの無効レベル
とされるが、ダイナミック型ＲＡＭが例えばアクティブ
コマンドサイクルで選択状態とされるとき所定のタイミ
ングで接地電位ＶＳＳのようなロウレベルの有効レベル
とされた後、ダイナミック型ＲＡＭが例えばプリチャー
ジコマンドサイクルで選択状態とされることで内部電圧
ＶＤＬのようなハイレベルの無効レベルに戻される。
ゲートＮＡ１ならびにインバータＶ１及びＶ２は、内部
電圧ＶＤＬをその高電位側動作電源とし、接地電位ＶＳ
Ｓをその低電位側動作電源とする。したがって、これら
の論理回路の出力信号は、ともに内部電圧ＶＤＬをその
ハイレベルとし、接地電位ＶＳＳをそのロウレベルとす
る。また、ＸアドレスデコーダＸＤのワード線選択駆動
デコーダＦＸＳＤから供給されるワード線選択信号ＦＳ
０Ｂは、図４に示されるように、通常、つまりダイナミ
ック型ＲＡＭが待機状態とされるとき内部電圧ＶＤＬつ
まり例えば＋１．８Ｖのようなハイレベルの無効レベル
とされるが、ダイナミック型ＲＡＭが例えばアクティブ
コマンドサイクルで選択状態とされるとき所定のタイミ
ングで接地電位ＶＳＳのようなロウレベルの有効レベル
とされた後、ダイナミック型ＲＡＭが例えばプリチャー
ジコマンドサイクルで選択状態とされることで内部電圧
ＶＤＬのようなハイレベルの無効レベルに戻される。
【００４１】言うまでもなく、遅延回路ＤＬ１を構成す
るナンドゲートＮＡ１の出力信号つまり内部信号ｎａ
は、ワード線選択信号ＦＳ０ＢとそのインバータＶ１及
びＶ２による遅延信号がともにハイレベルとされるとき
接地電位ＶＳＳのようなロウレベルとされ、これらの入
力信号のいずれかがロウレベルとされるとき内部電圧Ｖ
ＤＬのようなハイレベルとされる。このため、内部信号
ｎａは、ワード線選択信号ＦＳ０Ｂがハイレベルからロ
ウレベルに変化されるとき、ほぼ遅延されることなくロ
ウレベルからハイレベルに変化するが、ワード線選択信
号ＦＳ０Ｂがロウレベルからハイレベルに変化されると
きには、インバータＶ１及びＶ２の遅延時間ｔ１に相当
する分だけ遅延された後、ハイレベルからロウレベルに
変化する。この遅延時間ｔ１は、後の説明から明らかな
ように、非反転ワード線選択駆動信号ＦＸ０Ｔが無効レ
ベルとされてから反転ワード線選択駆動信号ＦＸ０Ｂが
無効レベルとされるまでの時間差を設定するためのもの
となる。
るナンドゲートＮＡ１の出力信号つまり内部信号ｎａ
は、ワード線選択信号ＦＳ０ＢとそのインバータＶ１及
びＶ２による遅延信号がともにハイレベルとされるとき
接地電位ＶＳＳのようなロウレベルとされ、これらの入
力信号のいずれかがロウレベルとされるとき内部電圧Ｖ
ＤＬのようなハイレベルとされる。このため、内部信号
ｎａは、ワード線選択信号ＦＳ０Ｂがハイレベルからロ
ウレベルに変化されるとき、ほぼ遅延されることなくロ
ウレベルからハイレベルに変化するが、ワード線選択信
号ＦＳ０Ｂがロウレベルからハイレベルに変化されると
きには、インバータＶ１及びＶ２の遅延時間ｔ１に相当
する分だけ遅延された後、ハイレベルからロウレベルに
変化する。この遅延時間ｔ１は、後の説明から明らかな
ように、非反転ワード線選択駆動信号ＦＸ０Ｔが無効レ
ベルとされてから反転ワード線選択駆動信号ＦＸ０Ｂが
無効レベルとされるまでの時間差を設定するためのもの
となる。
【００４２】次に、レベルシフト回路ＬＳ１は、そのゲ
ートにワード線選択信号ＦＳ０Ｂを受けるＮチャンネル
ＭＯＳＦＥＴＮ２と、電源電圧ＶＤＤとＭＯＳＦＥＴＮ
２のゲートとの間に直列形態に設けられるＰチャンネル
ＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１と
を含む。ＭＯＳＦＥＴＮ２のソースは接地電位ＶＳＳに
結合され、そのドレインは、ＰチャンネルＭＯＳＦＥＴ
Ｐ２を介して電源電圧ＶＤＤに結合される。また、ＭＯ
ＳＦＥＴＮ１のゲートは内部電圧供給点ＶＤＬに結合さ
れ、ＭＯＳＦＥＴＰ１のゲートは、ＭＯＳＦＥＴＰ２及
びＮ２の共通結合されたドレインつまり内部ノードｎｂ
に結合される。ＭＯＳＦＥＴＰ２のゲートは、ＭＯＳＦ
ＥＴＰ１及びＮ１の共通結合されたソースに結合され
る。
ートにワード線選択信号ＦＳ０Ｂを受けるＮチャンネル
ＭＯＳＦＥＴＮ２と、電源電圧ＶＤＤとＭＯＳＦＥＴＮ
２のゲートとの間に直列形態に設けられるＰチャンネル
ＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１と
を含む。ＭＯＳＦＥＴＮ２のソースは接地電位ＶＳＳに
結合され、そのドレインは、ＰチャンネルＭＯＳＦＥＴ
Ｐ２を介して電源電圧ＶＤＤに結合される。また、ＭＯ
ＳＦＥＴＮ１のゲートは内部電圧供給点ＶＤＬに結合さ
れ、ＭＯＳＦＥＴＰ１のゲートは、ＭＯＳＦＥＴＰ２及
びＮ２の共通結合されたドレインつまり内部ノードｎｂ
に結合される。ＭＯＳＦＥＴＰ２のゲートは、ＭＯＳＦ
ＥＴＰ１及びＮ１の共通結合されたソースに結合され
る。
【００４３】図４に示されるように、Ｘアドレスデコー
ダＸＤのワード線選択駆動デコーダＦＸＳＤの出力信号
たるワード線選択信号ＦＳ０Ｂが内部電圧ＶＤＬのよう
なハイレベルの無効レベルとされるとき、単位ワード線
選択駆動回路ＵＦＸＤ０のレベルシフト回路ＬＳ１で
は、ＭＯＳＦＥＴＮ２がオン状態となり、内部ノードｎ
ｂにおける内部信号ｎｂは接地電位ＶＳＳのようなロウ
レベルとされる。このとき、ＭＯＳＦＥＴＰ１は内部信
号ｎｂのロウレベルを受けてオン状態となり、ＭＯＳＦ
ＥＴＰ２のゲート電位を電源電圧ＶＤＤつまり例えば＋
３．３Ｖのようなハイレベルとする。このため、ＭＯＳ
ＦＥＴＰ２が完全なオフ状態となり、ＭＯＳＦＥＴＰ２
及びＮ２を介するリーク電流が遮断される。
ダＸＤのワード線選択駆動デコーダＦＸＳＤの出力信号
たるワード線選択信号ＦＳ０Ｂが内部電圧ＶＤＬのよう
なハイレベルの無効レベルとされるとき、単位ワード線
選択駆動回路ＵＦＸＤ０のレベルシフト回路ＬＳ１で
は、ＭＯＳＦＥＴＮ２がオン状態となり、内部ノードｎ
ｂにおける内部信号ｎｂは接地電位ＶＳＳのようなロウ
レベルとされる。このとき、ＭＯＳＦＥＴＰ１は内部信
号ｎｂのロウレベルを受けてオン状態となり、ＭＯＳＦ
ＥＴＰ２のゲート電位を電源電圧ＶＤＤつまり例えば＋
３．３Ｖのようなハイレベルとする。このため、ＭＯＳ
ＦＥＴＰ２が完全なオフ状態となり、ＭＯＳＦＥＴＰ２
及びＮ２を介するリーク電流が遮断される。
【００４４】一方、ワード線選択信号ＦＳ０Ｂが接地電
位ＶＳＳのようなロウレベルの有効レベルとされると
き、レベルシフト回路ＬＳ１では、ＭＯＳＦＥＴＮ２が
オフ状態となり、代わってＭＯＳＦＥＴＰ２がオン状態
となる。このため、内部信号ｎｂの電位が電源電圧ＶＤ
Ｄに向かって上昇し、これを受けてＭＯＳＦＥＴＰ１が
オフ状態となる。この結果、ＭＯＳＦＥＴＰ２が完全な
オン状態となり、内部信号ｎｂの電位は電源電圧ＶＤＤ
のようなハイレベルに達する。以上の結果、内部電圧Ｖ
ＤＬをハイレベルとし接地電位ＶＳＳをロウレベルとす
るワード線選択信号ＦＳ０Ｂの信号レベルは、レベルシ
フト回路ＬＳ１のレベルシフト作用によってそのハイレ
ベルのみが電源電圧ＶＤＤに変換されるものとなる。レ
ベルシフト回路ＬＳ１の出力信号たる内部信号ｎｂは、
レベルシフト回路ＬＳ２を構成するＰチャンネルＭＯＳ
ＦＥＴＰ４のゲートに供給される。
位ＶＳＳのようなロウレベルの有効レベルとされると
き、レベルシフト回路ＬＳ１では、ＭＯＳＦＥＴＮ２が
オフ状態となり、代わってＭＯＳＦＥＴＰ２がオン状態
となる。このため、内部信号ｎｂの電位が電源電圧ＶＤ
Ｄに向かって上昇し、これを受けてＭＯＳＦＥＴＰ１が
オフ状態となる。この結果、ＭＯＳＦＥＴＰ２が完全な
オン状態となり、内部信号ｎｂの電位は電源電圧ＶＤＤ
のようなハイレベルに達する。以上の結果、内部電圧Ｖ
ＤＬをハイレベルとし接地電位ＶＳＳをロウレベルとす
るワード線選択信号ＦＳ０Ｂの信号レベルは、レベルシ
フト回路ＬＳ１のレベルシフト作用によってそのハイレ
ベルのみが電源電圧ＶＤＤに変換されるものとなる。レ
ベルシフト回路ＬＳ１の出力信号たる内部信号ｎｂは、
レベルシフト回路ＬＳ２を構成するＰチャンネルＭＯＳ
ＦＥＴＰ４のゲートに供給される。
【００４５】レベルシフト回路ＬＳ２は、そのゲートに
上記内部信号ｎｂを受けるＰチャンネルＭＯＳＦＥＴＰ
４と、ＭＯＳＦＥＴＰ４のゲートと内部電圧ＶＮＮとの
間に直列形態に設けられるＰチャンネルＭＯＳＦＥＴＰ
３及びＮチャンネルＭＯＳＦＥＴＮ３とを含む。ＭＯＳ
ＦＥＴＰ４のソースは電源電圧ＶＤＤに結合され、その
ドレインは、ＮチャンネルＭＯＳＦＥＴＮ４を介して内
部電圧ＶＮＮに結合される。また、ＭＯＳＦＥＴＰ３の
ゲートは接地電位ＶＳＳに結合され、ＭＯＳＦＥＴＮ３
のゲートは、ＭＯＳＦＥＴＰ４及びＮ４の共通結合され
たドレインつまり内部ノードｎｃに結合される。ＭＯＳ
ＦＥＴＰ４のゲートは、ＭＯＳＦＥＴＰ３及びＮ３の共
通結合されたソースに結合される。
上記内部信号ｎｂを受けるＰチャンネルＭＯＳＦＥＴＰ
４と、ＭＯＳＦＥＴＰ４のゲートと内部電圧ＶＮＮとの
間に直列形態に設けられるＰチャンネルＭＯＳＦＥＴＰ
３及びＮチャンネルＭＯＳＦＥＴＮ３とを含む。ＭＯＳ
ＦＥＴＰ４のソースは電源電圧ＶＤＤに結合され、その
ドレインは、ＮチャンネルＭＯＳＦＥＴＮ４を介して内
部電圧ＶＮＮに結合される。また、ＭＯＳＦＥＴＰ３の
ゲートは接地電位ＶＳＳに結合され、ＭＯＳＦＥＴＮ３
のゲートは、ＭＯＳＦＥＴＰ４及びＮ４の共通結合され
たドレインつまり内部ノードｎｃに結合される。ＭＯＳ
ＦＥＴＰ４のゲートは、ＭＯＳＦＥＴＰ３及びＮ３の共
通結合されたソースに結合される。
【００４６】図４に示されるように、レベルシフト回路
ＬＳ１の出力信号たる内部信号ｎｂが接地電位ＶＳＳの
ようなロウレベルとされるとき、レベルシフト回路ＬＳ
２では、ＭＯＳＦＥＴＰ４がオン状態となり、内部ノー
ドｎｃにおける内部信号ｎｃは電源電圧ＶＤＤのような
ハイレベルとされる。このとき、ＭＯＳＦＥＴＮ３は内
部信号ｎｃのハイレベルを受けてオン状態となり、ＭＯ
ＳＦＥＴＮ４のゲート電位を内部電圧ＶＮＮつまり例え
ば−０．９Ｖのような負電位のロウレベルとする。この
ため、ＭＯＳＦＥＴＮ４が完全なオフ状態となり、これ
によってＭＯＳＦＥＴＰ４及びＮ４を介するリーク電流
が遮断される。
ＬＳ１の出力信号たる内部信号ｎｂが接地電位ＶＳＳの
ようなロウレベルとされるとき、レベルシフト回路ＬＳ
２では、ＭＯＳＦＥＴＰ４がオン状態となり、内部ノー
ドｎｃにおける内部信号ｎｃは電源電圧ＶＤＤのような
ハイレベルとされる。このとき、ＭＯＳＦＥＴＮ３は内
部信号ｎｃのハイレベルを受けてオン状態となり、ＭＯ
ＳＦＥＴＮ４のゲート電位を内部電圧ＶＮＮつまり例え
ば−０．９Ｖのような負電位のロウレベルとする。この
ため、ＭＯＳＦＥＴＮ４が完全なオフ状態となり、これ
によってＭＯＳＦＥＴＰ４及びＮ４を介するリーク電流
が遮断される。
【００４７】一方、内部信号ｎｂが電源電圧ＶＤＤのよ
うなハイレベルとされると、レベルシフト回路ＬＳ２で
は、ＭＯＳＦＥＴＰ４がオフ状態となり、代わってＭＯ
ＳＦＥＴＰＮ４がオン状態となる。このため、内部信号
ｎｃの電位が内部電圧ＶＮＮに向かって低下し、これを
受けてＭＯＳＦＥＴＮ３がオフ状態となる。したがっ
て、ＭＯＳＦＥＴＮ４が完全なオン状態となり、内部信
号ｎｂの電位は内部電圧ＶＮＮのようなロウレベルに達
する。以上の結果、電源電圧ＶＤＤをハイレベルとし接
地電位ＶＳＳをロウレベルとするワード線選択信号ＦＳ
０Ｂの信号レベルは、レベルシフト回路ＬＳ２のレベル
シフト作用によってそのロウレベルのみが内部電圧ＶＮ
Ｎに変換されるものとなる。
うなハイレベルとされると、レベルシフト回路ＬＳ２で
は、ＭＯＳＦＥＴＰ４がオフ状態となり、代わってＭＯ
ＳＦＥＴＰＮ４がオン状態となる。このため、内部信号
ｎｃの電位が内部電圧ＶＮＮに向かって低下し、これを
受けてＭＯＳＦＥＴＮ３がオフ状態となる。したがっ
て、ＭＯＳＦＥＴＮ４が完全なオン状態となり、内部信
号ｎｂの電位は内部電圧ＶＮＮのようなロウレベルに達
する。以上の結果、電源電圧ＶＤＤをハイレベルとし接
地電位ＶＳＳをロウレベルとするワード線選択信号ＦＳ
０Ｂの信号レベルは、レベルシフト回路ＬＳ２のレベル
シフト作用によってそのロウレベルのみが内部電圧ＶＮ
Ｎに変換されるものとなる。
【００４８】レベルシフト回路ＬＳ２の出力信号たる内
部信号ｎｃは、電源電圧ＶＤＤをその高電位側動作電源
とし内部電圧ＶＮＮをその低電位側動作電源とするイン
バータＶ３を経た後、非反転ワード線選択駆動信号ＦＸ
０ＴとなってメモリアレイＭＡＲＹのサブワード線ＳＷ
Ｄ０〜ＳＷＤｋに供給される。これにより、非反転ワー
ド線選択駆動信号ＦＸ０Ｔは、図４に示されるように、
内部電圧ＶＮＮつまり例えば−０．９Ｖをそのロウレベ
ルつまり無効レベルとし、電源電圧ＶＤＤつまり例えば
＋３．３Ｖをそのハイレベルつまり有効レベルとし、か
つその立ち上がり及び立ち下がりがワード線選択信号Ｆ
Ｓ０Ｂの立ち下がり及び立ち上がりに大きく遅れること
のない比較的大振幅の信号となる。
部信号ｎｃは、電源電圧ＶＤＤをその高電位側動作電源
とし内部電圧ＶＮＮをその低電位側動作電源とするイン
バータＶ３を経た後、非反転ワード線選択駆動信号ＦＸ
０ＴとなってメモリアレイＭＡＲＹのサブワード線ＳＷ
Ｄ０〜ＳＷＤｋに供給される。これにより、非反転ワー
ド線選択駆動信号ＦＸ０Ｔは、図４に示されるように、
内部電圧ＶＮＮつまり例えば−０．９Ｖをそのロウレベ
ルつまり無効レベルとし、電源電圧ＶＤＤつまり例えば
＋３．３Ｖをそのハイレベルつまり有効レベルとし、か
つその立ち上がり及び立ち下がりがワード線選択信号Ｆ
Ｓ０Ｂの立ち下がり及び立ち上がりに大きく遅れること
のない比較的大振幅の信号となる。
【００４９】次に、レベルシフト回路ＬＳ３は、上記レ
ベルシフト回路ＬＳ２と同様な回路構成とされ、そのゲ
ートに前記遅延回路ＤＬ１の出力信号たる内部信号ｎａ
を受けるＰチャンネルＭＯＳＦＥＴＰ６と、このＭＯＳ
ＦＥＴＰ６のゲートと内部電圧ＶＮＮとの間に直列形態
に設けられるＰチャンネルＭＯＳＦＥＴＰ５及びＮチャ
ンネルＭＯＳＦＥＴＮ５とを含む。ＭＯＳＦＥＴＰ６の
ソースは内部電圧ＶＤＬに結合され、そのドレインは、
ＮチャンネルＭＯＳＦＥＴＮ６を介して内部電圧ＶＮＮ
に結合される。また、ＭＯＳＦＥＴＰ５のゲートは接地
電位ＶＳＳに結合され、ＭＯＳＦＥＴＮ５のゲートは、
ＭＯＳＦＥＴＰ６及びＮ６の共通結合されたドレインつ
まり内部ノードｎｄに結合される。ＭＯＳＦＥＴＰ６の
ゲートはＭＯＳＦＥＴＰ５及びＮ５の共通結合されたソ
ースに結合される。
ベルシフト回路ＬＳ２と同様な回路構成とされ、そのゲ
ートに前記遅延回路ＤＬ１の出力信号たる内部信号ｎａ
を受けるＰチャンネルＭＯＳＦＥＴＰ６と、このＭＯＳ
ＦＥＴＰ６のゲートと内部電圧ＶＮＮとの間に直列形態
に設けられるＰチャンネルＭＯＳＦＥＴＰ５及びＮチャ
ンネルＭＯＳＦＥＴＮ５とを含む。ＭＯＳＦＥＴＰ６の
ソースは内部電圧ＶＤＬに結合され、そのドレインは、
ＮチャンネルＭＯＳＦＥＴＮ６を介して内部電圧ＶＮＮ
に結合される。また、ＭＯＳＦＥＴＰ５のゲートは接地
電位ＶＳＳに結合され、ＭＯＳＦＥＴＮ５のゲートは、
ＭＯＳＦＥＴＰ６及びＮ６の共通結合されたドレインつ
まり内部ノードｎｄに結合される。ＭＯＳＦＥＴＰ６の
ゲートはＭＯＳＦＥＴＰ５及びＮ５の共通結合されたソ
ースに結合される。
【００５０】図４に示されるように、遅延回路ＤＬ１の
出力信号たる内部信号ｎａが接地電位ＶＳＳのようなロ
ウレベルとされるとき、レベルシフト回路ＬＳ３では、
ＭＯＳＦＥＴＰ６がオン状態となり、内部ノードｎｄに
おける内部信号ｎｄは内部電圧ＶＤＬのようなハイレベ
ルとされる。このとき、ＭＯＳＦＥＴＮ５は内部信号ｎ
ｄのハイレベルを受けてオン状態となり、ＭＯＳＦＥＴ
Ｎ６のゲート電位を内部電圧ＶＮＮのロウレベルとす
る。このため、ＭＯＳＦＥＴＮ６が完全なオフ状態とな
り、ＭＯＳＦＥＴＰ６及びＮ６を介するリーク電流が遮
断される。
出力信号たる内部信号ｎａが接地電位ＶＳＳのようなロ
ウレベルとされるとき、レベルシフト回路ＬＳ３では、
ＭＯＳＦＥＴＰ６がオン状態となり、内部ノードｎｄに
おける内部信号ｎｄは内部電圧ＶＤＬのようなハイレベ
ルとされる。このとき、ＭＯＳＦＥＴＮ５は内部信号ｎ
ｄのハイレベルを受けてオン状態となり、ＭＯＳＦＥＴ
Ｎ６のゲート電位を内部電圧ＶＮＮのロウレベルとす
る。このため、ＭＯＳＦＥＴＮ６が完全なオフ状態とな
り、ＭＯＳＦＥＴＰ６及びＮ６を介するリーク電流が遮
断される。
【００５１】一方、内部信号ｎａが内部電圧ＶＤＬのよ
うなハイレベルとされると、レベルシフト回路ＬＳ３で
はＭＯＳＦＥＴＰ６がオフ状態となり、代わってＭＯＳ
ＦＥＴＰＮ６オン状態となる。このため、内部信号ｎｄ
の電位が内部電圧ＶＮＮに向かって低下し、これを受け
てＭＯＳＦＥＴＮ５がオフ状態となる。したがって、Ｍ
ＯＳＦＥＴＮ６が完全なオン状態となり、内部信号ｎｄ
の電位は内部電圧ＶＮＮのようなロウレベルに達する。
以上の結果、内部電圧ＶＤＬをハイレベルとし接地電位
ＶＳＳをロウレベルとするワード線選択信号ＦＳ０Ｂの
信号レベルは、レベルシフト回路ＬＳ３のレベルシフト
作用によってそのロウレベルのみが内部電圧ＶＮＮに変
換されるものとなる。
うなハイレベルとされると、レベルシフト回路ＬＳ３で
はＭＯＳＦＥＴＰ６がオフ状態となり、代わってＭＯＳ
ＦＥＴＰＮ６オン状態となる。このため、内部信号ｎｄ
の電位が内部電圧ＶＮＮに向かって低下し、これを受け
てＭＯＳＦＥＴＮ５がオフ状態となる。したがって、Ｍ
ＯＳＦＥＴＮ６が完全なオン状態となり、内部信号ｎｄ
の電位は内部電圧ＶＮＮのようなロウレベルに達する。
以上の結果、内部電圧ＶＤＬをハイレベルとし接地電位
ＶＳＳをロウレベルとするワード線選択信号ＦＳ０Ｂの
信号レベルは、レベルシフト回路ＬＳ３のレベルシフト
作用によってそのロウレベルのみが内部電圧ＶＮＮに変
換されるものとなる。
【００５２】レベルシフト回路ＬＳ３の出力信号たる内
部信号ｎｄは、ともに電源電圧ＶＤＤをその高電位側動
作電源とし内部電圧ＶＮＮをその低電位側動作電源とす
る２個のインバータＶ４及びＶ５を経た後、反転ワード
線選択駆動信号ＦＸ０ＢとなってメモリアレイＭＡＲＹ
のサブワード線ＳＷＤ０〜ＳＷＤｋに供給される。した
がって、反転ワード線選択駆動信号ＦＸ０Ｂは、図４に
示されるように、内部電圧ＶＤＬつまり例えば＋１．８
Ｖをそのハイレベルつまり無効レベルとし、内部電圧Ｖ
ＮＮつまり例えば−０．９Ｖをそのロウレベルつまり有
効レベルとし、かつその立ち下がりがワード線選択信号
ＦＳ０Ｂの立ち下がりに対してインバータＶ４及びＶ５
の遅延時間ｔ４１及びｔ４２に相当する分だけ遅くさ
れ、その立ち上がりがワード線選択信号ＦＳ０Ｂの立ち
上がりに対して前記遅延回路ＤＬ１の遅延時間ｔ１なら
びにインバータＶ４及びＶ５の遅延時間ｔ４２に相当す
る分だけ遅くされた比較的大振幅の信号となる。
部信号ｎｄは、ともに電源電圧ＶＤＤをその高電位側動
作電源とし内部電圧ＶＮＮをその低電位側動作電源とす
る２個のインバータＶ４及びＶ５を経た後、反転ワード
線選択駆動信号ＦＸ０ＢとなってメモリアレイＭＡＲＹ
のサブワード線ＳＷＤ０〜ＳＷＤｋに供給される。した
がって、反転ワード線選択駆動信号ＦＸ０Ｂは、図４に
示されるように、内部電圧ＶＤＬつまり例えば＋１．８
Ｖをそのハイレベルつまり無効レベルとし、内部電圧Ｖ
ＮＮつまり例えば−０．９Ｖをそのロウレベルつまり有
効レベルとし、かつその立ち下がりがワード線選択信号
ＦＳ０Ｂの立ち下がりに対してインバータＶ４及びＶ５
の遅延時間ｔ４１及びｔ４２に相当する分だけ遅くさ
れ、その立ち上がりがワード線選択信号ＦＳ０Ｂの立ち
上がりに対して前記遅延回路ＤＬ１の遅延時間ｔ１なら
びにインバータＶ４及びＶ５の遅延時間ｔ４２に相当す
る分だけ遅くされた比較的大振幅の信号となる。
【００５３】なお、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹは、前述のように、ｋ＋１個のサブメモリア
レイＳＭＡ０〜ＳＭＡｋに分割され、これらのサブメモ
リアレイに対応してサブワード線駆動回路ＳＷＤ０〜Ｓ
ＷＤｋが設けられる。このため、上記ワード線選択駆動
信号ＦＸ０＊〜ＦＸ３＊は、実際にはサブメモリアレイ
ＳＭＡ０〜ＳＭＡｋに対応して個別に形成される。
イＭＡＲＹは、前述のように、ｋ＋１個のサブメモリア
レイＳＭＡ０〜ＳＭＡｋに分割され、これらのサブメモ
リアレイに対応してサブワード線駆動回路ＳＷＤ０〜Ｓ
ＷＤｋが設けられる。このため、上記ワード線選択駆動
信号ＦＸ０＊〜ＦＸ３＊は、実際にはサブメモリアレイ
ＳＭＡ０〜ＳＭＡｋに対応して個別に形成される。
【００５４】図５には、図２のメインワード線駆動回路
ＭＷＤに含まれる単位メインワード線駆動回路ＵＭＷＤ
０の一実施例の回路図が示され、図６には、その一実施
例の信号波形図が示されている。これらの図をもとに、
この実施例のダイナミック型ＲＡＭのメインワード線駆
動回路ＭＷＤに含まれる単位メインワード線駆動回路Ｕ
ＭＷＤ０〜ＵＭＷＤｋの具体的構成及び動作について説
明する。なお、図３では、単位メインワード線駆動回路
ＵＭＷＤ０をもってすべての単位メインワード線駆動回
路ＵＭＷＤ０〜ＵＭＷＤｋを説明する。
ＭＷＤに含まれる単位メインワード線駆動回路ＵＭＷＤ
０の一実施例の回路図が示され、図６には、その一実施
例の信号波形図が示されている。これらの図をもとに、
この実施例のダイナミック型ＲＡＭのメインワード線駆
動回路ＭＷＤに含まれる単位メインワード線駆動回路Ｕ
ＭＷＤ０〜ＵＭＷＤｋの具体的構成及び動作について説
明する。なお、図３では、単位メインワード線駆動回路
ＵＭＷＤ０をもってすべての単位メインワード線駆動回
路ＵＭＷＤ０〜ＵＭＷＤｋを説明する。
【００５５】図５において、単位メインワード線駆動回
路ＵＭＷＤ０は、１個の遅延回路ＤＬ２と、２個のレベ
ルシフト回路ＬＳ４及びＬＳ５とを備える。このうち、
遅延回路ＤＬ２は、その一方の入力端子にナンドゲート
ＮＡ２の出力信号つまり内部信号ｎｅを受け、その他方
の入力端子にＸアドレスデコーダＸＤのメインワード線
駆動デコーダＭＷＳＤの出力信号たるメインワード線選
択信号ＭＳ０ＢのインバータＶ９及びＶＡによる遅延信
号を受けるナンドゲートＮＡ３を含む。ナンドゲートＮ
Ａ２の一方の入力端子には、メインワード線選択信号Ｍ
Ｓ０Ｂが供給され、その他方の入力端子には、そのイン
バータＶ６〜Ｖ８による反転遅延信号が供給される。ナ
ンドゲートＮＡ２の出力信号つまり内部信号ｎｅは、上
記ナンドゲートＮＡ３の一方の入力端子に供給されると
ともに、インバータＶＢを経て内部信号ｎｈとなり、Ｍ
ＯＳＦＥＴＮＢのゲートに供給される。また、ナンドゲ
ートＮＡ３の出力信号は、内部信号ｎｆとして、レベル
シフト回路ＬＳ５を構成するＰチャンネルＭＯＳＦＥＴ
ＰＡのゲートに供給される。
路ＵＭＷＤ０は、１個の遅延回路ＤＬ２と、２個のレベ
ルシフト回路ＬＳ４及びＬＳ５とを備える。このうち、
遅延回路ＤＬ２は、その一方の入力端子にナンドゲート
ＮＡ２の出力信号つまり内部信号ｎｅを受け、その他方
の入力端子にＸアドレスデコーダＸＤのメインワード線
駆動デコーダＭＷＳＤの出力信号たるメインワード線選
択信号ＭＳ０ＢのインバータＶ９及びＶＡによる遅延信
号を受けるナンドゲートＮＡ３を含む。ナンドゲートＮ
Ａ２の一方の入力端子には、メインワード線選択信号Ｍ
Ｓ０Ｂが供給され、その他方の入力端子には、そのイン
バータＶ６〜Ｖ８による反転遅延信号が供給される。ナ
ンドゲートＮＡ２の出力信号つまり内部信号ｎｅは、上
記ナンドゲートＮＡ３の一方の入力端子に供給されると
ともに、インバータＶＢを経て内部信号ｎｈとなり、Ｍ
ＯＳＦＥＴＮＢのゲートに供給される。また、ナンドゲ
ートＮＡ３の出力信号は、内部信号ｎｆとして、レベル
シフト回路ＬＳ５を構成するＰチャンネルＭＯＳＦＥＴ
ＰＡのゲートに供給される。
【００５６】図６に示されるように、Ｘアドレスデコー
ダＸＤのメインワード線駆動デコーダＭＷＳＤから供給
されるメインワード線選択信号ＭＳ０Ｂは、通常、つま
りダイナミック型ＲＡＭが待機状態とされるとき内部電
圧ＶＤＬのようなハイレベルの無効レベルとされるが、
ダイナミック型ＲＡＭが例えばアクティブコマンドサイ
クルで選択状態とされるとき所定のタイミングで接地電
位ＶＳＳのようなロウレベルの有効レベルとされた後、
ダイナミック型ＲＡＭが例えばプリチャージコマンドサ
イクルで選択状態とされることで内部電圧ＶＤＬのよう
な無効レベルに戻される。また、遅延回路ＤＬ２を構成
するすべての論理ゲートは、前述のように、内部電圧Ｖ
ＤＬをその高電位側動作電源とし、接地電位ＶＳＳをそ
の低電位側動作電源とするため、各論理ゲートの出力信
号は、そのハイレベルを内部電圧ＶＤＬとし、そのロウ
レベルを接地電位ＶＳＳとする。
ダＸＤのメインワード線駆動デコーダＭＷＳＤから供給
されるメインワード線選択信号ＭＳ０Ｂは、通常、つま
りダイナミック型ＲＡＭが待機状態とされるとき内部電
圧ＶＤＬのようなハイレベルの無効レベルとされるが、
ダイナミック型ＲＡＭが例えばアクティブコマンドサイ
クルで選択状態とされるとき所定のタイミングで接地電
位ＶＳＳのようなロウレベルの有効レベルとされた後、
ダイナミック型ＲＡＭが例えばプリチャージコマンドサ
イクルで選択状態とされることで内部電圧ＶＤＬのよう
な無効レベルに戻される。また、遅延回路ＤＬ２を構成
するすべての論理ゲートは、前述のように、内部電圧Ｖ
ＤＬをその高電位側動作電源とし、接地電位ＶＳＳをそ
の低電位側動作電源とするため、各論理ゲートの出力信
号は、そのハイレベルを内部電圧ＶＤＬとし、そのロウ
レベルを接地電位ＶＳＳとする。
【００５７】言うまでもなく、遅延回路ＤＬ２を構成す
るナンドゲートＮＡ２の出力信号つまり内部信号ｎｅ
は、メインワード線選択信号ＭＳ０Ｂ及びそのインバー
タＶ６〜Ｖ８による反転遅延信号がともにハイレベルと
されるとき接地電位ＶＳＳのようなロウレベルとされ、
これらの入力信号のいずれかがロウレベルとされるとき
は内部電圧ＶＤＬのようなハイレベルとされる。したが
って、内部信号ｎｅは、図６に示されるように、通常内
部電圧ＶＤＬのようなハイレベルとされ、メインワード
線選択信号ＭＳ０Ｂがロウレベルからハイレベルに戻さ
れたとき、インバータＶ６〜Ｖ８の遅延時間ｔ２１に相
当する期間だけ一時的に接地電位ＶＳＳのようなロウレ
ベルとされるパルス信号となる。
るナンドゲートＮＡ２の出力信号つまり内部信号ｎｅ
は、メインワード線選択信号ＭＳ０Ｂ及びそのインバー
タＶ６〜Ｖ８による反転遅延信号がともにハイレベルと
されるとき接地電位ＶＳＳのようなロウレベルとされ、
これらの入力信号のいずれかがロウレベルとされるとき
は内部電圧ＶＤＬのようなハイレベルとされる。したが
って、内部信号ｎｅは、図６に示されるように、通常内
部電圧ＶＤＬのようなハイレベルとされ、メインワード
線選択信号ＭＳ０Ｂがロウレベルからハイレベルに戻さ
れたとき、インバータＶ６〜Ｖ８の遅延時間ｔ２１に相
当する期間だけ一時的に接地電位ＶＳＳのようなロウレ
ベルとされるパルス信号となる。
【００５８】一方、遅延回路ＤＬ２を構成するナンドゲ
ートＮＡ３の出力信号つまり内部信号ｎｆは、ナンドゲ
ートＮＡ２の出力信号つまり内部信号ｎｅとメインワー
ド線選択信号ＭＳ０ＢのインバータＶ９及びＶＡによる
遅延信号がともにハイレベルとされるとき接地電位ＶＳ
Ｓのようなロウレベルとされ、そのいずれかがロウレベ
ルとされるとき内部電圧ＶＤＬのようなハイレベルとさ
れる。したがって、内部信号ｎｆは、通常接地電位ＶＳ
Ｓのようなロウレベルとされ、ダイナミック型ＲＡＭが
アクティブコマンドサイクルで選択状態とされるときに
は、メインワード線選択信号ＭＳ０Ｂの立ち下がりから
インバータＶ９及びＶＡの遅延時間ｔ２２に相当する分
だけ遅れて内部電圧ＶＤＬのようなハイレベルとされ、
ダイナミック型ＲＡＭがプリチャージコマンドサイクル
で選択状態とされ待機状態に戻されたときは、メインワ
ード線選択信号ＭＳ０Ｂの立ち上がりからほぼ内部信号
ｎｅのパルス幅すなわちインバータＶ６〜Ｖ８の遅延時
間ｔ２１に相当する分だけ遅れて接地電位ＶＳＳのよう
なロウレベルに戻される信号となる。
ートＮＡ３の出力信号つまり内部信号ｎｆは、ナンドゲ
ートＮＡ２の出力信号つまり内部信号ｎｅとメインワー
ド線選択信号ＭＳ０ＢのインバータＶ９及びＶＡによる
遅延信号がともにハイレベルとされるとき接地電位ＶＳ
Ｓのようなロウレベルとされ、そのいずれかがロウレベ
ルとされるとき内部電圧ＶＤＬのようなハイレベルとさ
れる。したがって、内部信号ｎｆは、通常接地電位ＶＳ
Ｓのようなロウレベルとされ、ダイナミック型ＲＡＭが
アクティブコマンドサイクルで選択状態とされるときに
は、メインワード線選択信号ＭＳ０Ｂの立ち下がりから
インバータＶ９及びＶＡの遅延時間ｔ２２に相当する分
だけ遅れて内部電圧ＶＤＬのようなハイレベルとされ、
ダイナミック型ＲＡＭがプリチャージコマンドサイクル
で選択状態とされ待機状態に戻されたときは、メインワ
ード線選択信号ＭＳ０Ｂの立ち上がりからほぼ内部信号
ｎｅのパルス幅すなわちインバータＶ６〜Ｖ８の遅延時
間ｔ２１に相当する分だけ遅れて接地電位ＶＳＳのよう
なロウレベルに戻される信号となる。
【００５９】次に、レベルシフト回路ＬＳ４は、前記単
位ワード線選択駆動回路ＵＦＸＤ０のレベルシフト回路
ＬＳ１と同一の回路構成とされ、内部電圧ＶＤＬをその
ハイレベルとし接地電位ＶＳＳをそのロウレベルとする
メインワード線選択信号ＭＳ０Ｂのハイレベルのみを電
源電圧ＶＤＤに変換する。また、レベルシフト回路ＬＳ
５は、前記単位ワード線選択駆動回路ＵＦＸＤ０のレベ
ルシフト回路ＬＳ３と同一の回路構成とされ、内部電圧
ＶＤＬをそのハイレベルとし接地電位ＶＳＳをそのロウ
レベルとする遅延回路ＤＬ２のナンドゲートＮＡ３の出
力信号つまり内部信号ｎｆのロウレベルのみを内部電圧
ＶＮＮに変換する。
位ワード線選択駆動回路ＵＦＸＤ０のレベルシフト回路
ＬＳ１と同一の回路構成とされ、内部電圧ＶＤＬをその
ハイレベルとし接地電位ＶＳＳをそのロウレベルとする
メインワード線選択信号ＭＳ０Ｂのハイレベルのみを電
源電圧ＶＤＤに変換する。また、レベルシフト回路ＬＳ
５は、前記単位ワード線選択駆動回路ＵＦＸＤ０のレベ
ルシフト回路ＬＳ３と同一の回路構成とされ、内部電圧
ＶＤＬをそのハイレベルとし接地電位ＶＳＳをそのロウ
レベルとする遅延回路ＤＬ２のナンドゲートＮＡ３の出
力信号つまり内部信号ｎｆのロウレベルのみを内部電圧
ＶＮＮに変換する。
【００６０】レベルシフト回路ＬＳ４の出力信号は、電
源電圧ＶＤＤをその高電位側動作電源とし接地電位ＶＳ
Ｓをその低電位側動作電源とするインバータＶＣにより
反転された後、内部信号ｎｇとして出力部のＰチャンネ
ルＭＯＳＦＥＴＰＢのゲートに供給される。また、遅延
回路ＤＬ２のナンドゲートＮＡ２の出力信号つまり内部
信号ｎｅは、前述のように、インバータＶＢを介してＮ
チャンネルＭＯＳＦＥＴＮＢのゲートに供給され、レベ
ルシフト回路ＬＳ５の出力信号つまり内部信号ｎｉは、
ＮチャンネルＭＯＳＦＥＴＮＣのゲートに供給される。
源電圧ＶＤＤをその高電位側動作電源とし接地電位ＶＳ
Ｓをその低電位側動作電源とするインバータＶＣにより
反転された後、内部信号ｎｇとして出力部のＰチャンネ
ルＭＯＳＦＥＴＰＢのゲートに供給される。また、遅延
回路ＤＬ２のナンドゲートＮＡ２の出力信号つまり内部
信号ｎｅは、前述のように、インバータＶＢを介してＮ
チャンネルＭＯＳＦＥＴＮＢのゲートに供給され、レベ
ルシフト回路ＬＳ５の出力信号つまり内部信号ｎｉは、
ＮチャンネルＭＯＳＦＥＴＮＣのゲートに供給される。
【００６１】出力部を構成するＭＯＳＦＥＴＰＢのソー
スは電源電圧ＶＤＤに結合され、ＭＯＳＦＥＴＮＢ及び
ＮＣのソースは、それぞれ接地電位ＶＳＳ及び内部電圧
ＶＮＮに結合される。これらのＭＯＳＦＥＴＰＢならび
にＮＢ及びＮＣの共通結合されたドレインは、メインワ
ード線ＭＷ０に結合される。
スは電源電圧ＶＤＤに結合され、ＭＯＳＦＥＴＮＢ及び
ＮＣのソースは、それぞれ接地電位ＶＳＳ及び内部電圧
ＶＮＮに結合される。これらのＭＯＳＦＥＴＰＢならび
にＮＢ及びＮＣの共通結合されたドレインは、メインワ
ード線ＭＷ０に結合される。
【００６２】図６に示されるように、ダイナミック型Ｒ
ＡＭが待機状態とされるとき、単位メインワード線駆動
回路ＵＭＷＤ０では、上記のように、内部信号ｎｇ及び
ｎｉがそれぞれ電源電圧ＶＤＤ又は内部電圧ＶＤＬのよ
うなハイレベルとされ、内部信号ｎｈは接地電位ＶＳＳ
のようなロウレベルとされる。このため、出力部に設け
られたＭＯＳＦＥＴＰＢ及びＮＢはともにオフ状態とな
り、ＭＯＳＦＥＴＮＣがオン状態となって、メインワー
ド線ＭＷ０は内部電圧ＶＮＮつまり例えば−０．９Ｖの
ようなロウレベルの無効レベルとされる。
ＡＭが待機状態とされるとき、単位メインワード線駆動
回路ＵＭＷＤ０では、上記のように、内部信号ｎｇ及び
ｎｉがそれぞれ電源電圧ＶＤＤ又は内部電圧ＶＤＬのよ
うなハイレベルとされ、内部信号ｎｈは接地電位ＶＳＳ
のようなロウレベルとされる。このため、出力部に設け
られたＭＯＳＦＥＴＰＢ及びＮＢはともにオフ状態とな
り、ＭＯＳＦＥＴＮＣがオン状態となって、メインワー
ド線ＭＷ０は内部電圧ＶＮＮつまり例えば−０．９Ｖの
ようなロウレベルの無効レベルとされる。
【００６３】一方、ダイナミック型ＲＡＭがアクティブ
コマンドサイクルで選択状態とされるとき、単位メイン
ワード線駆動回路ＵＭＷＤ０では、まず内部信号ｎｇが
接地電位ＶＳＳのようなロウレベルとされるとともに、
内部信号ｎｉが内部電圧ＶＮＮのようなロウレベルとさ
れ、内部信号ｎｈは接地電位ＶＳＳのようなロウレベル
のままとされる。このため、ＭＯＳＦＥＴＮＣが内部信
号ｎｉのロウレベルを受けてオフ状態となり、ＭＯＳＦ
ＥＴＰＢが内部信号ｎｇのロウレベルを受けてオン状態
となって、メインワード線ＭＷ０は、電源電圧ＶＤＤの
ようなハイレベルの有効レベルとされる。この状態は、
ダイナミック型ＲＡＭが例えばプリチャージコマンドサ
イクルで選択状態とされ、メインワード線選択信号ＭＳ
０Ｂが内部電圧ＶＤＬのようなハイレベルに戻されるま
で継続される。
コマンドサイクルで選択状態とされるとき、単位メイン
ワード線駆動回路ＵＭＷＤ０では、まず内部信号ｎｇが
接地電位ＶＳＳのようなロウレベルとされるとともに、
内部信号ｎｉが内部電圧ＶＮＮのようなロウレベルとさ
れ、内部信号ｎｈは接地電位ＶＳＳのようなロウレベル
のままとされる。このため、ＭＯＳＦＥＴＮＣが内部信
号ｎｉのロウレベルを受けてオフ状態となり、ＭＯＳＦ
ＥＴＰＢが内部信号ｎｇのロウレベルを受けてオン状態
となって、メインワード線ＭＷ０は、電源電圧ＶＤＤの
ようなハイレベルの有効レベルとされる。この状態は、
ダイナミック型ＲＡＭが例えばプリチャージコマンドサ
イクルで選択状態とされ、メインワード線選択信号ＭＳ
０Ｂが内部電圧ＶＤＬのようなハイレベルに戻されるま
で継続される。
【００６４】ダイナミック型ＲＡＭがプリチャージコマ
ンドサイクルで選択状態とされ待機状態に戻されると、
単位メインワード線駆動回路ＵＭＷＤ０では、まず内部
信号ｎｇが電源電圧ＶＤＤのようなハイレベルに戻され
るとともに、内部信号ｎｈが一時的に内部電圧ＶＤＬの
ようなハイレベルとされ、さらにこの内部信号ｎｈがロ
ウレベルに戻されたのを受けて内部信号ｎｉが内部電圧
ＶＤＬのようなハイレベルに戻される。単位メインワー
ド線駆動回路ＵＭＷＤ０の出力部では、まず内部信号ｎ
ｇのハイレベルを受けてＭＯＳＦＥＴＰＢがオフ状態と
なり、内部信号ｎｈの一時的なハイレベルを受けてＭＯ
ＳＦＥＴＮＢがオン状態となる。また、内部信号ｎｈの
ロウレベルを受けてＭＯＳＦＥＴＮＢがオフ状態とされ
ると、内部信号ｎｉがハイレベルとされ、ＭＯＳＦＥＴ
ＮＣがオン状態となる。
ンドサイクルで選択状態とされ待機状態に戻されると、
単位メインワード線駆動回路ＵＭＷＤ０では、まず内部
信号ｎｇが電源電圧ＶＤＤのようなハイレベルに戻され
るとともに、内部信号ｎｈが一時的に内部電圧ＶＤＬの
ようなハイレベルとされ、さらにこの内部信号ｎｈがロ
ウレベルに戻されたのを受けて内部信号ｎｉが内部電圧
ＶＤＬのようなハイレベルに戻される。単位メインワー
ド線駆動回路ＵＭＷＤ０の出力部では、まず内部信号ｎ
ｇのハイレベルを受けてＭＯＳＦＥＴＰＢがオフ状態と
なり、内部信号ｎｈの一時的なハイレベルを受けてＭＯ
ＳＦＥＴＮＢがオン状態となる。また、内部信号ｎｈの
ロウレベルを受けてＭＯＳＦＥＴＮＢがオフ状態とされ
ると、内部信号ｎｉがハイレベルとされ、ＭＯＳＦＥＴ
ＮＣがオン状態となる。
【００６５】これらの結果、電源電圧ＶＤＤのようなハ
イレベルの有効レベルにあったメインワード線ＭＷ０
は、内部信号ｎｈがハイレベルとされる期間だけ一時的
に接地電位ＶＳＳとされた後、内部電圧ＶＮＮのような
ロウレベルの無効レベルに戻される。このように、メイ
ンワード線ＭＷ０が最終的な無効レベルつまり内部電圧
ＶＮＮとされる直前に一時的に接地電位ＶＳＳとされる
ことは、本発明の一つの要点であるが、その作用につい
ては後で詳細に説明する。
イレベルの有効レベルにあったメインワード線ＭＷ０
は、内部信号ｎｈがハイレベルとされる期間だけ一時的
に接地電位ＶＳＳとされた後、内部電圧ＶＮＮのような
ロウレベルの無効レベルに戻される。このように、メイ
ンワード線ＭＷ０が最終的な無効レベルつまり内部電圧
ＶＮＮとされる直前に一時的に接地電位ＶＳＳとされる
ことは、本発明の一つの要点であるが、その作用につい
ては後で詳細に説明する。
【００６６】図７には、図１のダイナミック型ＲＡＭに
含まれるサブワード線駆動回路ＳＷＤ０の第１の実施例
の部分的な回路図が示され、図８には、その一実施例の
信号波形図が示されている。これらの図をもとに、この
実施例のダイナミック型ＲＡＭに含まれるサブワード線
駆動回路ＳＷＤ０〜ＳＷＤｋの具体的構成及び動作につ
いて説明する。なお、図７には、サブワード線駆動回路
ＳＷＤ０に対応するメモリアレイＭＡＲＹのサブメモリ
アレイＳＭＡ０の部分的な回路図が併せて示される。以
下、図７のサブワード線駆動回路ＳＷＤ０及び単位サブ
ワード線駆動回路ＵＳＤ０をもってサブワード線駆動回
路ＳＷＤ０〜ＳＷＤｋならびにその単位サブワード線駆
動回路ＵＳＤ０〜ＵＳＤｍを説明し、サブメモリアレイ
ＳＭＡ０をもってサブメモリアレイＳＭＡ０〜ＳＭＡｋ
を説明する。
含まれるサブワード線駆動回路ＳＷＤ０の第１の実施例
の部分的な回路図が示され、図８には、その一実施例の
信号波形図が示されている。これらの図をもとに、この
実施例のダイナミック型ＲＡＭに含まれるサブワード線
駆動回路ＳＷＤ０〜ＳＷＤｋの具体的構成及び動作につ
いて説明する。なお、図７には、サブワード線駆動回路
ＳＷＤ０に対応するメモリアレイＭＡＲＹのサブメモリ
アレイＳＭＡ０の部分的な回路図が併せて示される。以
下、図７のサブワード線駆動回路ＳＷＤ０及び単位サブ
ワード線駆動回路ＵＳＤ０をもってサブワード線駆動回
路ＳＷＤ０〜ＳＷＤｋならびにその単位サブワード線駆
動回路ＵＳＤ０〜ＵＳＤｍを説明し、サブメモリアレイ
ＳＭＡ０をもってサブメモリアレイＳＭＡ０〜ＳＭＡｋ
を説明する。
【００６７】図７において、サブメモリアレイＳＭＡ０
は、図の垂直方向に平行して配置されるｍ＋１本のサブ
ワード線ＳＷ０〜ＳＷｍ（サブワード線ＳＷ４〜ＳＷｍ
は図示されない。以下、サブワード線ＳＷ４〜ＳＷｍに
関連する回路は同様に図示されない）と、水平方向に平
行して配置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ
＊とを含む。これらのサブワード線及び相補ビット線の
交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳ
ＦＥＴからなる（ｍ＋１）×（ｎ＋１）個のダイナミッ
ク型メモリセルＭＣが格子配列される。サブメモリアレ
イＳＭＡ０の同一列に配置されるｍ＋１個のメモリセル
ＭＣの情報蓄積キャパシタの一方の電極は、対応するア
ドレス選択ＭＯＳＦＥＴを介して相補ビット線Ｂ０＊〜
Ｂｎ＊の非反転又は反転信号線に所定の規則性をもって
交互に結合され、同一行に配置されるｎ＋１個のメモリ
セルＭＣのアドレス選択ＭＯＳＦＥＴのゲートは、対応
するサブワード線ＳＷ０〜ＳＷｍにそれぞれ共通結合さ
れる。
は、図の垂直方向に平行して配置されるｍ＋１本のサブ
ワード線ＳＷ０〜ＳＷｍ（サブワード線ＳＷ４〜ＳＷｍ
は図示されない。以下、サブワード線ＳＷ４〜ＳＷｍに
関連する回路は同様に図示されない）と、水平方向に平
行して配置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ
＊とを含む。これらのサブワード線及び相補ビット線の
交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳ
ＦＥＴからなる（ｍ＋１）×（ｎ＋１）個のダイナミッ
ク型メモリセルＭＣが格子配列される。サブメモリアレ
イＳＭＡ０の同一列に配置されるｍ＋１個のメモリセル
ＭＣの情報蓄積キャパシタの一方の電極は、対応するア
ドレス選択ＭＯＳＦＥＴを介して相補ビット線Ｂ０＊〜
Ｂｎ＊の非反転又は反転信号線に所定の規則性をもって
交互に結合され、同一行に配置されるｎ＋１個のメモリ
セルＭＣのアドレス選択ＭＯＳＦＥＴのゲートは、対応
するサブワード線ＳＷ０〜ＳＷｍにそれぞれ共通結合さ
れる。
【００６８】サブメモリアレイＳＭＡ０のサブワード線
ＳＷ０〜ＳＷｍは、その下方においてサブワード線駆動
回路ＳＷＤ０の対応する単位サブワード線駆動回路ＵＳ
Ｄ０〜ＵＳＤｍにそれぞれ結合される。サブワード線駆
動回路ＳＷＤ０には、メインワード線駆動回路ＭＷＤか
らメインワード線ＭＷつまりＭＷ０〜ＭＷｐを介してｐ
＋１ビットのメインワード線駆動信号ＭＷつまりＭＷ０
〜ＭＷｐが供給されるとともに、それぞれ非反転及び反
転信号からなる４ビットのワード線選択駆動信号ＦＸつ
まりＦＸ０＊〜ＦＸ３＊が供給される。なお、メインワ
ード線ＭＷ０〜ＭＷｐの本数ｐ＋１は、サブワード線Ｓ
Ｗ０〜ＳＷｍの本数ｍ＋１に対して、 ｐ＋１＝（ｍ＋１）／４ なる関係にある。
ＳＷ０〜ＳＷｍは、その下方においてサブワード線駆動
回路ＳＷＤ０の対応する単位サブワード線駆動回路ＵＳ
Ｄ０〜ＵＳＤｍにそれぞれ結合される。サブワード線駆
動回路ＳＷＤ０には、メインワード線駆動回路ＭＷＤか
らメインワード線ＭＷつまりＭＷ０〜ＭＷｐを介してｐ
＋１ビットのメインワード線駆動信号ＭＷつまりＭＷ０
〜ＭＷｐが供給されるとともに、それぞれ非反転及び反
転信号からなる４ビットのワード線選択駆動信号ＦＸつ
まりＦＸ０＊〜ＦＸ３＊が供給される。なお、メインワ
ード線ＭＷ０〜ＭＷｐの本数ｐ＋１は、サブワード線Ｓ
Ｗ０〜ＳＷｍの本数ｍ＋１に対して、 ｐ＋１＝（ｍ＋１）／４ なる関係にある。
【００６９】サブワード線駆動回路ＳＷＤ０の単位サブ
ワード線駆動回路ＵＳＤ０〜ＵＳＤｍは、図の単位サブ
ワード線駆動回路ＵＳＤ０に代表して示されるように、
そのドレイン（この明細書では、ＮチャンネルＭＯＳＦ
ＥＴの上部端子をドレインと称するが、実際の動作の過
程ではソースとして作用する場合もある。以下同様）が
ワード線選択駆動信号線ＦＸ０＊〜ＦＸ３＊の非反転信
号線つまり非反転ワード線選択駆動信号線ＦＸ０Ｔ〜Ｆ
Ｘ３Ｔに順次４個おきに結合されるＮチャンネルＭＯＳ
ＦＥＴＮＤ（第３のＭＯＳＦＥＴ）と、メインワード線
ＭＷ０と内部電圧ＶＮＮとの間に直列形態に設けられる
ＮチャンネルＭＯＳＦＥＴＮＥ（第１のＭＯＳＦＥＴ）
及びＮＦ（第２のＭＯＳＦＥＴ）とをそれぞれ含む。
ワード線駆動回路ＵＳＤ０〜ＵＳＤｍは、図の単位サブ
ワード線駆動回路ＵＳＤ０に代表して示されるように、
そのドレイン（この明細書では、ＮチャンネルＭＯＳＦ
ＥＴの上部端子をドレインと称するが、実際の動作の過
程ではソースとして作用する場合もある。以下同様）が
ワード線選択駆動信号線ＦＸ０＊〜ＦＸ３＊の非反転信
号線つまり非反転ワード線選択駆動信号線ＦＸ０Ｔ〜Ｆ
Ｘ３Ｔに順次４個おきに結合されるＮチャンネルＭＯＳ
ＦＥＴＮＤ（第３のＭＯＳＦＥＴ）と、メインワード線
ＭＷ０と内部電圧ＶＮＮとの間に直列形態に設けられる
ＮチャンネルＭＯＳＦＥＴＮＥ（第１のＭＯＳＦＥＴ）
及びＮＦ（第２のＭＯＳＦＥＴ）とをそれぞれ含む。
【００７０】サブワード線駆動回路ＳＷＤ０の単位サブ
ワード線駆動回路ＵＳＤ０を構成するＭＯＳＦＥＴＮＤ
のゲートには、電源電圧ＶＤＤ（第１の電圧）が共通に
供給され、そのソース（ここで、ＮチャンネルＭＯＳＦ
ＥＴの下部端子をソースと称するが、実際の動作の過程
ではドレインとして作用する場合もある。以下同様）
は、ＭＯＳＦＥＴＮＥのゲートに結合される。また、Ｍ
ＯＳＦＥＴＮＦのゲートは、対応するワード線選択駆動
信号線ＦＸ０＊〜ＦＸ３＊の反転信号線つまり反転ワー
ド線選択駆動信号線ＦＸ０Ｂ〜ＦＸ３Ｂに順次４個おき
に結合され、ＭＯＳＦＥＴＮＥのソースつまりＭＯＳＦ
ＥＴＮＦのドレインは、サブメモリアレイＳＭＡ０の対
応するサブワード線ＳＷ０〜ＳＷ３に結合される。
ワード線駆動回路ＵＳＤ０を構成するＭＯＳＦＥＴＮＤ
のゲートには、電源電圧ＶＤＤ（第１の電圧）が共通に
供給され、そのソース（ここで、ＮチャンネルＭＯＳＦ
ＥＴの下部端子をソースと称するが、実際の動作の過程
ではドレインとして作用する場合もある。以下同様）
は、ＭＯＳＦＥＴＮＥのゲートに結合される。また、Ｍ
ＯＳＦＥＴＮＦのゲートは、対応するワード線選択駆動
信号線ＦＸ０＊〜ＦＸ３＊の反転信号線つまり反転ワー
ド線選択駆動信号線ＦＸ０Ｂ〜ＦＸ３Ｂに順次４個おき
に結合され、ＭＯＳＦＥＴＮＥのソースつまりＭＯＳＦ
ＥＴＮＦのドレインは、サブメモリアレイＳＭＡ０の対
応するサブワード線ＳＷ０〜ＳＷ３に結合される。
【００７１】前記した通り、メインワード線ＭＷ０すな
わちメインワード線駆動信号ＭＷ０は、図８に再掲され
るように、ダイナミック型ＲＡＭが待機状態とされると
き、内部電圧ＶＮＮつまり例えば−０．９Ｖのようなロ
ウレベルの無効レベルとされる。そして、ダイナミック
型ＲＡＭが例えばアクティブコマンドサイクルで選択状
態とされるとき、電源電圧ＶＤＤのようなハイレベルの
有効レベルとされ、さらにダイナミック型ＲＡＭが例え
ばプリチャージコマンドサイクルで選択状態とされる
と、所定期間だけ一時的に接地電位ＶＳＳとされた後、
内部電圧ＶＮＮのようなロウレベルつまり最終的な無効
レベルに戻される。
わちメインワード線駆動信号ＭＷ０は、図８に再掲され
るように、ダイナミック型ＲＡＭが待機状態とされると
き、内部電圧ＶＮＮつまり例えば−０．９Ｖのようなロ
ウレベルの無効レベルとされる。そして、ダイナミック
型ＲＡＭが例えばアクティブコマンドサイクルで選択状
態とされるとき、電源電圧ＶＤＤのようなハイレベルの
有効レベルとされ、さらにダイナミック型ＲＡＭが例え
ばプリチャージコマンドサイクルで選択状態とされる
と、所定期間だけ一時的に接地電位ＶＳＳとされた後、
内部電圧ＶＮＮのようなロウレベルつまり最終的な無効
レベルに戻される。
【００７２】一方、ワード線選択駆動信号ＦＸ０＊は、
ダイナミック型ＲＡＭが待機状態とされるとき、論理
“０”とされ、その非反転信号つまり非反転ワード線選
択駆動信号ＦＸ０Ｔは内部電圧ＶＮＮのようなロウレベ
ル、その反転信号つまり反転ワード線選択駆動信号ＦＸ
０Ｂは内部電圧ＶＤＬのようなハイレベルの無効レベル
とされる。また、ダイナミック型ＲＡＭがアクティブコ
マンドサイクルで選択状態とされてからプリチャージコ
マンドサイクルによって待機状態に戻されるまでの間
は、論理“１”とされ、その非反転ワード線選択駆動信
号ＦＸ０Ｔは電源電圧ＶＤＤのようなハイレベル、その
反転ワード線選択駆動信号ＦＸ０Ｂは内部電圧ＶＮＮの
ようなロウレベルの有効レベルとされる。
ダイナミック型ＲＡＭが待機状態とされるとき、論理
“０”とされ、その非反転信号つまり非反転ワード線選
択駆動信号ＦＸ０Ｔは内部電圧ＶＮＮのようなロウレベ
ル、その反転信号つまり反転ワード線選択駆動信号ＦＸ
０Ｂは内部電圧ＶＤＬのようなハイレベルの無効レベル
とされる。また、ダイナミック型ＲＡＭがアクティブコ
マンドサイクルで選択状態とされてからプリチャージコ
マンドサイクルによって待機状態に戻されるまでの間
は、論理“１”とされ、その非反転ワード線選択駆動信
号ＦＸ０Ｔは電源電圧ＶＤＤのようなハイレベル、その
反転ワード線選択駆動信号ＦＸ０Ｂは内部電圧ＶＮＮの
ようなロウレベルの有効レベルとされる。
【００７３】ダイナミック型ＲＡＭが待機状態とされ、
メインワード線ＭＷ０ならびにワード線選択駆動信号線
ＦＸ０＊の非反転及び反転信号線がともに無効レベルと
されるとき、サブワード線駆動回路ＳＷＤ０の単位サブ
ワード線駆動回路ＵＳＤ０〜ＵＳＤｍでは、ＭＯＳＦＥ
ＴＮＦが対応する反転ワード線選択駆動信号ＦＸ０Ｂ〜
ＦＸ３Ｂのハイレベルを受けてオン状態となり、ＭＯＳ
ＦＥＴＮＥは対応する非反転ワード線選択駆動信号ＦＸ
０Ｔのロウレベルを受けてオフ状態となる。これによ
り、サブメモリアレイＳＭＡ０のサブワード線ＳＷ０〜
ＳＷｍは、すべて内部電圧ＶＮＮのような非選択レベル
とされる。また、このとき、サブメモリアレイＳＭＡ０
を構成するすべての相補ビット線Ｂ０＊〜Ｂｎ＊の非反
転及び反転信号線は、センスアンプＳＡの対応する単位
回路によってプリチャージされ、内部電圧ＨＶのような
中間電位とされる。
メインワード線ＭＷ０ならびにワード線選択駆動信号線
ＦＸ０＊の非反転及び反転信号線がともに無効レベルと
されるとき、サブワード線駆動回路ＳＷＤ０の単位サブ
ワード線駆動回路ＵＳＤ０〜ＵＳＤｍでは、ＭＯＳＦＥ
ＴＮＦが対応する反転ワード線選択駆動信号ＦＸ０Ｂ〜
ＦＸ３Ｂのハイレベルを受けてオン状態となり、ＭＯＳ
ＦＥＴＮＥは対応する非反転ワード線選択駆動信号ＦＸ
０Ｔのロウレベルを受けてオフ状態となる。これによ
り、サブメモリアレイＳＭＡ０のサブワード線ＳＷ０〜
ＳＷｍは、すべて内部電圧ＶＮＮのような非選択レベル
とされる。また、このとき、サブメモリアレイＳＭＡ０
を構成するすべての相補ビット線Ｂ０＊〜Ｂｎ＊の非反
転及び反転信号線は、センスアンプＳＡの対応する単位
回路によってプリチャージされ、内部電圧ＨＶのような
中間電位とされる。
【００７４】次に、ダイナミック型ＲＡＭがアクティブ
コマンドサイクルＡＣＴＶで選択状態とされると、図８
に示されるように、まず、ワード線選択駆動信号ＦＸ０
＊〜ＦＸ３＊のうち例えばワード線選択駆動信号ＦＸ０
＊が、メインワード線ＭＷ０に先立って択一的に論理
“１”とされ、その非反転ワード線選択駆動信号ＦＸ０
Ｔが電源電圧ＶＤＤのようなハイレベル、その反転ワー
ド線選択駆動信号ＦＸ０Ｂが内部電圧ＶＮＮのようなロ
ウレベルの有効レベルとされる。また、やや遅れて、メ
インワード線ＭＷ０〜ＭＷｐのうち例えばメインワード
線ＭＷ０が電源電圧ＶＤＤのようなハイレベルの有効レ
ベルとされる。
コマンドサイクルＡＣＴＶで選択状態とされると、図８
に示されるように、まず、ワード線選択駆動信号ＦＸ０
＊〜ＦＸ３＊のうち例えばワード線選択駆動信号ＦＸ０
＊が、メインワード線ＭＷ０に先立って択一的に論理
“１”とされ、その非反転ワード線選択駆動信号ＦＸ０
Ｔが電源電圧ＶＤＤのようなハイレベル、その反転ワー
ド線選択駆動信号ＦＸ０Ｂが内部電圧ＶＮＮのようなロ
ウレベルの有効レベルとされる。また、やや遅れて、メ
インワード線ＭＷ０〜ＭＷｐのうち例えばメインワード
線ＭＷ０が電源電圧ＶＤＤのようなハイレベルの有効レ
ベルとされる。
【００７５】サブワード線駆動回路ＳＷＤ０では、ま
ず、ワード線選択駆動信号ＦＸ０＊に対応する（ｍ＋
１）／４個の単位サブワード線駆動回路ＵＳＤ０，ＵＳ
Ｄ４ないしＵＳＤｍ−３において、ＭＯＳＦＥＴＮＦが
反転ワード線選択駆動信号ＦＸ０Ｂのロウレベルを受け
てオフ状態とされるとともに、各単位サブワード線駆動
回路のＭＯＳＦＥＴＮＥのゲート容量が、対応するＭＯ
ＳＦＥＴＮＤを介して非反転ワード線選択駆動信号ＦＸ
０Ｔのハイレベルつまり電源電圧ＶＤＤよりＭＯＳＦＥ
ＴＮＤのしきい値電圧分だけ低いハイレベルにチャージ
される。
ず、ワード線選択駆動信号ＦＸ０＊に対応する（ｍ＋
１）／４個の単位サブワード線駆動回路ＵＳＤ０，ＵＳ
Ｄ４ないしＵＳＤｍ−３において、ＭＯＳＦＥＴＮＦが
反転ワード線選択駆動信号ＦＸ０Ｂのロウレベルを受け
てオフ状態とされるとともに、各単位サブワード線駆動
回路のＭＯＳＦＥＴＮＥのゲート容量が、対応するＭＯ
ＳＦＥＴＮＤを介して非反転ワード線選択駆動信号ＦＸ
０Ｔのハイレベルつまり電源電圧ＶＤＤよりＭＯＳＦＥ
ＴＮＤのしきい値電圧分だけ低いハイレベルにチャージ
される。
【００７６】ここで、やや遅れてメインワード線ＭＷ０
が電源電圧ＶＤＤのようなハイレベルとされると、この
メインワード線ＭＷ０とワード線選択駆動信号ＦＸ０＊
の双方に対応するただ１個の単位サブワード線駆動回路
ＵＳＤ０において、メインワード線ＭＷ０のハイレベル
がＭＯＳＦＥＴＮＥを介して対応するサブワード線ＳＷ
０に伝達される。このとき、電源電圧ＶＤＤよりＭＯＳ
ＦＥＴＮＤのしきい値電圧分だけ低いハイレベルにチャ
ージされていたＭＯＳＦＥＴＮＥのゲート電位は、その
セルフブースト作用によってさらに電源電圧ＶＤＤの絶
対値分だけ押し上げられる。このため、ＭＯＳＦＥＴＮ
Ｄはオフ状態となっていわゆるカットＭＯＳＦＥＴとし
て作用し、ＭＯＳＦＥＴＮＥのゲートが高電位に保持さ
れるとともに、このＭＯＳＦＥＴＮＥのゲートが高電位
により、メインワード線ＭＷ０の有効レベルつまり電源
電圧ＶＤＤが低下されることなくそのままサブワード線
ＳＷ０に伝達され、サブワード線ＳＷ０は完全な選択レ
ベルとされる。
が電源電圧ＶＤＤのようなハイレベルとされると、この
メインワード線ＭＷ０とワード線選択駆動信号ＦＸ０＊
の双方に対応するただ１個の単位サブワード線駆動回路
ＵＳＤ０において、メインワード線ＭＷ０のハイレベル
がＭＯＳＦＥＴＮＥを介して対応するサブワード線ＳＷ
０に伝達される。このとき、電源電圧ＶＤＤよりＭＯＳ
ＦＥＴＮＤのしきい値電圧分だけ低いハイレベルにチャ
ージされていたＭＯＳＦＥＴＮＥのゲート電位は、その
セルフブースト作用によってさらに電源電圧ＶＤＤの絶
対値分だけ押し上げられる。このため、ＭＯＳＦＥＴＮ
Ｄはオフ状態となっていわゆるカットＭＯＳＦＥＴとし
て作用し、ＭＯＳＦＥＴＮＥのゲートが高電位に保持さ
れるとともに、このＭＯＳＦＥＴＮＥのゲートが高電位
により、メインワード線ＭＷ０の有効レベルつまり電源
電圧ＶＤＤが低下されることなくそのままサブワード線
ＳＷ０に伝達され、サブワード線ＳＷ０は完全な選択レ
ベルとされる。
【００７７】なお、サブワード線ＳＷ０が電源電圧ＶＤ
Ｄのようなハイレベルとされることで、サブメモリアレ
イＳＭＡ０のサブワード線ＳＷ０に結合された寄生容量
はこの電源電圧ＶＤＤにチャージされる。また、単位サ
ブワード線駆動回路ＵＳＤ０のＭＯＳＦＥＴＮＥのゲー
トの高電位は、例えばＭＯＳＦＥＴＮＤのソースとなる
拡散層等を介して徐々にリークされるが、サブワード線
ＳＷ０の選択レベルが影響を受けるような電位に低下す
るまでの時間はダイナミック型ＲＡＭの動作サイクルに
比較すると充分に長く、問題とはならない。さらに、非
反転ワード線選択駆動信号ＦＸ０Ｔのハイレベルを受け
る他の単位サブワード線駆動回路ＵＳＤ４ないしＵＳＤ
ｍ−３では、対応するメインワード線ＭＷ１〜ＭＷｐが
内部電圧ＶＮＮのようなロウレベルとされるため、対応
するサブワード線ＳＷ４ないしＳＷｍ−３は内部電圧Ｖ
ＮＮのような非選択レベルのままとされる。
Ｄのようなハイレベルとされることで、サブメモリアレ
イＳＭＡ０のサブワード線ＳＷ０に結合された寄生容量
はこの電源電圧ＶＤＤにチャージされる。また、単位サ
ブワード線駆動回路ＵＳＤ０のＭＯＳＦＥＴＮＥのゲー
トの高電位は、例えばＭＯＳＦＥＴＮＤのソースとなる
拡散層等を介して徐々にリークされるが、サブワード線
ＳＷ０の選択レベルが影響を受けるような電位に低下す
るまでの時間はダイナミック型ＲＡＭの動作サイクルに
比較すると充分に長く、問題とはならない。さらに、非
反転ワード線選択駆動信号ＦＸ０Ｔのハイレベルを受け
る他の単位サブワード線駆動回路ＵＳＤ４ないしＵＳＤ
ｍ−３では、対応するメインワード線ＭＷ１〜ＭＷｐが
内部電圧ＶＮＮのようなロウレベルとされるため、対応
するサブワード線ＳＷ４ないしＳＷｍ−３は内部電圧Ｖ
ＮＮのような非選択レベルのままとされる。
【００７８】サブワード線ＳＷ０が択一的に選択レベル
とされるサブメモリアレイＳＭＡ０では、このサブワー
ド線ＳＷ０に結合されたｎ＋１個のメモリセルＭＣの保
持データに従った微小読み出し信号が相補ビット線Ｂ０
＊〜Ｂｎ＊に出力される。これらの微小読み出し信号
は、センスアンプＳＡの対応する単位回路の単位増幅回
路によってそれぞれ増幅され、最終的には内部電圧ＶＤ
Ｌをハイレベルとし接地電位ＶＳＳをロウレベルとする
２値読み出し信号とされる。
とされるサブメモリアレイＳＭＡ０では、このサブワー
ド線ＳＷ０に結合されたｎ＋１個のメモリセルＭＣの保
持データに従った微小読み出し信号が相補ビット線Ｂ０
＊〜Ｂｎ＊に出力される。これらの微小読み出し信号
は、センスアンプＳＡの対応する単位回路の単位増幅回
路によってそれぞれ増幅され、最終的には内部電圧ＶＤ
Ｌをハイレベルとし接地電位ＶＳＳをロウレベルとする
２値読み出し信号とされる。
【００７９】このように、センスアンプＳＡやＸアドレ
スデコーダＸＤを含む周辺回路の動作電源を比較的絶対
値の小さな内部電圧ＶＤＬとし、動作電源を低電圧化す
ることで、微細化・高集積化が進んだダイナミック型Ｒ
ＡＭの低消費電力化・高速化を図り、素子の耐圧破壊を
防止できるものとなる。また、サブワード線ＳＷ０〜Ｓ
Ｗｍの最終的な非選択レベルを内部電圧ＶＮＮのような
負電位とすることで、外部供給される電源電圧ＶＤＤを
サブワード線ＳＷ０〜ＳＷｍの選択レベルとしてそのま
ま使用することができるとともに、メモリアレイＭＡＲ
Ｙを構成するメモリセルＭＣのアドレス選択ＭＯＳＦＥ
Ｔを完全なオフ状態とし、メモリセルＭＣとしてのリー
ク電流を減らしてその情報保持特性を改善することがで
き、これによってダイナミック型ＲＡＭのスタンバイ状
態時におけるリフレッシュ周期を長くし、その低消費電
力化を図ることができるものとなる。
スデコーダＸＤを含む周辺回路の動作電源を比較的絶対
値の小さな内部電圧ＶＤＬとし、動作電源を低電圧化す
ることで、微細化・高集積化が進んだダイナミック型Ｒ
ＡＭの低消費電力化・高速化を図り、素子の耐圧破壊を
防止できるものとなる。また、サブワード線ＳＷ０〜Ｓ
Ｗｍの最終的な非選択レベルを内部電圧ＶＮＮのような
負電位とすることで、外部供給される電源電圧ＶＤＤを
サブワード線ＳＷ０〜ＳＷｍの選択レベルとしてそのま
ま使用することができるとともに、メモリアレイＭＡＲ
Ｙを構成するメモリセルＭＣのアドレス選択ＭＯＳＦＥ
Ｔを完全なオフ状態とし、メモリセルＭＣとしてのリー
ク電流を減らしてその情報保持特性を改善することがで
き、これによってダイナミック型ＲＡＭのスタンバイ状
態時におけるリフレッシュ周期を長くし、その低消費電
力化を図ることができるものとなる。
【００８０】メモリアレイＭＡＲＹの指定されたアドレ
スに対するアクセスが終了し、ダイナミック型ＲＡＭが
プリチャージコマンドサイクルで選択状態とされると、
前述のように、まずメインワード線ＭＷ０が所定期間だ
け一時的に接地電位ＶＳＳとされた後、最終的な無効レ
ベルつまり内部電圧ＶＮＮとされる。また、メインワー
ド線ＭＷ０が接地電位ＶＳＳとされた時点で、ワード線
選択駆動信号ＦＸ０＊の非反転ワード線選択駆動信号Ｆ
Ｘ０Ｔが内部電圧ＶＮＮのような無効レベルとされ、や
や遅れてワード線選択駆動信号ＦＸ０＊の反転ワード線
選択駆動信号ＦＸ０Ｂが内部電圧ＶＤＬのような無効レ
ベルとされる。
スに対するアクセスが終了し、ダイナミック型ＲＡＭが
プリチャージコマンドサイクルで選択状態とされると、
前述のように、まずメインワード線ＭＷ０が所定期間だ
け一時的に接地電位ＶＳＳとされた後、最終的な無効レ
ベルつまり内部電圧ＶＮＮとされる。また、メインワー
ド線ＭＷ０が接地電位ＶＳＳとされた時点で、ワード線
選択駆動信号ＦＸ０＊の非反転ワード線選択駆動信号Ｆ
Ｘ０Ｔが内部電圧ＶＮＮのような無効レベルとされ、や
や遅れてワード線選択駆動信号ＦＸ０＊の反転ワード線
選択駆動信号ＦＸ０Ｂが内部電圧ＶＤＬのような無効レ
ベルとされる。
【００８１】サブワード線駆動回路ＳＷＤ０の単位サブ
ワード線駆動回路ＵＳＤ０では、メインワード線ＭＷ０
が接地電位ＶＳＳに変化されるとき、ＭＯＳＦＥＴＮＥ
は非反転ワード線選択駆動信号ＦＸ０Ｔのハイレベルを
受けてオン状態のままとされる。このため、サブワード
線ＳＷ０の寄生容量に蓄積された電源電圧ＶＤＤのよう
なハイレベルの電荷は、ＭＯＳＦＥＴＮＥからメインワ
ード線ＭＷ０ならびに前記メインワード線駆動回路ＭＷ
Ｄの単位メインワード線駆動回路ＵＭＷＤ０のＭＯＳＦ
ＥＴＮＣを介して接地電位ＶＳＳにディスチャージされ
る。前述のように、接地電位ＶＳＳは、外部端子ＶＳＳ
を介して外部供給され、そのインピーダンスは極めて小
さなものとされる。したがって、サブワード線ＳＷ０の
寄生容量に蓄積された電荷が単位メインワード線駆動回
路ＵＭＷＤ０のＭＯＳＦＥＴＮＣを介して接地電位ＶＳ
Ｓにディスチャージされたとしても、接地電位ＶＳＳつ
まり０Ｖの電位変動は小さく、問題とはならない。
ワード線駆動回路ＵＳＤ０では、メインワード線ＭＷ０
が接地電位ＶＳＳに変化されるとき、ＭＯＳＦＥＴＮＥ
は非反転ワード線選択駆動信号ＦＸ０Ｔのハイレベルを
受けてオン状態のままとされる。このため、サブワード
線ＳＷ０の寄生容量に蓄積された電源電圧ＶＤＤのよう
なハイレベルの電荷は、ＭＯＳＦＥＴＮＥからメインワ
ード線ＭＷ０ならびに前記メインワード線駆動回路ＭＷ
Ｄの単位メインワード線駆動回路ＵＭＷＤ０のＭＯＳＦ
ＥＴＮＣを介して接地電位ＶＳＳにディスチャージされ
る。前述のように、接地電位ＶＳＳは、外部端子ＶＳＳ
を介して外部供給され、そのインピーダンスは極めて小
さなものとされる。したがって、サブワード線ＳＷ０の
寄生容量に蓄積された電荷が単位メインワード線駆動回
路ＵＭＷＤ０のＭＯＳＦＥＴＮＣを介して接地電位ＶＳ
Ｓにディスチャージされたとしても、接地電位ＶＳＳつ
まり０Ｖの電位変動は小さく、問題とはならない。
【００８２】メインワード線ＭＷ０つまりサブワード線
ＳＷ０の電位が接地電位ＶＳＳとされ、ワード線選択駆
動信号ＦＸ０＊の非反転ワード線選択駆動信号ＦＸ０Ｔ
が内部電圧ＶＮＮのような無効レベルに戻されると、単
位サブワード線駆動回路ＵＳＤ０では、ＭＯＳＦＥＴＮ
Ｅがオフ状態となる。また、続く反転ワード線選択駆動
信号ＦＸ０Ｂのハイレベルを受けてＭＯＳＦＥＴＮＦが
オン状態となり、サブワード線ＳＷ０は最終的な非選択
レベルつまり内部電圧ＶＮＮとされる。相補ビット線Ｂ
０＊〜Ｂｎ＊の非反転及び反転信号線は、サブワード線
ＳＷ０が非選択レベルとされてから所定時間が経過した
時点で、センスアンプＳＡの対応する単位回路によって
それぞれプリチャージされ、中間電位ＨＶとされる。
ＳＷ０の電位が接地電位ＶＳＳとされ、ワード線選択駆
動信号ＦＸ０＊の非反転ワード線選択駆動信号ＦＸ０Ｔ
が内部電圧ＶＮＮのような無効レベルに戻されると、単
位サブワード線駆動回路ＵＳＤ０では、ＭＯＳＦＥＴＮ
Ｅがオフ状態となる。また、続く反転ワード線選択駆動
信号ＦＸ０Ｂのハイレベルを受けてＭＯＳＦＥＴＮＦが
オン状態となり、サブワード線ＳＷ０は最終的な非選択
レベルつまり内部電圧ＶＮＮとされる。相補ビット線Ｂ
０＊〜Ｂｎ＊の非反転及び反転信号線は、サブワード線
ＳＷ０が非選択レベルとされてから所定時間が経過した
時点で、センスアンプＳＡの対応する単位回路によって
それぞれプリチャージされ、中間電位ＨＶとされる。
【００８３】以上のように、この実施例のダイナミック
型ＲＡＭでは、サブワード線ＳＷ０〜ＳＷｍに対応して
設けられるサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋの
単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍが、３個
のＮチャンネルＭＯＳＦＥＴＮＤ〜ＮＦ、つまりＮチャ
ンネルＭＯＳＦＥＴのみにより構成されるとともに、メ
インワード線ＭＷ０〜ＭＷｐが、無効レベルとされる直
前に一時的に接地電位ＶＳＳとされ、サブワード線ＳＷ
０〜ＳＷｍの寄生容量に蓄積されたハイレベルの電荷
が、各単位サブワード線駆動回路のＭＯＳＦＥＴＮＥ及
びメインワード線ＭＷ０〜ＭＷｐを介して低インピーダ
ンスの接地電位ＶＳＳにディスチャージされた後、最終
的な非選択レベルつまり内部電圧ＶＮＮとされる。
型ＲＡＭでは、サブワード線ＳＷ０〜ＳＷｍに対応して
設けられるサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋの
単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍが、３個
のＮチャンネルＭＯＳＦＥＴＮＤ〜ＮＦ、つまりＮチャ
ンネルＭＯＳＦＥＴのみにより構成されるとともに、メ
インワード線ＭＷ０〜ＭＷｐが、無効レベルとされる直
前に一時的に接地電位ＶＳＳとされ、サブワード線ＳＷ
０〜ＳＷｍの寄生容量に蓄積されたハイレベルの電荷
が、各単位サブワード線駆動回路のＭＯＳＦＥＴＮＥ及
びメインワード線ＭＷ０〜ＭＷｐを介して低インピーダ
ンスの接地電位ＶＳＳにディスチャージされた後、最終
的な非選択レベルつまり内部電圧ＶＮＮとされる。
【００８４】これらの結果、同じ駆動能力を有するＮチ
ャンネルＭＯＳＦＥＴに比べて大きなサイズを必要とし
ウェル分離領域を必要とするＰチャンネルＭＯＳＦＥＴ
を単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍからな
くして、ＮチャンネルＭＯＳＦＥＴのみによって構成す
ることができるとともに、サブワード線のハイレベルを
一時的に接地電位ＶＳＳまで引き下げるためのＭＯＳＦ
ＥＴを各単位サブワード線駆動回路ごとに設けることな
く、つまりはすべてのサブワード線駆動回路ＳＷＤ０〜
ＳＷＤｋで共有されるメインワード線駆動回路内に設け
ることで、サブワード線駆動回路ＳＷＤ０〜ＳＷＤｋの
レイアウト所要面積を削減することができる。これによ
り、ダイナミック型ＲＡＭのチップサイズを縮小して、
その低コスト化を図ることができるとともに、内蔵の内
部電圧発生回路ＶＧにより形成される内部電圧ＶＮＮに
対する負担を軽減し、その電位変動を抑制して、ダイナ
ミック型ＲＡＭの動作を安定化することができるもので
ある。
ャンネルＭＯＳＦＥＴに比べて大きなサイズを必要とし
ウェル分離領域を必要とするＰチャンネルＭＯＳＦＥＴ
を単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍからな
くして、ＮチャンネルＭＯＳＦＥＴのみによって構成す
ることができるとともに、サブワード線のハイレベルを
一時的に接地電位ＶＳＳまで引き下げるためのＭＯＳＦ
ＥＴを各単位サブワード線駆動回路ごとに設けることな
く、つまりはすべてのサブワード線駆動回路ＳＷＤ０〜
ＳＷＤｋで共有されるメインワード線駆動回路内に設け
ることで、サブワード線駆動回路ＳＷＤ０〜ＳＷＤｋの
レイアウト所要面積を削減することができる。これによ
り、ダイナミック型ＲＡＭのチップサイズを縮小して、
その低コスト化を図ることができるとともに、内蔵の内
部電圧発生回路ＶＧにより形成される内部電圧ＶＮＮに
対する負担を軽減し、その電位変動を抑制して、ダイナ
ミック型ＲＡＭの動作を安定化することができるもので
ある。
【００８５】図９には、この発明が適用されたダイナミ
ック型ＲＡＭに含まれるサブワード線駆動回路ＳＷＤ０
の第２の実施例の部分的な回路図が示され、図１０に
は、その一実施例の信号波形図が示されている。なお、
本実施例のサブワード線駆動回路ＳＷＤ０は、前記図７
及び図８の実施例を基本的に踏襲するものであるため、
これと異なる部分についてのみ説明を追加する。
ック型ＲＡＭに含まれるサブワード線駆動回路ＳＷＤ０
の第２の実施例の部分的な回路図が示され、図１０に
は、その一実施例の信号波形図が示されている。なお、
本実施例のサブワード線駆動回路ＳＷＤ０は、前記図７
及び図８の実施例を基本的に踏襲するものであるため、
これと異なる部分についてのみ説明を追加する。
【００８６】図９において、この実施例のサブワード線
駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＳＤ０
〜ＵＳＤｍは、図の単位サブワード線駆動回路ＵＳＤ０
に代表して示されるように、対応するメインワード線Ｍ
Ｗ０と内部電圧供給点ＶＮＮとの間に直列形態に設けら
れる２個のＮチャンネルＭＯＳＦＥＴＮＧ（第１のＭＯ
ＳＦＥＴ）及びＮＨ（第２のＭＯＳＦＥＴ）を含む。こ
のうち、ＭＯＳＦＥＴＮＧのゲートは、対応するワード
線選択駆動信号線ＦＸ０＊の非反転信号線つまり非反転
ワード線選択駆動信号線ＦＸ０Ｔに結合され、ＭＯＳＦ
ＥＴＮＨのゲートは、ワード線選択駆動信号ＦＸ０＊の
反転信号線つまり反転ワード線選択駆動信号線ＦＸ０Ｂ
に結合される。ＭＯＳＦＥＴＮＧ及びＮＨの共通結合さ
れたドレイン及びソースは、対応するサブワード線ＳＷ
０に結合される。
駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＳＤ０
〜ＵＳＤｍは、図の単位サブワード線駆動回路ＵＳＤ０
に代表して示されるように、対応するメインワード線Ｍ
Ｗ０と内部電圧供給点ＶＮＮとの間に直列形態に設けら
れる２個のＮチャンネルＭＯＳＦＥＴＮＧ（第１のＭＯ
ＳＦＥＴ）及びＮＨ（第２のＭＯＳＦＥＴ）を含む。こ
のうち、ＭＯＳＦＥＴＮＧのゲートは、対応するワード
線選択駆動信号線ＦＸ０＊の非反転信号線つまり非反転
ワード線選択駆動信号線ＦＸ０Ｔに結合され、ＭＯＳＦ
ＥＴＮＨのゲートは、ワード線選択駆動信号ＦＸ０＊の
反転信号線つまり反転ワード線選択駆動信号線ＦＸ０Ｂ
に結合される。ＭＯＳＦＥＴＮＧ及びＮＨの共通結合さ
れたドレイン及びソースは、対応するサブワード線ＳＷ
０に結合される。
【００８７】この実施例において、メインワード線ＭＷ
０は、図１０に示されるように、前記図７及び図８の実
施例と同様、ダイナミック型ＲＡＭがアクティブコマン
ドサイクルＡＣＴＶで選択状態とされることで電源電圧
ＶＤＤのようなハイレベルの有効レベルとされる。ま
た、ダイナミック型ＲＡＭがプリチャージコマンドサイ
クルＰＲＥＣで選択状態とされるとき、まず所定期間だ
け一時的に接地電位ＶＳＳとされた後、最終的な無効レ
ベルつまり内部電圧ＶＮＮとされる。
０は、図１０に示されるように、前記図７及び図８の実
施例と同様、ダイナミック型ＲＡＭがアクティブコマン
ドサイクルＡＣＴＶで選択状態とされることで電源電圧
ＶＤＤのようなハイレベルの有効レベルとされる。ま
た、ダイナミック型ＲＡＭがプリチャージコマンドサイ
クルＰＲＥＣで選択状態とされるとき、まず所定期間だ
け一時的に接地電位ＶＳＳとされた後、最終的な無効レ
ベルつまり内部電圧ＶＮＮとされる。
【００８８】一方、ワード線選択駆動信号線ＦＸ０＊の
非反転信号線つまり非反転ワード線選択駆動信号線ＦＸ
０Ｔは、ダイナミック型ＲＡＭがアクティブコマンドサ
イクルＡＣＴＶで選択状態とされるとき、メインワード
線ＭＷ０が有効レベルとされるのとほぼ同時に、電源電
圧ＶＤＤよりさらにＭＯＳＦＥＴＮＧのしきい値電圧分
以上高い高電圧ＶＣＨのような有効レベルとされ、ダイ
ナミック型ＲＡＭがプリチャージコマンドサイクルＰＲ
ＥＣで選択状態とされるときには、メインワード線ＭＷ
０が接地電位ＶＳＳとされた時点で内部電圧ＶＮＮのよ
うな無効レベルとされる。また、ワード線選択駆動信号
線ＦＸ０＊の反転信号線つまり反転ワード線選択駆動信
号線ＦＸ０Ｂは、ダイナミック型ＲＡＭがアクティブコ
マンドサイクルＡＣＴＶで選択状態とされるとき、内部
電圧ＶＮＮのような有効レベルとされ、ダイナミック型
ＲＡＭがプリチャージコマンドサイクルＰＲＥＣで選択
状態とされるときには、非反転ワード線選択駆動信号Ｆ
Ｘ０Ｔが無効レベルとされた後、内部電圧ＶＤＬのよう
な無効レベルとされる。
非反転信号線つまり非反転ワード線選択駆動信号線ＦＸ
０Ｔは、ダイナミック型ＲＡＭがアクティブコマンドサ
イクルＡＣＴＶで選択状態とされるとき、メインワード
線ＭＷ０が有効レベルとされるのとほぼ同時に、電源電
圧ＶＤＤよりさらにＭＯＳＦＥＴＮＧのしきい値電圧分
以上高い高電圧ＶＣＨのような有効レベルとされ、ダイ
ナミック型ＲＡＭがプリチャージコマンドサイクルＰＲ
ＥＣで選択状態とされるときには、メインワード線ＭＷ
０が接地電位ＶＳＳとされた時点で内部電圧ＶＮＮのよ
うな無効レベルとされる。また、ワード線選択駆動信号
線ＦＸ０＊の反転信号線つまり反転ワード線選択駆動信
号線ＦＸ０Ｂは、ダイナミック型ＲＡＭがアクティブコ
マンドサイクルＡＣＴＶで選択状態とされるとき、内部
電圧ＶＮＮのような有効レベルとされ、ダイナミック型
ＲＡＭがプリチャージコマンドサイクルＰＲＥＣで選択
状態とされるときには、非反転ワード線選択駆動信号Ｆ
Ｘ０Ｔが無効レベルとされた後、内部電圧ＶＤＬのよう
な無効レベルとされる。
【００８９】ダイナミック型ＲＡＭが待機状態とされメ
インワード線ＭＷ０ならびにワード線選択駆動信号ＦＸ
０＊の非反転及び反転信号線がともに無効レベルとされ
るとき、サブワード線駆動回路ＳＷＤ０の単位サブワー
ド線駆動回路ＵＳＤ０では、ＭＯＳＦＥＴＮＨが対応す
る反転ワード線選択駆動信号ＦＸ０Ｂのハイレベルを受
けてオン状態となり、ＭＯＳＦＥＴＮＧはオフ状態とな
って、サブワード線ＳＷ０は内部電圧ＶＮＮのような非
選択レベルとされる。
インワード線ＭＷ０ならびにワード線選択駆動信号ＦＸ
０＊の非反転及び反転信号線がともに無効レベルとされ
るとき、サブワード線駆動回路ＳＷＤ０の単位サブワー
ド線駆動回路ＵＳＤ０では、ＭＯＳＦＥＴＮＨが対応す
る反転ワード線選択駆動信号ＦＸ０Ｂのハイレベルを受
けてオン状態となり、ＭＯＳＦＥＴＮＧはオフ状態とな
って、サブワード線ＳＷ０は内部電圧ＶＮＮのような非
選択レベルとされる。
【００９０】次に、ダイナミック型ＲＡＭがアクティブ
コマンドサイクルＡＣＴＶで選択状態とされるとき、単
位サブワード線駆動回路ＵＳＤ０では、ＭＯＳＦＥＴＮ
Ｈが反転ワード線選択駆動信号ＦＸ０Ｂのロウレベルを
受けてオフ状態とされるとともに、ＭＯＳＦＥＴＮＧが
非反転ワード線選択駆動信号ＦＸ０Ｔのハイレベルを受
けてオン状態とされる。そして、メインワード線ＭＷ０
が電源電圧ＶＤＤのようなハイレベルとされることで、
このメインワード線ＭＷ０のハイレベルがＭＯＳＦＥＴ
ＮＧを介して対応するサブワード線ＳＷ０に伝達され
る。このとき、非反転ワード線選択駆動信号ＦＸ０Ｔの
ハイレベルは、前述のように、電源電圧ＶＤＤより少な
くともＭＯＳＦＥＴＮＧのしきい値電圧分以上高い高電
圧ＶＣＨとされるため、メインワード線ＭＷ０のハイレ
ベルつまり電源電圧ＶＤＤは、ＭＯＳＦＥＴＮＧのしき
い値電圧の影響を受けることなく伝達され、サブワード
線ＳＷ０は電源電圧ＶＤＤのような完全な選択レベルと
される。
コマンドサイクルＡＣＴＶで選択状態とされるとき、単
位サブワード線駆動回路ＵＳＤ０では、ＭＯＳＦＥＴＮ
Ｈが反転ワード線選択駆動信号ＦＸ０Ｂのロウレベルを
受けてオフ状態とされるとともに、ＭＯＳＦＥＴＮＧが
非反転ワード線選択駆動信号ＦＸ０Ｔのハイレベルを受
けてオン状態とされる。そして、メインワード線ＭＷ０
が電源電圧ＶＤＤのようなハイレベルとされることで、
このメインワード線ＭＷ０のハイレベルがＭＯＳＦＥＴ
ＮＧを介して対応するサブワード線ＳＷ０に伝達され
る。このとき、非反転ワード線選択駆動信号ＦＸ０Ｔの
ハイレベルは、前述のように、電源電圧ＶＤＤより少な
くともＭＯＳＦＥＴＮＧのしきい値電圧分以上高い高電
圧ＶＣＨとされるため、メインワード線ＭＷ０のハイレ
ベルつまり電源電圧ＶＤＤは、ＭＯＳＦＥＴＮＧのしき
い値電圧の影響を受けることなく伝達され、サブワード
線ＳＷ０は電源電圧ＶＤＤのような完全な選択レベルと
される。
【００９１】メモリアレイＭＡＲＹの指定されたアドレ
スに対するアクセスが終了し、ダイナミック型ＲＡＭが
プリチャージコマンドサイクルで選択状態とされると、
前述のように、まずメインワード線ＭＷ０が所定期間だ
け一時的に接地電位ＶＳＳとされた後、最終的な非選択
レベルつまり内部電圧ＶＮＮとされる。また、メインワ
ード線ＭＷ０が接地電位ＶＳＳとされた時点で、ワード
線選択駆動信号ＦＸ０＊の非反転ワード線選択駆動信号
ＦＸ０Ｔが内部電圧ＶＮＮのような無効レベルとされ、
さらに遅れてワード線選択駆動信号ＦＸ０＊の反転ワー
ド線選択駆動信号ＦＸ０Ｂが内部電圧ＶＤＬのような無
効レベルとされる。
スに対するアクセスが終了し、ダイナミック型ＲＡＭが
プリチャージコマンドサイクルで選択状態とされると、
前述のように、まずメインワード線ＭＷ０が所定期間だ
け一時的に接地電位ＶＳＳとされた後、最終的な非選択
レベルつまり内部電圧ＶＮＮとされる。また、メインワ
ード線ＭＷ０が接地電位ＶＳＳとされた時点で、ワード
線選択駆動信号ＦＸ０＊の非反転ワード線選択駆動信号
ＦＸ０Ｔが内部電圧ＶＮＮのような無効レベルとされ、
さらに遅れてワード線選択駆動信号ＦＸ０＊の反転ワー
ド線選択駆動信号ＦＸ０Ｂが内部電圧ＶＤＬのような無
効レベルとされる。
【００９２】単位サブワード線駆動回路ＵＳＤ０では、
メインワード線ＭＷ０が接地電位ＶＳＳに変化されると
き、非反転ワード線選択駆動信号ＦＸ０Ｔがまだハイレ
ベルとされ、ＭＯＳＦＥＴＮＧはオン状態のままとされ
る。このため、サブワード線ＳＷ０の寄生容量に蓄積さ
れたハイレベルの電荷は、ＭＯＳＦＥＴＮＧからメイン
ワード線ＭＷ０を介して接地電位ＶＳＳにディスチャー
ジされる。
メインワード線ＭＷ０が接地電位ＶＳＳに変化されると
き、非反転ワード線選択駆動信号ＦＸ０Ｔがまだハイレ
ベルとされ、ＭＯＳＦＥＴＮＧはオン状態のままとされ
る。このため、サブワード線ＳＷ０の寄生容量に蓄積さ
れたハイレベルの電荷は、ＭＯＳＦＥＴＮＧからメイン
ワード線ＭＷ０を介して接地電位ＶＳＳにディスチャー
ジされる。
【００９３】メインワード線ＭＷ０つまりサブワード線
ＳＷ０の電位が接地電位ＶＳＳとされ、ワード線選択駆
動信号ＦＸ０＊の非反転ワード線選択駆動信号ＦＸ０Ｔ
が内部電圧ＶＮＮのような無効レベルに戻されると、単
位サブワード線駆動回路ＵＳＤ０では、ＭＯＳＦＥＴＮ
Ｇがオフ状態となる。また、続く反転ワード線選択駆動
信号ＦＸ０Ｂのハイレベルを受けてＭＯＳＦＥＴＮＨが
オン状態となり、サブワード線ＳＷ０は最終的な非選択
レベルつまり内部電圧ＶＮＮとされる。
ＳＷ０の電位が接地電位ＶＳＳとされ、ワード線選択駆
動信号ＦＸ０＊の非反転ワード線選択駆動信号ＦＸ０Ｔ
が内部電圧ＶＮＮのような無効レベルに戻されると、単
位サブワード線駆動回路ＵＳＤ０では、ＭＯＳＦＥＴＮ
Ｇがオフ状態となる。また、続く反転ワード線選択駆動
信号ＦＸ０Ｂのハイレベルを受けてＭＯＳＦＥＴＮＨが
オン状態となり、サブワード線ＳＷ０は最終的な非選択
レベルつまり内部電圧ＶＮＮとされる。
【００９４】このように、この実施例のダイナミック型
ＲＡＭでは、サブワード線ＳＷ０〜ＳＷｍに対応して設
けられるサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋの単
位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍが、２個の
ＮチャンネルＭＯＳＦＥＴＮＧ〜ＮＨ、つまりＮチャン
ネルＭＯＳＦＥＴのみにより構成されるとともに、メイ
ンワード線ＭＷ０〜ＭＷｐが、無効レベルとされる直前
に一時的に接地電位ＶＳＳとされ、サブワード線ＳＷ０
〜ＳＷｍの寄生容量に蓄積されたハイレベルの電荷が、
各単位サブワード線駆動回路のＭＯＳＦＥＴＮＧ及びメ
インワード線ＭＷ０〜ＭＷｐを介して低インピーダンス
の接地電位ＶＳＳにディスチャージされた後、最終的な
非選択レベルつまり内部電圧ＶＮＮとされる。また、ワ
ード線選択駆動信号線ＦＸ０＊〜ＦＸ３＊の非反転信号
線つまり非反転ワード線選択駆動信号ＦＸ０Ｔ〜ＦＸ３
Ｔの有効レベルが電源電圧ＶＤＤよりＭＯＳＦＥＴＮＧ
のしきい値電圧分以上高い高電圧ＶＣＨとされ、ＭＯＳ
ＦＥＴ容量によるセルフブースト動作を用いないスタテ
ィックな選択動作が行われる。
ＲＡＭでは、サブワード線ＳＷ０〜ＳＷｍに対応して設
けられるサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋの単
位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍが、２個の
ＮチャンネルＭＯＳＦＥＴＮＧ〜ＮＨ、つまりＮチャン
ネルＭＯＳＦＥＴのみにより構成されるとともに、メイ
ンワード線ＭＷ０〜ＭＷｐが、無効レベルとされる直前
に一時的に接地電位ＶＳＳとされ、サブワード線ＳＷ０
〜ＳＷｍの寄生容量に蓄積されたハイレベルの電荷が、
各単位サブワード線駆動回路のＭＯＳＦＥＴＮＧ及びメ
インワード線ＭＷ０〜ＭＷｐを介して低インピーダンス
の接地電位ＶＳＳにディスチャージされた後、最終的な
非選択レベルつまり内部電圧ＶＮＮとされる。また、ワ
ード線選択駆動信号線ＦＸ０＊〜ＦＸ３＊の非反転信号
線つまり非反転ワード線選択駆動信号ＦＸ０Ｔ〜ＦＸ３
Ｔの有効レベルが電源電圧ＶＤＤよりＭＯＳＦＥＴＮＧ
のしきい値電圧分以上高い高電圧ＶＣＨとされ、ＭＯＳ
ＦＥＴ容量によるセルフブースト動作を用いないスタテ
ィックな選択動作が行われる。
【００９５】これらの結果、この実施例では、単位サブ
ワード線駆動回路ＵＳＤ０〜ＵＳＤｍを２個のＮチャン
ネルＭＯＳＦＥＴにより構成し、そのレイアウト所要面
積をさらに縮小して、ダイナミック型ＲＡＭのさらなる
低コスト化を図ることができるとともに、前記図７及び
図８の実施例と同様、内部電圧発生回路ＶＧにより形成
される内部電圧ＶＮＮに対する負担を軽減し、その電位
変動を抑制して、ダイナミック型ＲＡＭの動作を安定化
することができる。また、単位サブワード線駆動回路Ｕ
ＳＤ０〜ＵＳＤｍによるサブワード線ＳＷ０〜ＳＷｍの
選択動作がスタティックに行われることで、サブワード
線が長時間にわたって選択レベルとされる場合でもその
必要レベルを保持することができ、これによってダイナ
ミック型ＲＡＭの動作をさらに安定化することができる
ものとなる。
ワード線駆動回路ＵＳＤ０〜ＵＳＤｍを２個のＮチャン
ネルＭＯＳＦＥＴにより構成し、そのレイアウト所要面
積をさらに縮小して、ダイナミック型ＲＡＭのさらなる
低コスト化を図ることができるとともに、前記図７及び
図８の実施例と同様、内部電圧発生回路ＶＧにより形成
される内部電圧ＶＮＮに対する負担を軽減し、その電位
変動を抑制して、ダイナミック型ＲＡＭの動作を安定化
することができる。また、単位サブワード線駆動回路Ｕ
ＳＤ０〜ＵＳＤｍによるサブワード線ＳＷ０〜ＳＷｍの
選択動作がスタティックに行われることで、サブワード
線が長時間にわたって選択レベルとされる場合でもその
必要レベルを保持することができ、これによってダイナ
ミック型ＲＡＭの動作をさらに安定化することができる
ものとなる。
【００９６】図１１には、この発明が適用されたダイナ
ミック型ＲＡＭに含まれるサブワード線駆動回路ＳＷＤ
０の第３の実施例の部分的な回路図が示され、図１２に
は、その一実施例の信号波形図が示されている。なお、
この実施例のサブワード線駆動回路ＳＷＤ０は、前記図
７及び図８の実施例を基本的に踏襲するものであるた
め、これと異なる部分についてのみ説明を追加する。
ミック型ＲＡＭに含まれるサブワード線駆動回路ＳＷＤ
０の第３の実施例の部分的な回路図が示され、図１２に
は、その一実施例の信号波形図が示されている。なお、
この実施例のサブワード線駆動回路ＳＷＤ０は、前記図
７及び図８の実施例を基本的に踏襲するものであるた
め、これと異なる部分についてのみ説明を追加する。
【００９７】図１１において、この実施例のサブワード
線駆動回路ＳＷＤ０を構成する単位サブワード線駆動回
路ＵＳＤ０〜ＵＳＤｍは、図の単位サブワード線駆動回
路ＵＳＤ０に代表して示されるように、対応するワード
線選択駆動信号線ＦＸ０〜ＦＸ３と内部電圧ＶＮＮとの
間に直列形態に設けられるＮチャンネルＭＯＳＦＥＴＮ
Ｊ（第１のＭＯＳＦＥＴ）及びＮＫ（第２のＭＯＳＦＥ
Ｔ）と、そのドレインが例えば対応するメインワード線
ＭＷ０＊の非反転信号線つまり非反転メインワード線Ｍ
Ｗ０Ｔに順次４個ずつ共通結合されるＮチャンネルＭＯ
ＳＦＥＴＮＩ（第４のＭＯＳＦＥＴ）とをそれぞれ含
む。このうち、ＭＯＳＦＥＴＮＩのゲートには、電源電
圧ＶＤＤが共通に供給され、そのソースは、ＭＯＳＦＥ
ＴＮＪのゲートに結合される。また、ＭＯＳＦＥＴＮＫ
のゲートは、例えば対応するメインワード線ＭＷ０＊の
反転信号線つまり反転メインワード線ＭＷ０Ｂに順次４
個ずつ共通結合され、ＭＯＳＦＥＴＮＪ及びＮＫの共通
結合されたソース及びドレインは、対応するサブワード
線ＳＷ０に結合される。
線駆動回路ＳＷＤ０を構成する単位サブワード線駆動回
路ＵＳＤ０〜ＵＳＤｍは、図の単位サブワード線駆動回
路ＵＳＤ０に代表して示されるように、対応するワード
線選択駆動信号線ＦＸ０〜ＦＸ３と内部電圧ＶＮＮとの
間に直列形態に設けられるＮチャンネルＭＯＳＦＥＴＮ
Ｊ（第１のＭＯＳＦＥＴ）及びＮＫ（第２のＭＯＳＦＥ
Ｔ）と、そのドレインが例えば対応するメインワード線
ＭＷ０＊の非反転信号線つまり非反転メインワード線Ｍ
Ｗ０Ｔに順次４個ずつ共通結合されるＮチャンネルＭＯ
ＳＦＥＴＮＩ（第４のＭＯＳＦＥＴ）とをそれぞれ含
む。このうち、ＭＯＳＦＥＴＮＩのゲートには、電源電
圧ＶＤＤが共通に供給され、そのソースは、ＭＯＳＦＥ
ＴＮＪのゲートに結合される。また、ＭＯＳＦＥＴＮＫ
のゲートは、例えば対応するメインワード線ＭＷ０＊の
反転信号線つまり反転メインワード線ＭＷ０Ｂに順次４
個ずつ共通結合され、ＭＯＳＦＥＴＮＪ及びＮＫの共通
結合されたソース及びドレインは、対応するサブワード
線ＳＷ０に結合される。
【００９８】図１２に示されるように、ワード線選択駆
動信号ＦＸ０は、前記図７及び図８の実施例のメインワ
ード線ＭＷ０と同様、ダイナミック型ＲＡＭが待機状態
とされるとき内部電圧ＶＮＮのような無効レベルとさ
れ、ダイナミック型ＲＡＭがアクティブコマンドサイク
ルで選択状態とされると、電源電圧ＶＤＤのような選択
レベルとされる。そして、ダイナミック型ＲＡＭがプリ
チャージコマンドサイクルで選択状態とされると、所定
期間だけ一時的に接地電位ＶＳＳとされた後、内部電圧
ＶＮＮのような最終的な非選択レベルに戻される。一
方、メインワード線ＭＷ０＊は、前記図７及び図８のワ
ード線選択駆動信号ＦＸ０＊と同様、ダイナミック型Ｒ
ＡＭが待機状態とされるとき論理“０”とされ、ダイナ
ミック型ＲＡＭがアクティブコマンドサイクルで選択状
態とされてからプリチャージコマンドサイクルにより待
機状態に戻されるまでの間は論理“１”とされる。
動信号ＦＸ０は、前記図７及び図８の実施例のメインワ
ード線ＭＷ０と同様、ダイナミック型ＲＡＭが待機状態
とされるとき内部電圧ＶＮＮのような無効レベルとさ
れ、ダイナミック型ＲＡＭがアクティブコマンドサイク
ルで選択状態とされると、電源電圧ＶＤＤのような選択
レベルとされる。そして、ダイナミック型ＲＡＭがプリ
チャージコマンドサイクルで選択状態とされると、所定
期間だけ一時的に接地電位ＶＳＳとされた後、内部電圧
ＶＮＮのような最終的な非選択レベルに戻される。一
方、メインワード線ＭＷ０＊は、前記図７及び図８のワ
ード線選択駆動信号ＦＸ０＊と同様、ダイナミック型Ｒ
ＡＭが待機状態とされるとき論理“０”とされ、ダイナ
ミック型ＲＡＭがアクティブコマンドサイクルで選択状
態とされてからプリチャージコマンドサイクルにより待
機状態に戻されるまでの間は論理“１”とされる。
【００９９】ダイナミック型ＲＡＭが待機状態とされ、
ワード線選択駆動信号ＦＸ０ならびにメインワード線Ｍ
Ｗ０＊の非反転及び反転信号線がともに無効レベルとさ
れるとき、サブワード線駆動回路ＳＷＤ０の単位サブワ
ード線駆動回路ＵＳＤ０ではＭＯＳＦＥＴＮＫが対応す
るメインワード線ＭＷ０Ｂのハイレベルを受けてオン状
態となり、ＭＯＳＦＥＴＮＪは対応する非反転メインワ
ード線ＭＷ０Ｔのロウレベルを受けてオフ状態となるた
め、サブメモリアレイＳＭＡ０のサブワード線ＳＷ０
は、内部電圧ＶＮＮのような非選択レベルとされる。
ワード線選択駆動信号ＦＸ０ならびにメインワード線Ｍ
Ｗ０＊の非反転及び反転信号線がともに無効レベルとさ
れるとき、サブワード線駆動回路ＳＷＤ０の単位サブワ
ード線駆動回路ＵＳＤ０ではＭＯＳＦＥＴＮＫが対応す
るメインワード線ＭＷ０Ｂのハイレベルを受けてオン状
態となり、ＭＯＳＦＥＴＮＪは対応する非反転メインワ
ード線ＭＷ０Ｔのロウレベルを受けてオフ状態となるた
め、サブメモリアレイＳＭＡ０のサブワード線ＳＷ０
は、内部電圧ＶＮＮのような非選択レベルとされる。
【０１００】次に、ダイナミック型ＲＡＭがアクティブ
コマンドサイクルＡＣＴＶで選択状態とされると、単位
サブワード線駆動回路ＵＳＤ０では、まずＭＯＳＦＥＴ
ＮＫが反転メインワード線ＭＷ０Ｂのロウレベルを受け
てオフ状態となり、ＭＯＳＦＥＴＮＪのゲート容量が、
対応するＭＯＳＦＥＴＮＩを介して非反転メインワード
線ＭＷ０Ｔのハイレベルつまり電源電圧ＶＤＤよりＭＯ
ＳＦＥＴＮＩのしきい値電圧分だけ低いハイレベルにチ
ャージされる。そして、やや遅れてワード線選択駆動信
号ＦＸ０が電源電圧ＶＤＤのようなハイレベルとされる
と、このワード線選択駆動信号ＦＸ０のハイレベルがオ
ン状態にあるＭＯＳＦＥＴＮＪを介して対応するサブワ
ード線ＳＷ０に伝達される。
コマンドサイクルＡＣＴＶで選択状態とされると、単位
サブワード線駆動回路ＵＳＤ０では、まずＭＯＳＦＥＴ
ＮＫが反転メインワード線ＭＷ０Ｂのロウレベルを受け
てオフ状態となり、ＭＯＳＦＥＴＮＪのゲート容量が、
対応するＭＯＳＦＥＴＮＩを介して非反転メインワード
線ＭＷ０Ｔのハイレベルつまり電源電圧ＶＤＤよりＭＯ
ＳＦＥＴＮＩのしきい値電圧分だけ低いハイレベルにチ
ャージされる。そして、やや遅れてワード線選択駆動信
号ＦＸ０が電源電圧ＶＤＤのようなハイレベルとされる
と、このワード線選択駆動信号ＦＸ０のハイレベルがオ
ン状態にあるＭＯＳＦＥＴＮＪを介して対応するサブワ
ード線ＳＷ０に伝達される。
【０１０１】このとき、電源電圧ＶＤＤよりＭＯＳＦＥ
ＴＮＩのしきい値電圧分だけ低いハイレベルにチャージ
されていたＭＯＳＦＥＴＮＪのゲート電位は、そのセル
フブースト作用によってさらに電源電圧ＶＤＤの絶対値
分だけ押し上げられる。このため、ＭＯＳＦＥＴＮＩは
オフ状態となってカットＭＯＳＦＥＴとして作用し、Ｍ
ＯＳＦＥＴＮＪのゲートが高電位に保持されるととも
に、このＭＯＳＦＥＴＮＪのゲートの高電位により、ワ
ード線選択駆動信号ＦＸ０の有効レベルつまり電源電圧
ＶＤＤが低下されることなくそのままサブワード線ＳＷ
０に伝達され、サブワード線ＳＷ０が完全な選択レベル
とされる。
ＴＮＩのしきい値電圧分だけ低いハイレベルにチャージ
されていたＭＯＳＦＥＴＮＪのゲート電位は、そのセル
フブースト作用によってさらに電源電圧ＶＤＤの絶対値
分だけ押し上げられる。このため、ＭＯＳＦＥＴＮＩは
オフ状態となってカットＭＯＳＦＥＴとして作用し、Ｍ
ＯＳＦＥＴＮＪのゲートが高電位に保持されるととも
に、このＭＯＳＦＥＴＮＪのゲートの高電位により、ワ
ード線選択駆動信号ＦＸ０の有効レベルつまり電源電圧
ＶＤＤが低下されることなくそのままサブワード線ＳＷ
０に伝達され、サブワード線ＳＷ０が完全な選択レベル
とされる。
【０１０２】メモリアレイＭＡＲＹの指定されたアドレ
スに対するアクセスが終了し、ダイナミック型ＲＡＭが
プリチャージコマンドサイクルで選択状態とされると、
前述のように、まずワード線選択駆動信号ＦＸ０が所定
期間だけ一時的に接地電位ＶＳＳとされた後、最終的な
非選択レベルつまり内部電圧ＶＮＮとされる。また、ワ
ード線選択駆動信号ＦＸ０が接地電位ＶＳＳとされた時
点で、メインワード線ＭＷ０＊の非反転メインワード線
ＭＷ０Ｔが内部電圧ＶＮＮのような無効レベルとされ、
さらに遅れてメインワード線ＭＷ０＊の反転メインワー
ド線ＭＷ０Ｂが内部電圧ＶＤＬのようなハイレベルの無
効レベルとされる。
スに対するアクセスが終了し、ダイナミック型ＲＡＭが
プリチャージコマンドサイクルで選択状態とされると、
前述のように、まずワード線選択駆動信号ＦＸ０が所定
期間だけ一時的に接地電位ＶＳＳとされた後、最終的な
非選択レベルつまり内部電圧ＶＮＮとされる。また、ワ
ード線選択駆動信号ＦＸ０が接地電位ＶＳＳとされた時
点で、メインワード線ＭＷ０＊の非反転メインワード線
ＭＷ０Ｔが内部電圧ＶＮＮのような無効レベルとされ、
さらに遅れてメインワード線ＭＷ０＊の反転メインワー
ド線ＭＷ０Ｂが内部電圧ＶＤＬのようなハイレベルの無
効レベルとされる。
【０１０３】単位サブワード線駆動回路ＵＳＤ０では、
ワード線選択駆動信号ＦＸ０が接地電位ＶＳＳに変化さ
れるとき、ＭＯＳＦＥＴＮＪはオン状態のままとされ
る。このため、サブワード線ＳＷ０の寄生容量に蓄積さ
れたハイレベルの電荷は、ＭＯＳＦＥＴＮＪからワード
線選択駆動信号ＦＸ０を介して接地電位ＶＳＳにディス
チャージされる。また、やや遅れてメインワード線ＭＷ
０＊の非反転メインワード線ＭＷ０Ｔが内部電圧ＶＮＮ
のような無効レベルに戻されることでＭＯＳＦＥＴＮＪ
がオフ状態となり、続く反転メインワード線ＭＷ０Ｂの
ハイレベルを受けてＭＯＳＦＥＴＮＫがオン状態となっ
て、サブワード線ＳＷ０は最終的な非選択レベルつまり
内部電圧ＶＮＮとされる。
ワード線選択駆動信号ＦＸ０が接地電位ＶＳＳに変化さ
れるとき、ＭＯＳＦＥＴＮＪはオン状態のままとされ
る。このため、サブワード線ＳＷ０の寄生容量に蓄積さ
れたハイレベルの電荷は、ＭＯＳＦＥＴＮＪからワード
線選択駆動信号ＦＸ０を介して接地電位ＶＳＳにディス
チャージされる。また、やや遅れてメインワード線ＭＷ
０＊の非反転メインワード線ＭＷ０Ｔが内部電圧ＶＮＮ
のような無効レベルに戻されることでＭＯＳＦＥＴＮＪ
がオフ状態となり、続く反転メインワード線ＭＷ０Ｂの
ハイレベルを受けてＭＯＳＦＥＴＮＫがオン状態となっ
て、サブワード線ＳＷ０は最終的な非選択レベルつまり
内部電圧ＶＮＮとされる。
【０１０４】以上のように、この実施例のダイナミック
型ＲＡＭでは、サブワード線ＳＷ０〜ＳＷｍに対応して
設けられるサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋの
単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍが、前記
図７及び図８の実施例と同様に３個のＮチャンネルＭＯ
ＳＦＥＴＮＩ〜ＮＫによって構成されるとともに、前記
図７及び図８の実施例のメインワード線ＭＷ０〜ＭＷｐ
がワード線選択駆動信号ＦＸ０〜ＦＸ３に置き換えら
れ、そのワード線選択駆動信号ＦＸ０＊〜ＦＸ３＊がメ
インワード線ＭＷ０＊〜ＭＷｐ＊に置き換えられ、それ
ぞれ同様な作用を持つ。この結果、この実施例の場合
も、前記図７及び図８の実施例と同じ作用効果を得るこ
とができ、これによってその動作を安定化しつつ、ダイ
ナミック型ＲＡＭのチップサイズを縮小し、その低コス
ト化を図ることができる。
型ＲＡＭでは、サブワード線ＳＷ０〜ＳＷｍに対応して
設けられるサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋの
単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍが、前記
図７及び図８の実施例と同様に３個のＮチャンネルＭＯ
ＳＦＥＴＮＩ〜ＮＫによって構成されるとともに、前記
図７及び図８の実施例のメインワード線ＭＷ０〜ＭＷｐ
がワード線選択駆動信号ＦＸ０〜ＦＸ３に置き換えら
れ、そのワード線選択駆動信号ＦＸ０＊〜ＦＸ３＊がメ
インワード線ＭＷ０＊〜ＭＷｐ＊に置き換えられ、それ
ぞれ同様な作用を持つ。この結果、この実施例の場合
も、前記図７及び図８の実施例と同じ作用効果を得るこ
とができ、これによってその動作を安定化しつつ、ダイ
ナミック型ＲＡＭのチップサイズを縮小し、その低コス
ト化を図ることができる。
【０１０５】図１３には、この発明が適用されたダイナ
ミック型ＲＡＭに含まれるサブワード線駆動回路ＳＷＤ
０の第４の実施例の部分的な回路図が示され、図１４に
は、その一実施例の信号波形図が示されている。なお、
この実施例は、前記図７及び図８ならびに図１１及び図
１２の実施例を基本的に踏襲するものであるため、これ
と異なる部分についてのみ説明を追加する。
ミック型ＲＡＭに含まれるサブワード線駆動回路ＳＷＤ
０の第４の実施例の部分的な回路図が示され、図１４に
は、その一実施例の信号波形図が示されている。なお、
この実施例は、前記図７及び図８ならびに図１１及び図
１２の実施例を基本的に踏襲するものであるため、これ
と異なる部分についてのみ説明を追加する。
【０１０６】図１３において、この実施例のサブワード
線駆動回路ＳＷＤ０を構成する単位サブワード線駆動回
路ＵＳＤ０〜ＵＳＤｍは、単位サブワード線駆動回路Ｕ
ＳＤ０に代表して示されるように、対応するワード線選
択駆動信号線ＦＸ０〜ＦＸ３と内部電圧ＶＮＮとの間に
直列形態に設けられる２個のＮチャンネルＭＯＳＦＥＴ
ＮＭ（第１のＭＯＳＦＥＴ）及びＮＮ（第２のＭＯＳＦ
ＥＴ）と、そのドレインが例えば対応するメインワード
線ＭＷ０に順次４個ずつ共通結合されるＮチャンネルＭ
ＯＳＦＥＴＮＬ（第５のＭＯＳＦＥＴ）とをそれぞれ含
む。
線駆動回路ＳＷＤ０を構成する単位サブワード線駆動回
路ＵＳＤ０〜ＵＳＤｍは、単位サブワード線駆動回路Ｕ
ＳＤ０に代表して示されるように、対応するワード線選
択駆動信号線ＦＸ０〜ＦＸ３と内部電圧ＶＮＮとの間に
直列形態に設けられる２個のＮチャンネルＭＯＳＦＥＴ
ＮＭ（第１のＭＯＳＦＥＴ）及びＮＮ（第２のＭＯＳＦ
ＥＴ）と、そのドレインが例えば対応するメインワード
線ＭＷ０に順次４個ずつ共通結合されるＮチャンネルＭ
ＯＳＦＥＴＮＬ（第５のＭＯＳＦＥＴ）とをそれぞれ含
む。
【０１０７】このうち、ＭＯＳＦＥＴＮＬのゲートには
電源電圧ＶＤＤが共通に供給され、そのソースはＭＯＳ
ＦＥＴＮＭのゲートに結合される。また、ＭＯＳＦＥＴ
ＮＮのゲートは、対応するＮチャンネルＭＯＳＦＥＴＮ
Ｐ（第６のＭＯＳＦＥＴ）を介して電源電圧ＶＤＤに結
合されとともに、対応するＮチャンネルＭＯＳＦＥＴＮ
Ｏ（第７のＭＯＳＦＥＴ）を介して内部電圧供給点ＶＮ
Ｎに結合される。ＭＯＳＦＥＴＮＭ及びＮＮの共通結合
されたソース及びドレインは、対応するサブワード線Ｓ
Ｗ０に結合される。さらに、ＭＯＳＦＥＴＮＰのゲート
には、対応するプリチャージ制御信号ＰＣが共通に供給
され、ＭＯＳＦＥＴＮＯのゲートは、対応するサブワー
ド線ＳＷ０に結合される。
電源電圧ＶＤＤが共通に供給され、そのソースはＭＯＳ
ＦＥＴＮＭのゲートに結合される。また、ＭＯＳＦＥＴ
ＮＮのゲートは、対応するＮチャンネルＭＯＳＦＥＴＮ
Ｐ（第６のＭＯＳＦＥＴ）を介して電源電圧ＶＤＤに結
合されとともに、対応するＮチャンネルＭＯＳＦＥＴＮ
Ｏ（第７のＭＯＳＦＥＴ）を介して内部電圧供給点ＶＮ
Ｎに結合される。ＭＯＳＦＥＴＮＭ及びＮＮの共通結合
されたソース及びドレインは、対応するサブワード線Ｓ
Ｗ０に結合される。さらに、ＭＯＳＦＥＴＮＰのゲート
には、対応するプリチャージ制御信号ＰＣが共通に供給
され、ＭＯＳＦＥＴＮＯのゲートは、対応するサブワー
ド線ＳＷ０に結合される。
【０１０８】図１４に示されるように、ワード線選択駆
動信号ＦＸ０は、ダイナミック型ＲＡＭが待機状態とさ
れるとき内部電圧ＶＮＮのような無効レベルとされ、ダ
イナミック型ＲＡＭがアクティブコマンドサイクルで選
択状態とされると、電源電圧ＶＤＤのような有効レベル
とされる。そして、ダイナミック型ＲＡＭがプリチャー
ジコマンドサイクルで選択状態とされると、所定期間だ
け一時的に接地電位ＶＳＳとされた後、内部電圧ＶＮＮ
のような無効レベルに戻される。一方、メインワード線
ＭＷ０は、ダイナミック型ＲＡＭが待機状態とされると
き内部電圧ＶＮＮのような無効レベルとされ、ダイナミ
ック型ＲＡＭがアクティブコマンドサイクルで選択状態
とされてからプリチャージコマンドサイクルにより待機
状態に戻されるまでの間は電源電圧ＶＤＤのような有効
レベルとされる。さらに、プリチャージ制御信号ＰＣ
は、前記図７及び図８の実施例の反転ワード線選択駆動
信号ＦＸ０Ｂと同様に、ダイナミック型ＲＡＭが待機状
態とされるとき内部電圧ＶＤＬのような無効レベルとさ
れ、ダイナミック型ＲＡＭがアクティブコマンドサイク
ルで選択状態とされてからプリチャージコマンドサイク
ルにより待機状態に戻されるまでの間は内部電圧ＶＮＮ
のような有効レベルとされる。
動信号ＦＸ０は、ダイナミック型ＲＡＭが待機状態とさ
れるとき内部電圧ＶＮＮのような無効レベルとされ、ダ
イナミック型ＲＡＭがアクティブコマンドサイクルで選
択状態とされると、電源電圧ＶＤＤのような有効レベル
とされる。そして、ダイナミック型ＲＡＭがプリチャー
ジコマンドサイクルで選択状態とされると、所定期間だ
け一時的に接地電位ＶＳＳとされた後、内部電圧ＶＮＮ
のような無効レベルに戻される。一方、メインワード線
ＭＷ０は、ダイナミック型ＲＡＭが待機状態とされると
き内部電圧ＶＮＮのような無効レベルとされ、ダイナミ
ック型ＲＡＭがアクティブコマンドサイクルで選択状態
とされてからプリチャージコマンドサイクルにより待機
状態に戻されるまでの間は電源電圧ＶＤＤのような有効
レベルとされる。さらに、プリチャージ制御信号ＰＣ
は、前記図７及び図８の実施例の反転ワード線選択駆動
信号ＦＸ０Ｂと同様に、ダイナミック型ＲＡＭが待機状
態とされるとき内部電圧ＶＤＬのような無効レベルとさ
れ、ダイナミック型ＲＡＭがアクティブコマンドサイク
ルで選択状態とされてからプリチャージコマンドサイク
ルにより待機状態に戻されるまでの間は内部電圧ＶＮＮ
のような有効レベルとされる。
【０１０９】ダイナミック型ＲＡＭが待機状態とされ、
ワード線選択駆動信号ＦＸ０，メインワード線ＭＷ０な
らびにプリチャージ制御信号ＰＣがともに無効レベルと
されるとき、サブワード線駆動回路ＳＷＤ０の単位サブ
ワード線駆動回路ＵＳＤ０では、ＭＯＳＦＥＴＮＰが対
応するプリチャージ制御信号ＰＣのハイレベルを受けて
オン状態となり、ＭＯＳＦＥＴＮＮは、オン状態にある
ＭＯＳＦＥＴＮＰを介して電源電圧ＶＤＤが供給される
ことでやはりオン状態となる。また、ＭＯＳＦＥＴＮＭ
は、対応するメインワード線ＭＷ０のロウレベルを受け
てオフ状態となるため、サブワード線ＳＷ０は内部電圧
ＶＮＮのような非選択レベルとされ、これを受けてＭＯ
ＳＦＥＴＮＯがオフ状態とされる。
ワード線選択駆動信号ＦＸ０，メインワード線ＭＷ０な
らびにプリチャージ制御信号ＰＣがともに無効レベルと
されるとき、サブワード線駆動回路ＳＷＤ０の単位サブ
ワード線駆動回路ＵＳＤ０では、ＭＯＳＦＥＴＮＰが対
応するプリチャージ制御信号ＰＣのハイレベルを受けて
オン状態となり、ＭＯＳＦＥＴＮＮは、オン状態にある
ＭＯＳＦＥＴＮＰを介して電源電圧ＶＤＤが供給される
ことでやはりオン状態となる。また、ＭＯＳＦＥＴＮＭ
は、対応するメインワード線ＭＷ０のロウレベルを受け
てオフ状態となるため、サブワード線ＳＷ０は内部電圧
ＶＮＮのような非選択レベルとされ、これを受けてＭＯ
ＳＦＥＴＮＯがオフ状態とされる。
【０１１０】次に、ダイナミック型ＲＡＭがアクティブ
コマンドサイクルＡＣＴＶで選択状態とされると、単位
サブワード線駆動回路ＵＳＤ０では、まずＭＯＳＦＥＴ
ＮＰがプリチャージ制御信号ＰＣのロウレベルを受けて
オフ状態となり、ＭＯＳＦＥＴＮＭのゲート容量は、対
応するＭＯＳＦＥＴＮＬを介してメインワード線ＭＷ０
のハイレベルつまり電源電圧ＶＤＤよりＭＯＳＦＥＴＮ
Ｌのしきい値電圧分だけ低いハイレベルにチャージされ
る。そして、やや遅れてワード線選択駆動信号ＦＸ０が
ハイレベルとされると、このワード線選択駆動信号ＦＸ
０のハイレベルがＭＯＳＦＥＴＮＭを介して対応するサ
ブワード線ＳＷ０に伝達される。
コマンドサイクルＡＣＴＶで選択状態とされると、単位
サブワード線駆動回路ＵＳＤ０では、まずＭＯＳＦＥＴ
ＮＰがプリチャージ制御信号ＰＣのロウレベルを受けて
オフ状態となり、ＭＯＳＦＥＴＮＭのゲート容量は、対
応するＭＯＳＦＥＴＮＬを介してメインワード線ＭＷ０
のハイレベルつまり電源電圧ＶＤＤよりＭＯＳＦＥＴＮ
Ｌのしきい値電圧分だけ低いハイレベルにチャージされ
る。そして、やや遅れてワード線選択駆動信号ＦＸ０が
ハイレベルとされると、このワード線選択駆動信号ＦＸ
０のハイレベルがＭＯＳＦＥＴＮＭを介して対応するサ
ブワード線ＳＷ０に伝達される。
【０１１１】このとき、電源電圧ＶＤＤよりＭＯＳＦＥ
ＴＮＬのしきい値電圧分だけ低いハイレベルにチャージ
されていたＭＯＳＦＥＴＮＭのゲート電位は、そのセル
フブースト作用によってさらに電源電圧ＶＤＤの絶対値
分だけ押し上げられる。このため、ＭＯＳＦＥＴＮＬは
オフ状態となってカットＭＯＳＦＥＴとして作用し、Ｍ
ＯＳＦＥＴＮＭのゲートが高電位に保持されるととも
に、このＭＯＳＦＥＴＮＭのゲートが高電位に保持され
ることで、ワード線選択駆動信号ＦＸ０の有効レベルつ
まり電源電圧ＶＤＤがそのままサブワード線ＳＷ０に伝
達される。ＭＯＳＦＥＴＮＯは、サブワード線ＳＷ０の
電源電圧ＶＤＤのようなハイレベルを受けてオン状態と
なり、ＭＯＳＦＥＴＮＮのゲート電位を内部電圧ＶＮＮ
のようなロウレベルとして、ＭＯＳＦＥＴＮＮをオフ状
態とする。
ＴＮＬのしきい値電圧分だけ低いハイレベルにチャージ
されていたＭＯＳＦＥＴＮＭのゲート電位は、そのセル
フブースト作用によってさらに電源電圧ＶＤＤの絶対値
分だけ押し上げられる。このため、ＭＯＳＦＥＴＮＬは
オフ状態となってカットＭＯＳＦＥＴとして作用し、Ｍ
ＯＳＦＥＴＮＭのゲートが高電位に保持されるととも
に、このＭＯＳＦＥＴＮＭのゲートが高電位に保持され
ることで、ワード線選択駆動信号ＦＸ０の有効レベルつ
まり電源電圧ＶＤＤがそのままサブワード線ＳＷ０に伝
達される。ＭＯＳＦＥＴＮＯは、サブワード線ＳＷ０の
電源電圧ＶＤＤのようなハイレベルを受けてオン状態と
なり、ＭＯＳＦＥＴＮＮのゲート電位を内部電圧ＶＮＮ
のようなロウレベルとして、ＭＯＳＦＥＴＮＮをオフ状
態とする。
【０１１２】つまり、この実施例では、ＭＯＳＦＥＴＮ
Ｏ及びＮＰが追加されることで、単位サブワード線駆動
回路ＵＳＤ０〜ＵＳＤｍが言わばセルフラッチ機能を持
つものとなり、メインワード線及びワード線選択駆動信
号は、ともに非反転信号のみを設ければ済む。この結
果、サブワード線駆動回路ＳＷＤ０〜ＳＷＤｋのレイア
ウト所要面積をさらに縮小し、ダイナミック型ＲＡＭの
チップサイズをさらに縮小して、そのさらなる低コスト
化を図ることができるものである。
Ｏ及びＮＰが追加されることで、単位サブワード線駆動
回路ＵＳＤ０〜ＵＳＤｍが言わばセルフラッチ機能を持
つものとなり、メインワード線及びワード線選択駆動信
号は、ともに非反転信号のみを設ければ済む。この結
果、サブワード線駆動回路ＳＷＤ０〜ＳＷＤｋのレイア
ウト所要面積をさらに縮小し、ダイナミック型ＲＡＭの
チップサイズをさらに縮小して、そのさらなる低コスト
化を図ることができるものである。
【０１１３】メモリアレイＭＡＲＹの指定されたアドレ
スに対するアクセスが終了しダイナミック型ＲＡＭがプ
リチャージコマンドサイクルで選択状態とされると、ま
ずワード線選択駆動信号ＦＸ０が所定期間だけ一時的に
接地電位ＶＳＳとされた後、最終的な無効レベルつまり
内部電圧ＶＮＮとされる。また、ワード線選択駆動信号
ＦＸ０が接地電位ＶＳＳとされた時点で、メインワード
線ＭＷ０が内部電圧ＶＮＮのような無効レベルとされ、
さらに遅れてプリチャージ制御信号ＰＣが内部電圧ＶＤ
Ｌのようなハイレベルの無効レベルとされる。
スに対するアクセスが終了しダイナミック型ＲＡＭがプ
リチャージコマンドサイクルで選択状態とされると、ま
ずワード線選択駆動信号ＦＸ０が所定期間だけ一時的に
接地電位ＶＳＳとされた後、最終的な無効レベルつまり
内部電圧ＶＮＮとされる。また、ワード線選択駆動信号
ＦＸ０が接地電位ＶＳＳとされた時点で、メインワード
線ＭＷ０が内部電圧ＶＮＮのような無効レベルとされ、
さらに遅れてプリチャージ制御信号ＰＣが内部電圧ＶＤ
Ｌのようなハイレベルの無効レベルとされる。
【０１１４】単位サブワード線駆動回路ＵＳＤ０では、
ワード線選択駆動信号ＦＸ０が接地電位ＶＳＳに変化さ
れるとき、ＭＯＳＦＥＴＮＭはオン状態のままとされ
る。このため、サブワード線ＳＷ０の寄生容量に蓄積さ
れたハイレベルの電荷は、ＭＯＳＦＥＴＮＭからワード
線選択駆動信号ＦＸ０を介して接地電位ＶＳＳにディス
チャージされる。また、やや遅れてメインワード線ＭＷ
０が内部電圧ＶＮＮのような無効レベルに戻されること
でＭＯＳＦＥＴＮＭがオフ状態となり、続くプリチャー
ジ制御信号ＰＣのハイレベルを受けてＭＯＳＦＥＴＮＰ
がオン状態となって、ＭＯＳＦＥＴＮＮがオン状態とな
り、サブワード線ＳＷ０は最終的な非選択レベルつまり
内部電圧ＶＮＮとされる。ＭＯＳＦＥＴＮＯは、サブワ
ード線ＳＷ０のロウレベルを受けてオフ状態となり、初
期の状態に戻る。
ワード線選択駆動信号ＦＸ０が接地電位ＶＳＳに変化さ
れるとき、ＭＯＳＦＥＴＮＭはオン状態のままとされ
る。このため、サブワード線ＳＷ０の寄生容量に蓄積さ
れたハイレベルの電荷は、ＭＯＳＦＥＴＮＭからワード
線選択駆動信号ＦＸ０を介して接地電位ＶＳＳにディス
チャージされる。また、やや遅れてメインワード線ＭＷ
０が内部電圧ＶＮＮのような無効レベルに戻されること
でＭＯＳＦＥＴＮＭがオフ状態となり、続くプリチャー
ジ制御信号ＰＣのハイレベルを受けてＭＯＳＦＥＴＮＰ
がオン状態となって、ＭＯＳＦＥＴＮＮがオン状態とな
り、サブワード線ＳＷ０は最終的な非選択レベルつまり
内部電圧ＶＮＮとされる。ＭＯＳＦＥＴＮＯは、サブワ
ード線ＳＷ０のロウレベルを受けてオフ状態となり、初
期の状態に戻る。
【０１１５】以上のように、この実施例のダイナミック
型ＲＡＭでは、サブワード線ＳＷ０〜ＳＷｍに対応して
設けられるサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋの
単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍが、合計
５個のＮチャンネルＭＯＳＦＥＴＮＬ〜ＮＰによって構
成されるとともに、ＭＯＳＦＥＴＮＯ及びＮＰが追加さ
れることで単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤ
ｍがセルフラッチ機能を持つものとなり、これによって
メインワード線及びワード線選択駆動信号線の所要本数
を削減できる。この結果、この実施例の場合も、前記図
７及び図８の実施例と同じ作用効果を得つつ、サブワー
ド線駆動回路ＳＷＤ０〜ＳＷＤｋのレイアウト所要面積
をさらに縮小し、ダイナミック型ＲＡＭのチップサイズ
をさらに縮小して、そのさらなる低コスト化を図ること
ができるものである。
型ＲＡＭでは、サブワード線ＳＷ０〜ＳＷｍに対応して
設けられるサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋの
単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍが、合計
５個のＮチャンネルＭＯＳＦＥＴＮＬ〜ＮＰによって構
成されるとともに、ＭＯＳＦＥＴＮＯ及びＮＰが追加さ
れることで単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤ
ｍがセルフラッチ機能を持つものとなり、これによって
メインワード線及びワード線選択駆動信号線の所要本数
を削減できる。この結果、この実施例の場合も、前記図
７及び図８の実施例と同じ作用効果を得つつ、サブワー
ド線駆動回路ＳＷＤ０〜ＳＷＤｋのレイアウト所要面積
をさらに縮小し、ダイナミック型ＲＡＭのチップサイズ
をさらに縮小して、そのさらなる低コスト化を図ること
ができるものである。
【０１１６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）階層型ワード線方式をとりネガティブワード線方
式をとるダイナミック型ＲＡＭ等において、サブワード
線に対応して設けられるサブワード線駆動回路の単位サ
ブワード線駆動回路を、ＮチャンネルＭＯＳＦＥＴの
み、つまり例えば対応するメインワード線及びサブワー
ド線間に設けられそのゲートに対応する非反転ワード線
選択駆動信号を受けるＮチャンネル型の第１のＭＯＳＦ
ＥＴと、サブワード線とその最終的な非選択レベルとな
る負電位の供給点との間に設けられそのゲートに対応す
る反転ワード線選択駆動信号を受けるＮチャンネル型の
第２のＭＯＳＦＥＴとを基本に構成するとともに、第１
のＭＯＳＦＥＴがオン状態とされた状態でメインワード
線のレベルを一時的に回路の接地電位とした後、サブワ
ード線の非選択レベルたる負電位とすることで、サブワ
ード線のレベルをまず回路の接地電位まで引き下げるた
めのＭＯＳＦＥＴを単位サブワード線駆動回路ごとに設
けることなく、比較的供給能力の小さな負電位に対する
負荷を軽減し、その電位変動を抑制することができると
いう効果が得られる。
記の通りである。すなわち、 （１）階層型ワード線方式をとりネガティブワード線方
式をとるダイナミック型ＲＡＭ等において、サブワード
線に対応して設けられるサブワード線駆動回路の単位サ
ブワード線駆動回路を、ＮチャンネルＭＯＳＦＥＴの
み、つまり例えば対応するメインワード線及びサブワー
ド線間に設けられそのゲートに対応する非反転ワード線
選択駆動信号を受けるＮチャンネル型の第１のＭＯＳＦ
ＥＴと、サブワード線とその最終的な非選択レベルとな
る負電位の供給点との間に設けられそのゲートに対応す
る反転ワード線選択駆動信号を受けるＮチャンネル型の
第２のＭＯＳＦＥＴとを基本に構成するとともに、第１
のＭＯＳＦＥＴがオン状態とされた状態でメインワード
線のレベルを一時的に回路の接地電位とした後、サブワ
ード線の非選択レベルたる負電位とすることで、サブワ
ード線のレベルをまず回路の接地電位まで引き下げるた
めのＭＯＳＦＥＴを単位サブワード線駆動回路ごとに設
けることなく、比較的供給能力の小さな負電位に対する
負荷を軽減し、その電位変動を抑制することができると
いう効果が得られる。
【０１１７】（２）上記（１）項により、ダイナミック
型ＲＡＭ等の動作を安定化することができるという効果
が得られる。 （３）上記（１）項により、各単位サブワード線駆動回
路から、ＮチャンネルＭＯＳＦＥＴに比較して大きなサ
イズとなりかつウェル分離領域を必要とするＰチャンネ
ルＭＯＳＦＥＴをなくして、単位サブワード線駆動回路
のレイアウト所要面積を削減することができるという効
果が得られる。 （４）上記（１）項及び（３）項により、ダイナミック
型ＲＡＭ等のチップサイズを縮小し、その低コスト化を
図ることができるという効果が得られる。
型ＲＡＭ等の動作を安定化することができるという効果
が得られる。 （３）上記（１）項により、各単位サブワード線駆動回
路から、ＮチャンネルＭＯＳＦＥＴに比較して大きなサ
イズとなりかつウェル分離領域を必要とするＰチャンネ
ルＭＯＳＦＥＴをなくして、単位サブワード線駆動回路
のレイアウト所要面積を削減することができるという効
果が得られる。 （４）上記（１）項及び（３）項により、ダイナミック
型ＲＡＭ等のチップサイズを縮小し、その低コスト化を
図ることができるという効果が得られる。
【０１１８】（５）上記（１）項ないし（４）項におい
て、上記第２のＭＯＳＦＥＴのゲートと第１の電圧との
間に、そのゲートに所定のプリチャージ制御信号を受け
るＮチャンネル型の第６のＭＯＳＦＥＴを設け、第２の
ＭＯＳＦＥＴのゲートと上記負電位の供給点との間に、
そのゲートが対応するサブワード線に結合されるＮチャ
ンネル型の第７のＭＯＳＦＥＴを設けることで、各単位
サブワード線駆動回路にセルフラッチ機能を持たせ、メ
インワード線及びワード線選択駆動信号線の所要本数を
削減することができるという効果が得られる。 （６）上記（５）項により、単位サブワード線駆動回路
のレイアウト所要面積をさらに縮小し、ダイナミック型
ＲＡＭのチップサイズをさらに縮小して、そのさらなる
低コスト化を図ることができるという効果が得られる。
て、上記第２のＭＯＳＦＥＴのゲートと第１の電圧との
間に、そのゲートに所定のプリチャージ制御信号を受け
るＮチャンネル型の第６のＭＯＳＦＥＴを設け、第２の
ＭＯＳＦＥＴのゲートと上記負電位の供給点との間に、
そのゲートが対応するサブワード線に結合されるＮチャ
ンネル型の第７のＭＯＳＦＥＴを設けることで、各単位
サブワード線駆動回路にセルフラッチ機能を持たせ、メ
インワード線及びワード線選択駆動信号線の所要本数を
削減することができるという効果が得られる。 （６）上記（５）項により、単位サブワード線駆動回路
のレイアウト所要面積をさらに縮小し、ダイナミック型
ＲＡＭのチップサイズをさらに縮小して、そのさらなる
低コスト化を図ることができるという効果が得られる。
【０１１９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹは、前記した通り、ビット線延長方向にも任
意数のサブメモリアレイに分割することができる。ま
た、サブメモリアレイＳＭＡ０〜ＳＭＡｋのそれぞれ
は、所定数の冗長素子を含むことができるし、ダイナミ
ック型ＲＡＭは欠陥救済のための回路を備えることがで
きる。ダイナミック型ＲＡＭは、階層型ワード線方式を
とることを必須条件とはしない。また、ダイナミック型
ＲＡＭは、メモリアレイＭＡＲＹ及びその直接周辺回路
からなる複数のバンクを備えることができるし、そのブ
ロック構成や起動制御信号及びアドレス信号の名称及び
有効レベル等は、種々の実施形態をとりうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹは、前記した通り、ビット線延長方向にも任
意数のサブメモリアレイに分割することができる。ま
た、サブメモリアレイＳＭＡ０〜ＳＭＡｋのそれぞれ
は、所定数の冗長素子を含むことができるし、ダイナミ
ック型ＲＡＭは欠陥救済のための回路を備えることがで
きる。ダイナミック型ＲＡＭは、階層型ワード線方式を
とることを必須条件とはしない。また、ダイナミック型
ＲＡＭは、メモリアレイＭＡＲＹ及びその直接周辺回路
からなる複数のバンクを備えることができるし、そのブ
ロック構成や起動制御信号及びアドレス信号の名称及び
有効レベル等は、種々の実施形態をとりうる。
【０１２０】図２において、メインワード線駆動回路Ｍ
ＷＤは、前述のように、実際にはサブワード線駆動回路
ＳＷＤ０〜ＳＷＤｋに対応して単位ワード線選択駆動回
路ＵＦＸＤ０〜ＵＦＸＤ３を備えることができるし、例
えば単位サブワード線駆動回路ＵＦＸＤ０〜ＵＦＸＤ３
を共通に設け、その出力信号つまりワード線選択駆動信
号ＦＸ０＊〜ＦＸ３＊とサブメモリアレイ選択信号とを
組み合わせるための回路を別途設けてもよい。Ｘアドレ
スデコーダＸＤのワード線選択駆動デコーダＦＸＳＤ及
びメインワード線駆動デコーダＭＷＳＤに供給される内
部アドレス信号の組み合わせは、種々の実施形態をとり
うる。
ＷＤは、前述のように、実際にはサブワード線駆動回路
ＳＷＤ０〜ＳＷＤｋに対応して単位ワード線選択駆動回
路ＵＦＸＤ０〜ＵＦＸＤ３を備えることができるし、例
えば単位サブワード線駆動回路ＵＦＸＤ０〜ＵＦＸＤ３
を共通に設け、その出力信号つまりワード線選択駆動信
号ＦＸ０＊〜ＦＸ３＊とサブメモリアレイ選択信号とを
組み合わせるための回路を別途設けてもよい。Ｘアドレ
スデコーダＸＤのワード線選択駆動デコーダＦＸＳＤ及
びメインワード線駆動デコーダＭＷＳＤに供給される内
部アドレス信号の組み合わせは、種々の実施形態をとり
うる。
【０１２１】図３及び図５において、単位ワード線選択
駆動回路ＵＦＸＤ０及び単位メインワード線駆動回路Ｕ
ＭＷＤ０の具体的構成及びＭＯＳＦＥＴの導電型等は、
この実施例による制約を受けない。図４及び図６におい
て、各信号の具体的なレベル及びタイミング関係は、本
発明の主旨に制約を与えない。
駆動回路ＵＦＸＤ０及び単位メインワード線駆動回路Ｕ
ＭＷＤ０の具体的構成及びＭＯＳＦＥＴの導電型等は、
この実施例による制約を受けない。図４及び図６におい
て、各信号の具体的なレベル及びタイミング関係は、本
発明の主旨に制約を与えない。
【０１２２】図７，図９，図１１ならびに図１３におい
て、サブワード線駆動回路ＳＷＤ０の単位サブワード線
駆動回路ＵＳＤ０は、そのソースに供給されるメインワ
ード線又はワード線選択駆動信号が最終的な無効レベル
とされる直前に一時的に接地電位ＶＳＳとされることを
条件に、図１５のＭＯＳＦＥＴＰＣと同様なＰチャンネ
ルＭＯＳＦＥＴを含むことができる。また、各実施例
は、メインワード線とワード線選択駆動信号の役割を互
いに置き換えて構成できる。さらに、単位サブワード線
駆動回路ＵＳＤ０の具体的構成やＭＯＳＦＥＴの導電型
等は、種々の実施形態をとりうる。図８，図１０，図１
２ならびに図１４において、各信号の具体的なレベル及
びタイミング関係は、本発明の主旨に制約を与えない。
て、サブワード線駆動回路ＳＷＤ０の単位サブワード線
駆動回路ＵＳＤ０は、そのソースに供給されるメインワ
ード線又はワード線選択駆動信号が最終的な無効レベル
とされる直前に一時的に接地電位ＶＳＳとされることを
条件に、図１５のＭＯＳＦＥＴＰＣと同様なＰチャンネ
ルＭＯＳＦＥＴを含むことができる。また、各実施例
は、メインワード線とワード線選択駆動信号の役割を互
いに置き換えて構成できる。さらに、単位サブワード線
駆動回路ＵＳＤ０の具体的構成やＭＯＳＦＥＴの導電型
等は、種々の実施形態をとりうる。図８，図１０，図１
２ならびに図１４において、各信号の具体的なレベル及
びタイミング関係は、本発明の主旨に制約を与えない。
【０１２３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする各種メモリ集積回路装置やこ
のようなメモリ集積回路装置を含む論理集積回路装置等
にも適用できる。この発明は、少なくともネガティブワ
ード線方式をとる半導体記憶装置ならびにこれを含む装
置又はシステムに広く適用できる。
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする各種メモリ集積回路装置やこ
のようなメモリ集積回路装置を含む論理集積回路装置等
にも適用できる。この発明は、少なくともネガティブワ
ード線方式をとる半導体記憶装置ならびにこれを含む装
置又はシステムに広く適用できる。
【０１２４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、階層型ワード線方式をとり
ネガティブワード線方式をとるダイナミック型ＲＡＭ等
において、サブワード線に対応して設けられるサブワー
ド線駆動回路の単位サブワード線駆動回路を、Ｎチャン
ネルＭＯＳＦＥＴのみ、つまり例えば対応するメインワ
ード線及びサブワード線間に設けられそのゲートに対応
する非反転ワード線選択駆動信号を受けるＮチャンネル
型の第１のＭＯＳＦＥＴと、サブワード線とその最終的
な非選択レベルとなる負電位の供給点との間に設けられ
そのゲートに対応する反転ワード線選択駆動信号を受け
るＮチャンネル型の第２のＭＯＳＦＥＴとを基本に構成
するとともに、メインワード線のレベルを、上記第１の
ＭＯＳＦＥＴがオン状態とされた状態で一時的に回路の
接地電位とした後、サブワード線の非選択レベルたる負
電位とすることで、サブワード線のレベルをまず回路の
接地電位まで引き下げるためのＭＯＳＦＥＴを単位サブ
ワード線駆動回路ごとに設けることなく、比較的供給能
力の小さな負電位に対する負荷を軽減し、その電位変動
を抑制することができるとともに、各単位サブワード線
駆動回路からＮチャンネルＭＯＳＦＥＴに比較して大き
なサイズとなりウェル分離領域を必要とするＰチャンネ
ルＭＯＳＦＥＴをなくして、単位サブワード線駆動回路
のレイアウト所要面積を削減することができる。この結
果、その動作を安定化しつつ、ダイナミック型ＲＡＭ等
のチップサイズを縮小し、その低コスト化を図ることが
できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、階層型ワード線方式をとり
ネガティブワード線方式をとるダイナミック型ＲＡＭ等
において、サブワード線に対応して設けられるサブワー
ド線駆動回路の単位サブワード線駆動回路を、Ｎチャン
ネルＭＯＳＦＥＴのみ、つまり例えば対応するメインワ
ード線及びサブワード線間に設けられそのゲートに対応
する非反転ワード線選択駆動信号を受けるＮチャンネル
型の第１のＭＯＳＦＥＴと、サブワード線とその最終的
な非選択レベルとなる負電位の供給点との間に設けられ
そのゲートに対応する反転ワード線選択駆動信号を受け
るＮチャンネル型の第２のＭＯＳＦＥＴとを基本に構成
するとともに、メインワード線のレベルを、上記第１の
ＭＯＳＦＥＴがオン状態とされた状態で一時的に回路の
接地電位とした後、サブワード線の非選択レベルたる負
電位とすることで、サブワード線のレベルをまず回路の
接地電位まで引き下げるためのＭＯＳＦＥＴを単位サブ
ワード線駆動回路ごとに設けることなく、比較的供給能
力の小さな負電位に対する負荷を軽減し、その電位変動
を抑制することができるとともに、各単位サブワード線
駆動回路からＮチャンネルＭＯＳＦＥＴに比較して大き
なサイズとなりウェル分離領域を必要とするＰチャンネ
ルＭＯＳＦＥＴをなくして、単位サブワード線駆動回路
のレイアウト所要面積を削減することができる。この結
果、その動作を安定化しつつ、ダイナミック型ＲＡＭ等
のチップサイズを縮小し、その低コスト化を図ることが
できる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭに含まれるメイン
ワード線駆動回路の一実施例を示すブロック図である。
ワード線駆動回路の一実施例を示すブロック図である。
【図３】図２のメインワード線駆動回路に含まれる単位
ワード線選択駆動回路の一実施例を示す回路図である。
ワード線選択駆動回路の一実施例を示す回路図である。
【図４】図３の単位ワード線選択駆動回路の一実施例を
示す信号波形図である。
示す信号波形図である。
【図５】図２のメインワード線駆動回路に含まれる単位
メインワード線駆動回路の一実施例を示す回路図であ
る。
メインワード線駆動回路の一実施例を示す回路図であ
る。
【図６】図５の単位メインワード線駆動回路の一実施例
を示す信号波形図である。
を示す信号波形図である。
【図７】図１のダイナミック型ＲＡＭに含まれるサブワ
ード線駆動回路の第１の実施例を示す部分的な回路図で
ある。
ード線駆動回路の第１の実施例を示す部分的な回路図で
ある。
【図８】図７のサブワード線駆動回路の一実施例を示す
信号波形図である。
信号波形図である。
【図９】この発明が適用されたダイナミック型ＲＡＭに
含まれるサブワード線駆動回路の第２の実施例を示す部
分的な回路図である。
含まれるサブワード線駆動回路の第２の実施例を示す部
分的な回路図である。
【図１０】図９のサブワード線駆動回路の一実施例を示
す信号波形図である。
す信号波形図である。
【図１１】この発明が適用されたダイナミック型ＲＡＭ
に含まれるサブワード線駆動回路の第３の実施例を示す
部分的な回路図である。
に含まれるサブワード線駆動回路の第３の実施例を示す
部分的な回路図である。
【図１２】図１１のサブワード線駆動回路の一実施例を
示す信号波形図である。
示す信号波形図である。
【図１３】この発明が適用されたダイナミック型ＲＡＭ
に含まれるサブワード線駆動回路の第４の実施例を示す
部分的な回路図である。
に含まれるサブワード線駆動回路の第４の実施例を示す
部分的な回路図である。
【図１４】図１３のサブワード線駆動回路の一実施例を
示す信号波形図である。
示す信号波形図である。
【図１５】この発明に先立って本願発明者等が開発した
ダイナミック型ＲＡＭに含まれるサブワード線駆動回路
の一例を示す部分的な回路図である。
ダイナミック型ＲＡＭに含まれるサブワード線駆動回路
の一例を示す部分的な回路図である。
【図１６】図１５のサブワード線駆動回路の一例を示す
信号波形図である。
信号波形図である。
ＭＡＲＹ……メモリアレイ、ＳＭＡ０〜ＳＭＡｋ……サ
ブメモリアレイ、ＳＷＤ０〜ＳＷＤｋ……サブワード線
駆動回路、ＭＷ……メインワード線、ＳＷ……サブワー
ド線、ＭＷＤ……メインワード線駆動回路、ＸＤ……Ｘ
アドレスデコーダ、ＸＢ……Ｘアドレスバッファ、ＳＡ
……センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ
……Ｙアドレスバッファ、ＩＯ……データ入出力回路、
ＴＧ……タイミング発生回路、ＶＧ……内部電圧発生回
路、Ｄ０〜Ｄｊ……入出力データ又はその入出力端子、
ＣＬＫ……クロック信号又はその入力端子、ＣＫＥ……
クロックイネーブル信号又はその入力端子、ＲＡＳＢ…
…ロウアドレスストローブ信号又はその入力端子、ＣＡ
ＳＢ……カラムアドレスストローブ信号又はその入力端
子、ＷＥＢ……ライトイネーブル信号又はその入力端
子、Ａ０〜Ａｉ……アドレス信号又はその入力端子、Ｖ
ＤＤ……電源電圧又はその入力端子、ＶＳＳ……接地電
位又はその入力端子、ＶＤＬ，ＶＮＮ……内部電圧。Ｍ
Ｗ０〜ＭＷｐ，ＭＷ０＊〜ＭＷｐ＊……メインワード
線、ＦＸ０〜ＦＸ３，ＦＸ０＊〜ＦＸ３＊……ワード線
選択駆動信号、ＳＷ０〜ＳＷｍ……サブワード線、Ｂ０
＊〜Ｂｎ＊……相補ビット線、ＭＣ……ダイナミック型
メモリセル、ＵＳＤ０〜ＵＳＤｍ……単位サブワード線
駆動回路。ＦＸＳＤ……ワード線選択駆動デコーダ、Ｍ
ＷＳＤ……メインワード線駆動デコーダ、ＵＦＸＤ０〜
ＵＦＸＤ３……単位ワード線選択駆動回路、ＵＭＷＤ０
〜ＵＭＷＤｍ……単位メインワード線駆動回路。ＬＳ１
〜ＬＳ５……レベルシフト回路、ＤＬ１〜ＤＬ２……遅
延回路。Ｐ１〜ＰＣ……ＰチャンネルＭＯＳＦＥＴ、Ｎ
１〜ＮＲ……ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜ＶＣ…
…インバータ、ＮＡ１〜ＮＡ２……ナンドゲート。ＡＣ
ＴＶ……アクティブコマンド又はアクティブコマンドサ
イクル、ＰＲＥＣ……プリチャージコマンド又はプリチ
ャージコマンドサイクル。
ブメモリアレイ、ＳＷＤ０〜ＳＷＤｋ……サブワード線
駆動回路、ＭＷ……メインワード線、ＳＷ……サブワー
ド線、ＭＷＤ……メインワード線駆動回路、ＸＤ……Ｘ
アドレスデコーダ、ＸＢ……Ｘアドレスバッファ、ＳＡ
……センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ
……Ｙアドレスバッファ、ＩＯ……データ入出力回路、
ＴＧ……タイミング発生回路、ＶＧ……内部電圧発生回
路、Ｄ０〜Ｄｊ……入出力データ又はその入出力端子、
ＣＬＫ……クロック信号又はその入力端子、ＣＫＥ……
クロックイネーブル信号又はその入力端子、ＲＡＳＢ…
…ロウアドレスストローブ信号又はその入力端子、ＣＡ
ＳＢ……カラムアドレスストローブ信号又はその入力端
子、ＷＥＢ……ライトイネーブル信号又はその入力端
子、Ａ０〜Ａｉ……アドレス信号又はその入力端子、Ｖ
ＤＤ……電源電圧又はその入力端子、ＶＳＳ……接地電
位又はその入力端子、ＶＤＬ，ＶＮＮ……内部電圧。Ｍ
Ｗ０〜ＭＷｐ，ＭＷ０＊〜ＭＷｐ＊……メインワード
線、ＦＸ０〜ＦＸ３，ＦＸ０＊〜ＦＸ３＊……ワード線
選択駆動信号、ＳＷ０〜ＳＷｍ……サブワード線、Ｂ０
＊〜Ｂｎ＊……相補ビット線、ＭＣ……ダイナミック型
メモリセル、ＵＳＤ０〜ＵＳＤｍ……単位サブワード線
駆動回路。ＦＸＳＤ……ワード線選択駆動デコーダ、Ｍ
ＷＳＤ……メインワード線駆動デコーダ、ＵＦＸＤ０〜
ＵＦＸＤ３……単位ワード線選択駆動回路、ＵＭＷＤ０
〜ＵＭＷＤｍ……単位メインワード線駆動回路。ＬＳ１
〜ＬＳ５……レベルシフト回路、ＤＬ１〜ＤＬ２……遅
延回路。Ｐ１〜ＰＣ……ＰチャンネルＭＯＳＦＥＴ、Ｎ
１〜ＮＲ……ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜ＶＣ…
…インバータ、ＮＡ１〜ＮＡ２……ナンドゲート。ＡＣ
ＴＶ……アクティブコマンド又はアクティブコマンドサ
イクル、ＰＲＥＣ……プリチャージコマンド又はプリチ
ャージコマンドサイクル。
フロントページの続き (72)発明者 堀口 真志 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 梶谷 一彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内
Claims (7)
- 【請求項１】 その選択レベルが第１の電位とされ、そ
の非選択レベルが第１の電位とは逆極性の第２の電位と
されるワード線を含むメモリアレイと、 その実質的な有効レベルが上記第１の電位とされ、その
実質的な無効レベルが上記第２の電位とされる選択駆動
信号線と、 上記選択駆動信号線と対応する上記ワード線との間に設
けられる第１のＭＯＳＦＥＴ、及び対応する上記ワード
線と上記第２の電位の供給点との間に設けられる第２の
ＭＯＳＦＥＴをそれぞれ含むワード線駆動回路とを具備
し、かつ、 上記選択駆動信号線が、上記第２の電位とされる直前に
一時的に回路の接地電位とされることを特徴とする半導
体記憶装置。 - 【請求項２】 請求項１において、 上記第１の電位は、所定の正電位とされ、上記第２の電
位は、所定の負電位とされるものであって、 上記第１及び第２のＭＯＳＦＥＴは、ともにＮチャンネ
ルＭＯＳＦＥＴからなるものであることを特徴とする半
導体記憶装置。 - 【請求項３】 請求項１又は請求項２において、 上記半導体記憶装置は、階層型ワード線方式をとるもの
であり、サブワード線と、所定数の上記サブワード線に
対応して設けられるメインワード線と、該メインワード
線のそれぞれに対応する上記所定数のサブワード線を択
一的に指定するためのワード線選択駆動信号線とを具備
するものであり、 上記ワード線は、上記サブワード線であり、上記ワード
線駆動回路は、上記サブワード線に対応して設けられる
サブワード線駆動回路であって、 上記サブワード線は、対応する上記メインワード線が有
効レベルとされ、かつ対応する上記ワード線選択駆動信
号線が有効レベルとされることで選択的に上記選択レベ
ルとされるものであることを特徴とする半導体記憶装
置。 - 【請求項４】 請求項１，請求項２又は請求項３におい
て、 上記選択駆動信号線は、上記メインワード線であって、 上記サブワード線駆動回路は、上記第１のＭＯＳＦＥＴ
のゲートと対応する上記ワード線選択駆動信号線との間
に設けられそのゲートに第１の電圧を受けるＮチャンネ
ル型の第３のＭＯＳＦＥＴを含むものであり、 上記第２のＭＯＳＦＥＴのゲートは、対応する上記ワー
ド線選択駆動信号線の反転信号線に結合されるものであ
ることを特徴とする半導体記憶装置。 - 【請求項５】 請求項１，請求項２又は請求項３におい
て、 上記選択駆動信号線は、上記メインワード線であって、 上記第１のＭＯＳＦＥＴのゲートは、対応する上記ワー
ド線選択駆動信号線に結合され、上記第２のＭＯＳＦＥ
Ｔのゲートは、その反転信号線に結合されるものである
ことを特徴とする半導体記憶装置。 - 【請求項６】 請求項１，請求項２又は請求項３におい
て、 上記選択駆動信号線は、上記ワード線選択駆動信号線で
あって、 上記サブワード線駆動回路は、上記第１のＭＯＳＦＥＴ
のゲートと対応する上記メインワード線との間に設けら
れそのゲートに第１の電圧を受けるＮチャンネル型の第
４のＭＯＳＦＥＴを含むものであり、 上記第２のＭＯＳＦＥＴのゲートには、対応する上記メ
インワード線の反転信号線に結合されるものであること
を特徴とする半導体記憶装置。 - 【請求項７】 請求項１，請求項２又は請求項３におい
て、 上記選択駆動信号線は、上記ワード線選択駆動信号線で
あって、 上記サブワード線駆動回路は、上記第１のＭＯＳＦＥＴ
のゲートと対応する上記メインワード線との間に設けら
れそのゲートに第１の電圧を受けるＮチャンネル型の第
５のＭＯＳＦＥＴと、 上記第２のＭＯＳＦＥＴのゲートと第１の電圧との間に
設けられそのゲートにプリチャージ制御信号を受けるＮ
チャンネル型の第６のＭＯＳＦＥＴと、 上記第２のＭＯＳＦＥＴのゲートと上記負電位の供給点
との間に設けられそのゲートが対応する上記サブワード
線に結合されるＮチャンネル型の第７のＭＯＳＦＥＴと
を含むものであることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10128361A JPH11328953A (ja) | 1998-05-12 | 1998-05-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10128361A JPH11328953A (ja) | 1998-05-12 | 1998-05-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328953A true JPH11328953A (ja) | 1999-11-30 |
Family
ID=14982929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10128361A Pending JPH11328953A (ja) | 1998-05-12 | 1998-05-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11328953A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313787B1 (ko) * | 1999-12-30 | 2001-11-26 | 박종섭 | 반도체 메모리 장치의 워드라인 구동 회로 |
| US7706209B2 (en) | 1998-06-29 | 2010-04-27 | Fujitsu Microelectronics Limited | Semiconductor memory device capable of driving non-selected word lines to a variable negative potential based on a bank access operation |
| US9214218B2 (en) | 2011-03-14 | 2015-12-15 | Ps4 Luxco S.A.R.L. | Semiconductor DRAM with non-linear word line discharge |
-
1998
- 1998-05-12 JP JP10128361A patent/JPH11328953A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7706209B2 (en) | 1998-06-29 | 2010-04-27 | Fujitsu Microelectronics Limited | Semiconductor memory device capable of driving non-selected word lines to a variable negative potential based on a bank access operation |
| KR100313787B1 (ko) * | 1999-12-30 | 2001-11-26 | 박종섭 | 반도체 메모리 장치의 워드라인 구동 회로 |
| US9214218B2 (en) | 2011-03-14 | 2015-12-15 | Ps4 Luxco S.A.R.L. | Semiconductor DRAM with non-linear word line discharge |
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