JPH11265571A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 そのコスト上昇を抑えつつ、ブーストセンス
方式をとるダイナミック型ＲＡＭ等の高速化を図る。 【解決手段】 ブーストセンス方式をとりかつシェアド
センス方式をとるダイナミック型ＲＡＭ等において、ブ
ーストセンスのためのブースト容量Ｃ１〜Ｃ４をセンス
アンプＳＡ内に設けずメモリアレイＡＲＹＬ及びＡＲＹ
Ｒ内に設け、これらのブースト容量を、メモリアレイの
ダイナミック型メモリセルを構成するアドレス選択ＭＯ
ＳＦＥＴと基本的に同一の素子構造とされるＭＯＳＦＥ
Ｔをもとに構成する。また、ブースト容量による相補ビ
ット線の電位押し上げ動作が行われる間、センスアンプ
ＳＡの例えば選択メモリアレイＡＲＹＬ側のシェアドＭ
ＯＳＦＥＴＮ４及びＮ５をオン状態のままとするととも
に、センスアンプＳＡをオーバードライブセンス方式と
し、高電位側コモンソース線ＣＳＰの電位を、駆動当初
の所定期間だけ各単位増幅回路の非反転又は反転入出力
ノードにおける最終的なハイレベルＶＤＬより高い電位
ＶＣＣにオーバードライブする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、ブーストセンス方式をとるダイナミック
型ＲＡＭ（ランダムアクセスメモリ）ならびにその高速
化及び低消費電力化に利用して特に有効な技術に関する
ものである。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子配列されるダイナミック型メモリセルを含むメ
モリアレイと、メモリアレイの各相補ビット線に対応し
て設けられる単位増幅回路を含むセンスアンプとを備え
るダイナミック型ＲＡＭ等の半導体記憶装置がある。ま
た、このようなダイナミック型ＲＡＭ等において、セン
スアンプを構成する各単位増幅回路の非反転及び反転入
出力ノードとブースト制御信号線との間に一対のブース
ト容量を設け、メモリアレイの選択ワード線に結合され
たメモリセルの微小読み出し信号が対応する相補ビット
線に出力された後、各単位増幅回路の非反転及び反転入
出力ノードの電位を押し上げることで、ダイナミック型
ＲＡＭ等の低電圧化を推進し、その読み出し動作を高速
化しうるいわゆるＣＡＢＳ方式（Ｃｈａｒｇｅ Ａｍｐ
ｌｉｆｙｉｎｇ−Ｂｏｏｓｔｅｄ Ｓｅｎｓｉｎｇ Ｓ
ｃｈｅｍｅ）等のブーストセンス方式が、例えば、１９
９７年５月、アイ・イー・イー・イー（ＩＥＥＥ） ジ
ャーナル オブ ソリッド・ステート サーキッツ（Ｊ
ＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲ
ＣＵＩＴＳ），ＶＯＬ．３２，Ｎｏ．５，第６４２頁〜
第６４８頁に記載されている。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記ＣＡＢＳ方式をとるダイナミック
型ＲＡＭの研究を進める中、次のような問題点に気付い
た。すなわち、ＣＡＢＳ方式のダイナミック型ＲＡＭ
は、図５に例示されるように、メモリアレイＡＲＹＬ及
びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびに
ＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ＋１個の単
位回路を含むセンスアンプＳＡを備え、これらの単位回
路のそれぞれは、一対のＣＭＯＳ（相補型ＭＯＳ）イン
バータが交差結合されてなる単位増幅回路ＵＡを含む。
センスアンプＳＡの各単位増幅回路ＵＡの非反転入出力
ノードＳ０Ｔ〜ＳｎＴ（ここで、それが有効とされると
き選択的にハイレベルとされるいわゆる非反転信号等に
ついては、その名称の末尾にＴを付して表す。以下同
様）ならびに反転入出力ノードＳ０Ｂ〜ＳｎＢ（ここ
で、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号等については、その名称の末尾にＢ
を付して表す。以下同様）とブースト制御信号線ＢＳＴ
との間には、一対のブースト容量Ｃ５及びＣ６が設けら
れる。

【０００４】センスアンプＳＡの各単位回路を構成する
ブースト容量Ｃ５及びＣ６のドレイン・ソース側電極が
結合されるブースト制御信号線ＢＳＴは、図６に例示さ
れるように、通常接地電位ＶＳＳのようなロウレベルと
され、例えばメモリアレイＡＲＹＬの選択ワード線ＷＬ
０に結合されたｎ＋１個のメモリセルの保持データに応
じた微小読み出し信号が対応する相補ビット線ＢＬ０＊
〜ＢＬｎ＊（ここで、例えば非反転ビット線ＢＬ０Ｔ及
び反転ビット線ＢＬ０Ｂを、合わせて相補ビット線ＢＬ
０＊のように＊を付して表す。以下同様）つまりセンス
アンプＳＡの対応する単位増幅回路ＵＡの相補入出力ノ
ードＳ０＊〜Ｓｎ＊に出力され、しかもこれらの相補入
出力ノードと両側のメモリアレイＡＲＹＬ及びＡＲＹＲ
の相補ビット線ＢＬ０＊及びＢＲ０＊〜ＢＲｎ＊との間
に設けられたシェアドＭＯＳＦＥＴＮ４及びＮ５ならび
にＮＢ及びＮＣがすべてオフ状態とされた時点で、電源
電圧ＶＣＣのようなハイレベルとされる。ブースト容量
Ｃ５及びＣ６は、このブースト制御信号ＢＳＴのハイレ
ベルへの立ち上がりを受けて、各単位増幅回路ＵＡの非
反転入出力ノードＳ０Ｔ〜ＳｎＴならびに反転入出力ノ
ードＳ０Ｂ〜ＳｎＢの電位を一斉に押し上げ、そのレベ
ル差を少し拡大させる。

【０００５】これにより、単位増幅回路ＵＡの増幅動作
は高速化されるが、例えばメモリアレイＡＲＹＬのワー
ド線ＷＬ０が選択されてからブースト制御信号ＢＳＴが
ハイレベルとされるまでには、選択ワード線ＷＬ０に結
合されるｎ＋１個のメモリセルの微小読み出し信号の信
号量が、メモリアレイＡＲＹＬの相補ビット線ＢＬ０＊
〜ＢＬｎ＊つまりセンスアンプＳＡの相補入出力ノード
Ｓ０＊〜Ｓｎ＊において充分となり、かつメモリアレイ
ＡＲＹＬに対応するシェアドＭＯＳＦＥＴＮ４及びＮ５
がすべてオフ状態となるための比較的長い時間をおく必
要があり、これによってダイナミック型ＲＡＭの動作が
思うように高速化されない。

【０００６】この発明の目的は、そのコスト上昇を抑え
つつ、ブーストセンス方式をとるダイナミック型ＲＡＭ
等の高速化を図ることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ブーストセンス方式をとりか
つシェアドセンス方式をとるダイナミック型ＲＡＭ等に
おいて、ブーストセンスのためのブースト容量をセンス
アンプ内に設けずメモリアレイ内に設け、これらのブー
スト容量を、メモリアレイのダイナミック型メモリセル
を構成するアドレス選択ＭＯＳＦＥＴと基本的に同一の
素子構造とされるＭＯＳＦＥＴをもとに構成する。ま
た、ブースト容量による相補ビット線の電位押し上げ動
作が行われる間、センスアンプの選択メモリアレイ側の
シェアドＭＯＳＦＥＴをオン状態のままとするととも
に、センスアンプをオーバードライブセンス方式とし、
高電位側コモンソース線の電位を、駆動当初の所定期間
だけ、各単位増幅回路の非反転又は反転入出力ノードに
おける最終的なハイレベルより高い電位にオーバードラ
イブする。

【０００９】上記手段によれば、ブーストセンス用のブ
ースト容量が設けられることによるチップサイズの増大
を抑えつつ、これらのブースト容量による相補ビット線
の電位押し上げ動作を早期に開始できるとともに、オー
バードライブによって各相補ビット線の非反転又は反転
信号線のハイレベルを高め、プルアップ用ＭＯＳＦＥＴ
のドレイン・ソース間電圧を大きくして、その増幅動作
を高速化することができる。この結果、ダイナミック型
ＲＡＭのコスト上昇を抑えつつ、その動作を高速化する
ことができるとともに、ダイナミック型ＲＡＭ等の動作
電源を充分に低電圧化し、そのチップ温度の上昇を抑え
て、ダイナミック型ＲＡＭ等としてのリフレッシュ特性
を大幅に改善することができる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のダイナミック型ＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板面上に形成される。

【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、８個のメモリマット
ＭＡＴ０〜ＭＡＴ７を備える。また、ダイナミック型Ｒ
ＡＭはシェアドセンス方式を採り、メモリマットＭＡＴ
０〜ＭＡＴ７のそれぞれは、メモリマットＭＡＴ０に代
表して示されるように、センスアンプＳＡを挟む一対の
メモリアレイＡＲＹＬ及びＡＲＹＲと、各メモリアレイ
に対応して設けられる一対のＸアドレスデコーダＸＤＬ
及びＸＤＲとを備える。メモリマットＭＡＴ０〜ＭＡＴ
７は、さらに両メモリアレイに共通に設けられるＹアド
レスデコーダＹＤと、ライトアンプＷＡ及びメインアン
プＭＡとを備える。

【００１２】メモリマットＭＡＴ０〜ＭＡＴ７のメモリ
アレイＡＲＹＬ及びＡＲＹＲは、図の垂直方向に平行し
て配置される所定数のワード線と、水平方向に平行して
配置される所定数組の相補ビット線とをそれぞれ含む。
これらのワード線及び相補ビット線の交点には、情報蓄
積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる多
数のダイナミック型メモリセルが格子状に配置される。
メモリアレイＡＲＹＬには、タイミング発生回路ＴＧか
らブースト制御信号ＢＳＴＬが供給され、メモリアレイ
ＡＲＹＲにはブースト制御信号ＢＳＴＲが供給される。

【００１３】この実施例において、ダイナミック型ＲＡ
Ｍはブーストセンス方式をとり、ブーストセンスに必要
なブースト容量は、センスアンプＳＡ内ではなく、メモ
リアレイＡＲＹＬ及びＡＲＹＲの所定位置にそれぞれ設
けられる。また、これらのブースト容量は、メモリアレ
イＡＲＹＬ及びＡＲＹＲの各メモリセルを構成するアド
レス選択ＭＯＳＦＥＴと基本的に同一の素子構造とされ
るＭＯＳＦＥＴからなり、選択メモリセルの微小読み出
し信号が対応する相補ビット線の非反転又は反転信号線
に出力された時点で、ブースト制御信号ＢＳＴＬ又はＢ
ＳＴＲが接地電位ＶＳＳのようなロウレベルから電源電
圧ＶＣＣのようなハイレベルとされることにより、対応
する相補ビット線の電位をそれぞれ押し上げる。ブース
ト容量を含むメモリアレイＡＲＹＬ及びＡＲＹＲの具体
的構成及びブーストセンス時の具体的動作ならびにその
特徴等については、後で詳細に説明する。

【００１４】メモリマットＭＡＴ０〜ＭＡＴ７のメモリ
アレイＡＲＹＬ及びＡＲＹＲを構成するワード線は、そ
の下方において対応するＸアドレスデコーダＸＤＬ又は
ＸＤＲに結合され、それぞれ択一的に選択状態とされ
る。メモリマットＭＡＴ０〜ＭＡＴ７のＸアドレスデコ
ーダＸＤＬ及びＸＤＲには、ＸアドレスバッファＸＢか
らｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが共通に
供給されるとともに、タイミング発生回路ＴＧから図示
されない内部制御信号ＸＧが共通に供給される。また、
ＸアドレスバッファＸＢには、外部のアクセス装置から
アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号Ａ
Ｘ０〜ＡＸｉが時分割的に供給され、タイミング発生回
路ＴＧから内部制御信号ＸＬが供給される。

【００１５】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成して、メモリマットＭＡＴ
０〜ＭＡＴ７のＸアドレスデコーダＸＤＬ及びＸＤＲに
供給する。このとき、メモリマットＭＡＴ０〜ＭＡＴ７
のＸアドレスデコーダＸＤＬ及びＸＤＲは、内部制御信
号ＸＧがハイレベルとされかつ例えば最上位ビットの内
部アドレス信号Ｘｉがロウレベル又はハイレベルとされ
ることでそれぞれ選択的に動作状態となり、Ｘアドレス
バッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘ
ｉをデコードして、メモリアレイＡＲＹＬ又はＡＲＹＲ
の指定されたワード線を択一的に内部電圧ＶＰＰのよう
な選択レベルとする。なお、ＸアドレスバッファＸＢか
ら出力される最上位ビットの内部アドレス信号Ｘｉは、
後述するタイミング発生回路ＴＧにも供給される。

【００１６】次に、メモリマットＭＡＴ０〜ＭＡＴ７の
メモリアレイＡＲＹＬ及びＡＲＹＲを構成する相補ビッ
ト線は、その内側においてセンスアンプＳＡの対応する
単位回路にそれぞれ結合される。センスアンプＳＡに
は、ＹアドレスデコーダＹＤから図示されないｎ＋１ビ
ットのビット線選択信号ＹＳ０〜ＹＳｎが供給されると
ともに、タイミング発生回路ＴＧからシェアド制御信号
ＳＨＬ及びＳＨＲ，プリチャージ制御信号ＰＣ，センス
アンプ駆動信号ＰＡ１，ＰＡ２ＢならびにＰＡ３が供給
される。また、ＹアドレスデコーダＹＤには、Ｙアドレ
スバッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ
０〜Ｙｉが供給されるとともに、タイミング発生回路Ｔ
Ｇから図示されない内部制御信号ＹＧが供給される。Ｙ
アドレスバッファＹＢには、外部のアクセス装置からア
ドレス入力端子Ａ０〜Ａｉを介してｉ＋１ビットのＹア
ドレス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイ
ミング発生回路ＴＧから内部制御信号ＹＬが供給され
る。

【００１７】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、メモリマットＭＡＴ
０〜ＭＡＴ７のＹアドレスデコーダＹＤに供給する。こ
のとき、メモリマットＭＡＴ０〜ＭＡＴ７のＹアドレス
デコーダＹＤは、内部制御信号ＹＧのハイレベルを受け
て選択的に動作状態となり、内部アドレス信号Ｙ０〜Ｙ
ｉをデコードして、センスアンプＳＡに対するビット線
選択信号ＹＳ０〜ＹＳｎの対応するビットを択一的にハ
イレベルとする。

【００１８】メモリマットＭＡＴ０〜ＭＡＴ７の各セン
スアンプＳＡは、メモリアレイＡＲＹＬ及びＡＲＹＲの
各相補ビット線に対応して設けられる所定数の単位回路
を含み、これらの単位回路のそれぞれは、一対のＣＭＯ
Ｓインバータが交差結合されてなる単位増幅回路と、Ｎ
チャンネル型の３個のプリチャージＭＯＳＦＥＴが直並
列結合されてなるビット線プリチャージ回路と、Ｎチャ
ンネル型の一対のスイッチＭＯＳＦＥＴとを含む。セン
スアンプの各単位回路つまり各単位増幅回路の相補入出
力ノードは、その左側において、シェアド制御信号ＳＨ
Ｌを共通に受けるＮチャンネル型のシェアドＭＯＳＦＥ
Ｔを介してメモリアレイＡＲＹＬの対応する相補ビット
線にそれぞれ結合され、その右側において、シェアド制
御信号ＳＨＲを共通に受けるＮチャンネル型の他のシェ
アドＭＯＳＦＥＴを介してメモリアレイＡＲＹＲの対応
する相補ビット線にそれぞれ結合される。

【００１９】なお、シェアド制御信号ＳＨＬ及びＳＨＲ
は、後述するように、ダイナミック型ＲＡＭが非選択状
態とされるときともに所定のハイレベルとされ、ダイナ
ミック型ＲＡＭが選択状態とされるときには、例えば最
上位ビットの内部アドレス信号Ｘｉに従ってそのいずれ
か一方が選択的に所定のロウレベルとされる。これによ
り、センスアンプＳＡの各単位回路の相補入出力ノード
は、ダイナミック型ＲＡＭが非選択状態とされるとき、
ともに対応するシェアドＭＯＳＦＥＴを介してメモリア
レイＡＲＹＬ及びＡＲＹＲの対応する相補ビット線にそ
れぞれ接続状態され、ダイナミック型ＲＡＭが選択状態
とされるときには、内部アドレス信号Ｘｉに従ってその
いずれか一方のみと選択的に接続状態とされる。

【００２０】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するプリチャージＭＯＳＦＥＴ
は、ダイナミック型ＲＡＭが非選択状態とされるときプ
リチャージ制御信号ＰＣのハイレベルを受けて選択的に
かつ一斉にオン状態となり、対応する単位回路の非反転
及び反転入出力ノードつまりはメモリアレイＡＲＹＬ及
びＡＲＹＲの各相補ビット線の非反転及び反転信号線を
内部電圧ＶＤＬ及び接地電位ＶＳＳ間の中間電圧ＨＶに
プリチャージする。

【００２１】一方、センスアンプＳＡの各単位回路の単
位増幅回路は、センスアンプ駆動信号ＰＡ１及びＰＡ３
のハイレベルならびにセンスアンプ駆動信号ＰＡ２Ｂの
ロウレベルを受けて選択的にかつ一斉に動作状態とさ
れ、メモリアレイＡＲＹＬ又はＡＲＹＲの選択されたワ
ード線に結合される所定数のメモリセルから対応する相
補ビット線を介して出力される微小読み出し信号をそれ
ぞれ増幅して、内部電圧ＶＤＬを最終的なハイレベルと
し接地電位ＶＳＳをロウレベルとする２値読み出し信号
とする。また、各単位回路のスイッチＭＯＳＦＥＴは、
ＹアドレスデコーダＹＤから供給されるビット線選択信
号ＹＳ０〜ＹＳｎのハイレベルを受けて択一的にオン状
態となり、センスアンプＳＡの対応する単位増幅回路の
相補入出力ノードと相補共通データ線ＣＤ＊との間を選
択的に接続状態とする。

【００２２】この実施例において、ダイナミック型ＲＡ
Ｍは、前述のように、ブーストセンス方式をとり、メモ
リアレイＡＲＹＬ及びＡＲＹＲの各相補ビット線に対応
して設けられたブースト容量は、センスアンプＳＡの各
単位増幅回路が動作状態とされる直前に対応する相補ビ
ット線の非反転及び反転信号線の電位を押し上げる。ま
た、この実施例のダイナミック型ＲＡＭは、オーバード
ライブセンス方式をとり、単位増幅回路に高電位側動作
電源を供給するコモンソース線には、駆動当初の所定期
間、各単位増幅回路の非反転又は反転入出力ノードにお
ける最終的なハイレベルつまり内部電圧ＶＤＬより高い
電源電圧ＶＣＣが一時的に供給される。これにより、ダ
イナミック型ＲＡＭの動作が高速化されるが、このこと
を含め、センスアンプＳＡの具体的構成及びオーバード
ライブセンス動作の具体的内容ならびにその特徴等につ
いては、後で詳細に説明する。

【００２３】メモリマットＭＡＴ０〜ＭＡＴ７の相補共
通データ線ＣＤ＊は、対応するライトアンプＷＡの出力
端子及びメインアンプＭＡの入力端子にそれぞれ共通結
合される。各メモリマットのライトアンプＷＡの入力端
子は、書き込みデータバスＷＤＢ０〜ＷＤＢ７の対応す
るビットを介してデータ入力バッファＩＢの対応する単
位回路の出力端子に結合され、各メモリマットのメイン
アンプＭＡの出力端子は、読み出しデータバスＲＤＢ０
〜ＲＤＢ７の対応するビットを介してデータ出力バッフ
ァＯＢの対応する単位回路の入力端子に結合される。デ
ータ入力バッファＩＢの各単位回路の入力端子ならびに
データ出力バッファＯＢの各単位回路の出力端子は、対
応するデータ入出力端子Ｄ０〜Ｄ７にそれぞれ共通結合
される。メモリマットＭＡＴ０〜ＭＡＴ７のライトアン
プＷＡには、タイミング発生回路ＴＧから図示されない
内部制御信号ＷＰが共通に供給され、データ出力バッフ
ァＯＢの各単位回路には、内部制御信号ＯＣが共通に供
給される。

【００２４】データ入力バッファＩＢの各単位回路は、
ダイナミック型ＲＡＭが書き込みモードで選択状態とさ
れるとき、データ入出力端子Ｄ０〜Ｄ７を介して入力さ
れる８ビットの書き込みデータを取り込み、保持すると
ともに、書き込みデータバスＷＤＢ０〜ＷＤＢ７を介し
て対応するメモリマットＭＡＴ０〜ＭＡＴ７のライトア
ンプＷＡに伝達する。このとき、各メモリマットのライ
トアンプＷＡは、内部制御信号ＷＰのハイレベルを受け
て選択的に動作状態とされ、データ入力バッファＩＢの
対応する単位回路から書き込みデータバスＷＤＢ０〜Ｗ
ＤＢ７を介して伝達される書き込みデータを所定の相補
書き込み信号とした後、相補共通データ線ＣＤ＊からセ
ンスアンプＳＡを介して対応するメモリアレイＡＲＹＬ
又はＡＲＹＲの選択された１個、合計８個のメモリセル
に書き込む。

【００２５】一方、メモリマットＭＡＴ０〜ＭＡＴ７メ
インアンプＭＡは、ダイナミック型ＲＡＭが読み出しモ
ードとされるとき、対応するメモリアレイＡＲＹＬ又は
ＡＲＹＲの選択された１個、合計８個のメモリセルから
相補共通データ線ＣＤ＊を介して出力される２値読み出
し信号をさらに増幅し、読み出しデータバスＲＤＢ０〜
ＲＤＢ７を介してデータ出力バッファＯＢの対応する単
位回路に伝達する。このとき、データ出力バッファＯＢ
の各単位回路は、内部制御信号ＯＣのハイレベルを受け
て選択的に動作状態とされ、対応するメインアンプＭＡ
から伝達される読み出し信号をデータ入出力端子Ｄ０〜
Ｄ７を介して出力する。

【００２６】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢと、Ｘ
アドレスバッファＸＢから供給される最上位ビットの内
部アドレス信号Ｘｉとをもとに、上記各種の内部制御信
号等を選択的に形成し、ダイナミック型ＲＡＭの各部に
供給する。

【００２７】なお、図１には示されていないが、ダイナ
ミック型ＲＡＭは、所定の外部端子を介して供給される
電源電圧ＶＣＣ及び接地電位ＶＳＳをもとに内部電圧Ｖ
ＰＰ及びＶＤＬならびに中間電圧ＨＶを生成する内部電
圧発生回路を備える。このうち、内部電圧ＶＰＰは、主
にメモリアレイＡＲＹＬ及びＡＲＹＲを構成するワード
線の選択レベルとして供され、内部電圧ＶＤＬは、主に
メモリアレイＡＲＹＬ及びＡＲＹＲならびにその直接周
辺回路の動作電源として供される。特に制限されない
が、電源電圧ＶＣＣは、例えば２．５Ｖ（ボルト）のよ
うな正電位とされる。また、内部電圧ＶＰＰは、例えば
４．０Ｖとされ、内部電圧ＶＤＬ及び中間電圧ＨＶは、
それぞれ１．５Ｖ及び０．７５Ｖとされる。

【００２８】図２には、図１のダイナミック型ＲＡＭに
含まれるメモリマットＭＡＴ０〜ＭＡＴ７のメモリアレ
イＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡの一
実施例の部分的なブロック図が示されている。また、図
３には、図２のメモリアレイＡＲＹＬ及びＡＲＹＲなら
びにセンスアンプＳＡの一実施例の部分的な回路図が示
され、図４には、その一実施例の信号波形図が示されて
いる。これらの図をもとに、この実施例のダイナミック
型ＲＡＭのメモリマットＭＡＴ０〜ＭＡＴ７を構成する
メモリアレイＡＲＹＬ及びＡＲＹＲならびにセンスアン
プＳＡの具体的構成及び動作ならびにその特徴について
説明する。

【００２９】なお、図２では、一組のメモリアレイＡＲ
ＹＬ及びＡＲＹＲならびにセンスアンプＳＡを例にブロ
ック構成の説明が進められ、図３では、センスアンプＳ
Ａ及びその左側に配置されたメモリアレイＡＲＹＬを例
に具体的構成の説明を進められるが、メモリアレイＡＲ
ＹＲは、メモリアレイＡＲＹＬと対称的構成とされ、メ
モリマットＭＡＴ０〜ＭＡＴ７には、同様な構成のメモ
リアレイＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳ
Ａがそれぞれ設けられる。また、図４では、センスアン
プＳＡの左側に設けられるメモリアレイＡＲＹＬのワー
ド線ＷＬ０が択一的に選択状態とされる場合が例示さ
れ、このワード線ＷＬ０と相補ビット線Ｂ０＊の交点に
配置されかつ論理“１”のデータを保持するメモリセル
に着目して動作の説明が進められる。以下の回路図にお
いて、そのチャネル（バックゲート）部に矢印が付され
るＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであって、
矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して
示される。

【００３０】図２において、メモリアレイＡＲＹＬは、
平行して配置されるｍ＋１本のワード線ＷＬ０〜ＷＬｍ
と、これらのワード線に直交しかつ互いに平行して配置
されるｎ＋１組の相補ビット線ＢＬ０＊〜ＢＬｎ＊とを
含む。これらのワード線及び相補ビット線の交点には、
図３に例示されるように、情報蓄積キャパシタＣｓ及び
アドレス選択ＭＯＳＦＥＴＱａからなる（ｍ＋１）×
（ｎ＋１）個のダイナミック型メモリセルが格子配列さ
れる。メモリアレイＡＲＹＬの同一列に配置されるｍ＋
１個のメモリセルの情報蓄積キャパシタＣｓの一方の電
極は、対応するアドレス選択ＭＯＳＦＥＴＱａを介して
相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転又は反転信号
線に所定の規則性をもって交互に結合され、同一行に配
置されるｎ＋１個のメモリセルのアドレス選択ＭＯＳＦ
ＥＴＱａのゲートは、対応するワード線ＷＬ０〜ＷＬｍ
にそれぞれ共通結合される。メモリアレイＡＲＹＬを構
成するすべてのメモリセルの情報蓄積キャパシタＣｓの
他方の電極には、プレート電圧として上記０．７５Ｖの
中間電圧ＨＶが共通に供給される。

【００３１】同様に、メモリアレイＡＲＹＲは、平行し
て配置されるｍ＋１本のワード線ＷＲ０〜ＷＲｍと、直
交しかつ互いに平行して配置されるｎ＋１組の相補ビッ
ト線ＢＲ０＊〜ＢＲｎ＊とを含む。これらのワード線及
び相補ビット線の交点には、情報蓄積キャパシタＣｓ及
びアドレス選択ＭＯＳＦＥＴＱａからなる（ｍ＋１）×
（ｎ＋１）個のダイナミック型メモリセルが格子配列さ
れる。メモリアレイＡＲＹＲの同一列に配置されるｍ＋
１個のメモリセルの情報蓄積キャパシタＣｓの一方の電
極は、対応するアドレス選択ＭＯＳＦＥＴＱａを介して
相補ビット線ＢＲ０＊〜ＢＲｎ＊の非反転又は反転信号
線に所定の規則性をもって交互に結合され、同一行に配
置されるｎ＋１個のメモリセルのアドレス選択ＭＯＳＦ
ＥＴＱａのゲートは、対応するワード線ＷＲ０〜ＷＲｍ
にそれぞれ共通結合される。メモリアレイＡＲＹＲを構
成するすべてのメモリセルの情報蓄積キャパシタＣｓの
他方の電極には、プレート電圧として中間電圧ＨＶが共
通に供給される。

【００３２】この実施例において、メモリマットＭＡＴ
０〜ＭＡＴ７のメモリアレイＡＲＹＬ及びＡＲＹＲは、
さらに、相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ
０＊〜ＢＲｎ＊に対応して設けられ、ビット線延長方向
のほぼ中間に配置されるｎ＋１対のブースト容量Ｃ１及
びＣ２ならびにＣ３及びＣ４をそれぞれ含む。これらの
ブースト容量は、ダイナミック型メモリセルのアドレス
選択ＭＯＳＦＥＴＱａとして形成されるものを一部修正
してなるいわゆるＭＯＳＦＥＴ容量であって、そのサイ
ズ及びレイアウトピッチは通常のアドレス選択ＭＯＳＦ
ＥＴＱａと同一とされる。ブースト容量Ｃ１及びＣ２な
らびにＣ３及びＣ４のゲート側電極は、相補ビット線Ｂ
Ｌ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊の非反転
及び反転信号線にそれぞれ結合され、そのソース・ドレ
イン側電極は、ブースト制御信号ＢＳＴＬ又はＢＳＴＲ
にそれぞれ共通結合される。

【００３３】次に、センスアンプＳＡは、メモリアレイ
ＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ
＊ならびにＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ
＋１個の単位回路を備え、これらの単位回路のそれぞれ
は、ＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭ
ＯＳＦＥＴＮ２ならびにＰチャンネルＭＯＳＦＥＴＰ３
及びＮチャンネルＭＯＳＦＥＴＮ３からなる一対のＣＭ
ＯＳインバータが交差結合されてなる単位増幅回路ＵＡ
をその基本構成要素とする。センスアンプＳＡの各単位
回路は、さらに、Ｎチャンネル型の３個のプリチャージ
ＭＯＳＦＥＴＮ６〜Ｎ８が直並列結合されてなるビット
線プリチャージ回路と、Ｎチャンネル型の一対のスイッ
チＭＯＳＦＥＴＮ９及びＮＡと、Ｎチャンネル型の２組
のシェアドＭＯＳＦＥＴＮ４及びＮ５ならびにＮＢ及び
ＮＣとをそれぞれ含む。

【００３４】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するプリチャージＭＯＳＦＥＴ
Ｎ６〜Ｎ８のゲートには、タイミング発生回路ＴＧから
プリチャージ制御信号ＰＣが共通に供給され、プリチャ
ージＭＯＳＦＥＴＮ７及びＮ８の共通結合されたソース
には、中間電圧ＨＶが供給される。また、各単位増幅回
路を構成するＰチャンネルＭＯＳＦＥＴＰ２及びＰ３の
ソースは、コモンソース線ＣＳＰ（第１のコモンソース
線）に共通結合され、ＮチャンネルＭＯＳＦＥＴＮ２及
びＮ３のソースは、コモンソース線ＣＳＮ（第２のコモ
ンソース線）に共通結合される。コモンソース線ＣＳＰ
は、そのゲートにセンスアンプ駆動信号ＰＡ２Ｂを受け
るＰチャンネル型の駆動ＭＯＳＦＥＴＰ１を介して電源
電圧ＶＣＣに結合されるとともに、センスアンプ駆動信
号ＰＡ３を受けるＮチャンネル型の駆動ＭＯＳＦＥＴＮ
１を介して内部電圧ＶＤＬに結合される。コモンソース
線ＣＳＮは、そのゲートにセンスアンプ駆動信号ＰＡ１
を受けるＮチャンネル型の駆動ＭＯＳＦＥＴＮ２を介し
て接地電位ＶＳＳに結合される。

【００３５】さらに、センスアンプＳＡの各単位回路の
スイッチＭＯＳＦＥＴＮ９及びＮＡの一方は、メモリア
レイＡＲＹＬ及びＡＲＹＲの対応する相補ビット線ＢＬ
０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊にそれぞれ
結合され、その他方は、相補共通データ線ＣＤ＊の非反
転又は反転信号線にそれぞれ共通結合される。また、各
スイッチＭＯＳＦＥＴの共通結合されたゲートには、Ｙ
アドレスデコーダＹＤから対応するビット線選択信号Ｙ
Ｓ０〜ＹＳｎがそれぞれ供給される。各単位回路のシェ
アドＭＯＳＦＥＴＮ４及びＮ５のゲートには、タイミン
グ発生回路ＴＧからシェアド制御信号ＳＨＬが共通に供
給され、シェアドＭＯＳＦＥＴＮＢ及びＮＣのゲートに
は、シェアド制御信号ＳＨＲが共通に供給される。

【００３６】ここで、プリチャージ制御信号ＰＣは、特
に制限されないが、図４に示されるように、通常つまり
ダイナミック型ＲＡＭが非選択状態とされるとき電源電
圧ＶＣＣのようなハイレベルとされ、ダイナミック型Ｒ
ＡＭが選択状態とされると所定のタイミングで接地電位
ＶＳＳのようなロウレベルとされる。また、シェアド制
御信号ＳＨＬ及びＳＨＲは、通常ともに電源電圧ＶＣＣ
のようなハイレベルとされ、ダイナミック型ＲＡＭが選
択状態とされると、まず最上位ビットの内部アドレス信
号Ｘｉに従ってそのいずれか一方、つまり例えばシェア
ド制御信号ＳＨＲが接地電位ＶＳＳのようなロウレベル
とされる。また、ハイレベルのまま残されたその他方、
つまり例えばシェアド制御信号ＳＨＬは、センスアンプ
ＳＡの増幅動作が終了した時点で内部電圧ＶＰＰのよう
な高電位とされた後、ダイナミック型ＲＡＭが非選択状
態とされた時点で、シェアド制御信号ＳＨＲとともに電
源電圧ＶＣＣのような通常のハイレベルに戻される。

【００３７】一方、メモリアレイＡＲＹＬ及びＡＲＹＲ
のワード線ＷＬ０〜ＷＬｍならびにＷＲ０〜ＷＲｍは、
通常接地電位ＶＳＳのような非選択レベルとされ、ダイ
ナミック型ＲＡＭが選択状態とされると内部アドレス信
号Ｘ０〜Ｘｉに従って択一的に内部電圧ＶＰＰのような
選択レベルとされる。また、ブースト制御信号ＢＳＴＬ
及びＢＳＴＲは、ダイナミック型ＲＡＭが非選択状態と
されるとき接地電位ＶＳＳのようなロウレベルとされ、
ダイナミック型ＲＡＭが選択状態とされると、選択ワー
ド線に結合されたｎ＋１個のメモリセルの微小読み出し
信号が相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０
＊〜ＢＲｎ＊に出力され終わった比較的早い時点で択一
的に電源電圧ＶＣＣのようなハイレベルとされる。

【００３８】センスアンプ駆動信号ＰＡ１は、通常接地
電位ＶＳＳのようなロウレベルとされ、ダイナミック型
ＲＡＭが選択状態とされるとブースト容量Ｃ１及びＣ２
あるいはＣ３及びＣ４によるブースト動作が終了する時
点で電源電圧ＶＣＣのようなハイレベルとされる。ま
た、センスアンプ駆動信号ＰＡ２Ｂは、通常電源電圧Ｖ
ＣＣのようなハイレベルとされ、ダイナミック型ＲＡＭ
が選択状態とされるとセンスアンプ駆動信号ＰＡ１の立
ち上がりに同期してかつ所定期間だけ一時的に接地電位
ＶＳＳのようなロウレベルとされる。さらに、センスア
ンプ駆動信号ＰＡ３は、通常接地電位ＶＳＳのようなロ
ウレベルとされ、ダイナミック型ＲＡＭが選択状態とさ
れるとセンスアンプ駆動信号ＰＡ２Ｂがハイレベルに戻
されるのと同時に内部電圧ＶＰＰのような高電位のハイ
レベルとされる。

【００３９】ダイナミック型ＲＡＭが非選択状態とされ
シェアド制御信号ＳＨＬ及びＳＨＲが電源電圧ＶＣＣの
ようなハイレベルとされるとき、センスアンプＳＡで
は、全単位回路のシェアドＭＯＳＦＥＴＮ４及びＮ５な
らびにＮＢ及びＮＣが一斉にオン状態となる。このと
き、プリチャージ制御信号ＰＣは電源電圧ＶＣＣのよう
なハイレベルとされ、これを受けて各単位回路のビット
線プリチャージ回路を構成するプリチャージＭＯＳＦＥ
ＴＮ６〜Ｎ８が一斉にオン状態となる。

【００４０】これにより、センスアンプＳＡの各単位回
路の相補入出力ノードＳ０＊〜Ｓｎ＊の非反転及び反転
入出力ノードと、メモリアレイＡＲＹＬ及びＡＲＹＲの
相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜Ｂ
Ｒｎ＊の非反転及び反転信号線は、すべて中間電圧ＨＶ
にプリチャージされる。また、センスアンプＳＡの駆動
ＭＯＳＦＥＴＮ１及びＮ２ならびにＰ１は、センスアン
プ駆動信号ＰＡ１及びＰＡ３のロウレベルならびにセン
スアンプ駆動信号ＰＡ２Ｂのハイレベルを受けてすべて
オフ状態となり、コモンソース線ＣＳＰ及びＣＳＮは、
図示されないコモンソース線プリチャージ回路を介して
中間電圧ＨＶにプリチャージされる。メモリアレイＡＲ
ＹＬ及びＡＲＹＲのブースト容量Ｃ１及びＣ２ならびに
Ｃ３及びＣ４のドレイン・ソース側電極は、ブースト制
御信号ＢＳＴＬ及びＢＳＴＲのロウレベルを受けて接地
電位ＶＳＳにチャージされる。

【００４１】ダイナミック型ＲＡＭが選択状態とされる
と、まずプリチャージ制御信号ＰＣが所定のタイミング
で接地電位ＶＳＳのようなロウレベルとされ、センスア
ンプＳＡの各単位回路のビット線プリチャージ回路によ
るプリチャージ動作が停止される。また、続いて例えば
指定ワード線ＷＬ０を含まない非選択メモリアレイＡＲ
ＹＲに対応するシェアド制御信号ＳＨＲが接地電位ＶＳ
Ｓのようなロウレベルとされ、センスアンプＳＡの各単
位回路のシェアドＭＯＳＦＥＴＮＢ及びＮＣが一斉にオ
フ状態となって、相補入出力ノードＳ０＊〜Ｓｎ＊とメ
モリアレイＡＲＹＲの相補ビット線ＢＲ０＊〜ＢＲｎ＊
との間の接続が断たれる。

【００４２】メモリアレイＡＲＹＬでは、Ｘアドレスデ
コーダＸＤのデコード動作が終了した時点で、指定され
たワード線ＷＬ０が択一的に内部電圧ＶＰＰのような高
電位の選択レベルとされ、その他のワード線ＷＬ１〜Ｗ
Ｌｍはすべて接地電位ＶＳＳのような非選択レベルのま
まとされる。これにより、メモリアレイＡＲＹＬの相補
ビット線Ｂ０＊〜Ｂｎ＊つまりセンスアンプＳＡの相補
入出力ノードＳ０＊〜Ｓｎ＊には、選択ワード線ＷＬ０
に結合されるｎ＋１個のメモリセルの保持データに対応
した微小読み出し信号がそれぞれ出力される。したがっ
て、例えば論理“１”のデータを保持するメモリセルが
結合された相補ビット線Ｂ０＊つまりセンスアンプＳＡ
の相補入出力ノードＳ０＊では、その非反転信号線Ｂ０
Ｔつまり非反転入出力ノードＳ０Ｔの電位がわずかに上
昇し、対応する反転信号線Ｂ０Ｂつまり反転入出力ノー
ドＳ０Ｂの電位よりやや高くなる。

【００４３】ワード線選択動作が終了し、例えばメモリ
アレイＡＲＹＬの相補ビット線ＢＬ０＊〜ＢＬｎ＊に選
択ワード線ＷＬ０に結合されたｎ＋１個のメモリセルの
微小読み出し信号が出力され終わると、まだセンスアン
プＳＡの相補入出力ノードＳ０＊〜Ｓｎ＊に微小読み出
し信号による充分な信号量が得られない比較的早い時点
で、しかも選択ワード線ＷＬ０を含むメモリアレイＡＲ
ＹＬに対応したシェアドＭＯＳＦＥＴＮ４及びＮ５がオ
フ状態となるのを待つことなく、ブースト制御信号ＢＳ
ＴＬが択一的に電源電圧ＶＣＣのようなハイレベルとさ
れる。また、やや遅れてセンスアンプ駆動信号ＰＡ１が
電源電圧ＶＣＣのようなハイレベルとされ、同時にセン
スアンプ駆動信号ＰＡ２Ｂが一時的に接地電位ＶＳＳの
ようなロウレベルとされる。そして、所定時間が経過し
た時点でセンスアンプ駆動信号ＰＡ２Ｂが電源電圧ＶＣ
Ｃのようなハイレベルに戻されると同時に、センスアン
プ駆動信号ＰＡ３が内部電圧ＶＰＰのようなハイレベル
とされる。

【００４４】選択ワード線ＷＬ０を含むメモリアレイＡ
ＲＹＬでは、ブースト制御信号ＢＳＴＬのハイレベルを
受けてブースト容量Ｃ１及びＣ２のドレイン・ソース側
電極が電源電圧ＶＣＣにブーストされ、これを受けて相
補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転及び反転信号線
ならびにセンスアンプＳＡの相補入出力ノードＳ０＊〜
Ｓｎ＊の非反転及び反転入出力ノードの電位がブースト
容量Ｃ１及びＣ２の容量と各相補ビット線の寄生容量と
のチャージシェアに相当する分だけ押し上げられる。こ
のとき、ブースト容量Ｃ１及びＣ２の容量値は、ドレイ
ン・ソース側電位がゲート電位より高い逆バイアス状態
となるために小さくなり、相応して両電極間の電圧が大
きくなって、対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊
の非反転及び反転信号線ならびにセンスアンプＳＡの相
補入出力ノードＳ０＊〜Ｓｎ＊の非反転及び反転入出力
ノード間の電位差をやや拡大させようとする。

【００４５】しかし、この実施例の場合、従来のＣＡＢ
Ｓ方式とは異なり、ブースト容量Ｃ１及びＣ２がメモリ
アレイＡＲＹＬ内に設けられしかもシェアドＭＯＳＦＥ
ＴＮ４及びＮ５がオン状態のままとされて、相補ビット
線ＢＬ０＊〜ＢＬｎ＊ならびに相補入出力ノードＳ０＊
〜Ｓｎ＊の比較的大きな寄生容量が結合されるため、ブ
ースト容量Ｃ１及びＣ２のブースト動作による信号量の
増加は少ない。

【００４６】センスアンプＳＡでは、センスアンプ駆動
信号ＰＡ１のハイレベルを受けて駆動ＭＯＳＦＥＴＮ２
がオン状態となり、コモンソース線ＣＳＮに低電圧側動
作電源つまり接地電位ＶＳＳが供給されるとともに、セ
ンスアンプ駆動信号ＰＡ２Ｂのロウレベルを受けて駆動
ＭＯＳＦＥＴＰ１がオン状態となり、コモンソース線Ｃ
ＳＰには、通常の高電位側動作電源より絶対値の大きな
電源電圧ＶＣＣが供給される。これにより、センスアン
プＳＡの各単位増幅回路はいわゆるオーバードライブ状
態となり、相補入出力ノードＳ０＊〜Ｓｎ＊の非反転及
び反転入出力ノード間の電位差を急速に拡大すべく増幅
動作を開始する。このため、例えば非反転入出力ノード
Ｓ０Ｔの電位は電源電圧ＶＣＣに向かって急速に上昇
し、反転入出力ノードＳ０Ｂの電位は接地電位ＶＳＳに
向かって低下する。しかし、センスアンプ駆動信号ＰＡ
２Ｂは、前述のように、所定期間後にはハイレベルに戻
されるため、非反転入出力ノードＳ０Ｔの電位上昇は途
中で停止され、センスアンプ駆動信号ＰＡ３のハイレベ
ルを受けて駆動ＭＯＳＦＥＴＮ１がオン状態とされた後
は、内部電圧ＶＤＬを目標電位として少し低下する。

【００４７】上記したように、この実施例の場合、ブー
スト容量Ｃ１及びＣ２のブースト動作にともなう相補ビ
ット線ＢＬ０＊〜ＢＬｎ＊上の微小読み出し信号の信号
量増加は少ない。ところが、この実施例では、上記ブー
スト容量によるブースト動作が、メモリアレイＡＲＹＬ
の相補ビット線ＢＬ０＊〜ＢＬｎ＊に微小読み出し信号
が出力され終わった直後、センスアンプＳＡの相補入出
力ノードＳ０＊〜Ｓｎ＊にまだ充分な信号量が得られな
い比較的早い時点で、しかも選択メモリアレイＡＲＹＬ
側のシェアドＭＯＳＦＥＴＮ４及びＮ５がオフ状態とな
るのを待つことなく、早期に開始されるとともに、オー
バードライブにより、例えば論理“１”のデータを保持
するメモリセルに対応した非反転ビット線Ｂ０Ｔ及び非
反転入出力ノードＳ０Ｔのハイレベルが一時的に内部電
圧ＶＤＬを超えて高くされる。このため、各単位増幅回
路ＵＡのプルダウン側のＭＯＳＦＥＴＮ２及びＮ３のド
レイン・ソース間電圧が大きくなり、その増幅動作が高
速化されるとともに、プルアップ側のＭＯＳＦＥＴＰ２
及びＰ３のドレイン・ソース間電圧も大きくなり、その
増幅動作が高速化される。この結果、上記タイミング的
な効果もあってセンスアンプＳＡの各単位増幅回路ＵＡ
の増幅動作が高速化される。

【００４８】一方、この実施例の場合、ブースト容量Ｃ
１及びＣ２がメモリアレイＡＲＹＬ内に設けられ、しか
もダイナミック型メモリセルを構成するアドレス選択Ｍ
ＯＳＦＥＴと基本的に同一の素子構造とされるため、こ
れらのブースト容量が設けられることによるダイナミッ
ク型ＲＡＭのチップサイズの増大は少ない。以上の結
果、この実施例では、ブーストセンス方式をとるダイナ
ミック型ＲＡＭのコスト上昇を抑えつつ、その動作を高
速化できるとともに、ダイナミック型ＲＡＭの動作電源
を充分に低電圧化し、そのチップ温度の上昇を抑えて、
ダイナミック型ＲＡＭとしてのリフレッシュ特性を大幅
に改善できるものである。

【００４９】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ブーストセンス方式をとりかつシェアドセンス方
式をとるダイナミック型ＲＡＭ等において、ブーストセ
ンスのためのブースト容量をセンスアンプ内に設けずメ
モリアレイ内に設けるとともに、ブースト容量による相
補ビット線の電位押し上げ動作が行われる間、センスア
ンプの選択メモリアレイ側のシェアドＭＯＳＦＥＴをオ
ン状態のままとすることで、ブースト容量による電位押
し上げ動作を、選択メモリアレイ側の相補ビット線に微
小読み出し信号が出力され終わった直後、センスアンプ
の相補入出力ノードにまだ充分な信号量が得られない比
較的早い時点で、しかも選択メモリアレイ側のシェアド
ＭＯＳＦＥＴがオフ状態となるのを待つことなく、早期
に開始できるという効果が得られる。

【００５０】（２）上記（１）項において、センスアン
プをオーバードライブセンス方式として、高電位側コモ
ンソース線の電位を、駆動当初の所定期間だけ、各単位
増幅回路の非反転又は反転入出力ノードにおける最終的
なハイレベルより高い電位にオーバードライブすること
で、各相補ビット線の非反転又は反転信号線のハイレベ
ルを高め、プルアップ用ＭＯＳＦＥＴのドレイン・ソー
ス間電圧を大きくして、その増幅動作を高速化できると
いう効果が得られる。 （３）上記（１）項及び（２）項により、センスアンプ
による読み出し信号の増幅動作を高速化できるという効
果が得られる。 （４）上記（１）項ないし（３）項において、ブースト
容量を、メモリアレイのアドレス選択ＭＯＳＦＥＴと基
本的に同一の素子構造とされるＭＯＳＦＥＴをもとに構
成することで、ブーストセンス用のブースト容量が設け
られることによるチップサイズの増大を抑えることがで
きるという効果が得られる。

【００５１】（５）上記（１）項ないし（４）項によ
り、ダイナミック型ＲＡＭのコスト上昇を抑えつつ、そ
の動作を高速化できるという効果が得られる。 （６）上記（５）項により、ダイナミック型ＲＡＭ等の
動作電源を充分に低電圧化し、そのチップ温度の上昇を
抑えて、ダイナミック型ＲＡＭ等としてのリフレッシュ
特性を大幅に改善できるという効果が得られる。

【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、任意数の
メモリマットを備えることができるし、各メモリマット
を構成するメモリアレイＡＲＹＬ及びＡＲＹＲは、その
直接周辺部を含めて複数のサブアレイに分割することが
できる。ダイナミック型ＲＡＭは、×１ビット又は×１
６ビット等、任意のビット線構成を採りうるし、シェア
ドセンス方式を採ることを必須条件ともしない。Ｙアド
レスデコーダＹＤは、すべて又は所定数のメモリマット
に共通に設けてもよい。ダイナミック型ＲＡＭは、任意
のブロック構成を採りうるし、起動制御信号の名称及び
組み合わせならびに電源電圧及び各内部電圧の極性及び
絶対値等は、種々の実施形態を採りうる。

【００５３】図２及び図３において、メモリアレイＡＲ
ＹＬ及びＡＲＹＲならびにセンスアンプＳＡは、所定数
の冗長素子を含むことができる。また、メモリアレイＡ
ＲＹＬ及びＡＲＹＲは、メインワード線及びサブワード
線を階層的に用いたいわゆるワード線分割方式をとるこ
とができる。メモリアレイＡＲＹＬ及びＡＲＹＲに設け
られるブースト容量Ｃ１及びＣ２ならびにＣ３及びＣ４
は、それぞれ複数のＭＯＳＦＥＴにより構成できる。ま
た、その配置位置は、例えば各メモリアレイのセンスア
ンプの近端側又は遠端側に置き換えることができるし、
各メモリアレイの複数位置に設けてもよい。ダイナミッ
ク型ＲＡＭは、メモリアレイＡＲＹＬ及びＡＲＹＲ内に
設けられるブースト容量とあわせて、センスアンプ内に
設けられる同様なブースト容量を備えることができる。
センスアンプＳＡの駆動ＭＯＳＦＥＴＰ１ならびにＮ１
及びＮ２は、それぞれ並列形態とされる複数の駆動ＭＯ
ＳＦＥＴからなるものであってもよいし、複数の駆動Ｍ
ＯＳＦＥＴを時系列的にシフトしながらオン状態とする
ものであってもよい。さらに、メモリアレイＡＲＹＬ及
びＡＲＹＲならびにセンスアンプＳＡの具体的構成及び
ＭＯＳＦＥＴの導電型等は、種々の実施形態を採ること
ができる。図４において、各信号の絶対的な電位及び時
間関係は、本発明の主旨に影響を与えない。

【００５４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする各種メモリ集積回路装置やこ
のようなメモリ集積回路装置を含む論理集積回路装置等
にも適用できる。この発明は、少なくともブーストセン
ス方式をとる半導体記憶装置ならびにこれを含む装置又
はシステムに広く適用できる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ブーストセンス方式をとり
かつシェアドセンス方式をとるダイナミック型ＲＡＭ等
において、ブーストセンスのためのブースト容量をセン
スアンプ内に設けずメモリアレイ内に設け、これらのブ
ースト容量を、メモリアレイのダイナミック型メモリセ
ルを構成するアドレス選択ＭＯＳＦＥＴと基本的に同一
の素子構造とされるＭＯＳＦＥＴをもとに構成する。ま
た、ブースト容量による相補ビット線の電位押し上げ動
作が行われる間、センスアンプの選択メモリアレイ側の
シェアドＭＯＳＦＥＴをオン状態のままとするととも
に、センスアンプをオーバードライブセンス方式とし、
高電位側コモンソース線の電位を、駆動当初の所定期間
だけ、各単位増幅回路の非反転又は反転入出力ノードに
おける最終的なハイレベルより高い電位にオーバードラ
イブする。これにより、ブーストセンスのためのブース
ト容量が設けられることによるチップサイズの増大を抑
えつつ、これらのブースト容量による相補ビット線の電
位押し上げ動作を早期に開始できるとともに、オーバー
ドライブによって各相補ビット線の非反転又は反転信号
線のハイレベルを高め、プルアップ用ＭＯＳＦＥＴのド
レイン・ソース間電圧を大きくして、その増幅動作を高
速化することができる。この結果、ダイナミック型ＲＡ
Ｍのコスト上昇を抑えつつ、その動作を高速化すること
ができるとともに、ダイナミック型ＲＡＭ等の動作電源
を充分に低電圧化し、そのチップ温度の上昇を抑えて、
ダイナミック型ＲＡＭ等としてのリフレッシュ特性を大
幅に改善することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す部分的なブロ
ック図である。

【図３】図２のメモリアレイ及びセンスアンプの一実施
例を示す回路図である。

【図４】図２のメモリアレイ及びセンスアンプの一実施
例を示す信号波形図である。

【図５】この発明に先立って本願発明者等が検討したダ
イナミック型ＲＡＭに含まれるメモリアレイ及びセンス
アンプの一例を示す部分的なブロック図である。

【図６】図５のメモリアレイ及びセンスアンプの一例を
示す信号波形図である。

【符号の説明】

ＭＡＴ０〜ＭＡＴ７……メモリマット、ＡＲＹＬ，ＡＲ
ＹＲ………メモリアレイ、ＸＤＬ，ＸＤＲ……Ｘアドレ
スデコーダ、ＸＢ……Ｘアドレスバッファ、ＳＡ……セ
ンスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙ
アドレスバッファ、ＷＡ……ライトアンプ、ＭＡ……メ
インアンプ、ＩＢ……データ入力バッファ、ＯＢ……デ
ータ出力バッファ、ＴＧ……タイミング発生回路。Ｄ０
〜Ｄ７……入出力データ又はその入出力端子、ＲＡＳＢ
……ロウアドレスストローブ信号又はその入力端子、Ｃ
ＡＳＢ……カラムアドレスストローブ信号又はその入力
端子、ＷＥＢ……ライトイネーブル信号又はその入力端
子、Ａ０〜Ａｉ……アドレス信号又はその入力端子。Ｗ
Ｌ０〜ＷＬｍ，ＷＲ０〜ＷＲｍ……ワード線、ＢＬ０＊
〜ＢＬｎ＊，ＢＲ０＊〜ＢＲｎ＊……相補ビット線、Ｕ
Ａ……単位増幅回路、Ｃ１〜Ｃ４……ブースト容量、Ｃ
ＳＰ，ＣＳＮ……コモンソース線、ＳＨＬ，ＳＨＲ……
シェアド制御信号、ＰＡ１，ＰＡ２Ｂ，ＰＡ３，ＰＡ，
ＰＡＢ……センスアンプ駆動信号、ＢＳＴＬ，ＢＳＴ
Ｒ，ＢＳＴ……ブースト制御信号。Ｑａ……アドレス選
択ＭＯＳＦＥＴ、Ｃｓ……情報蓄積キャパシタ、Ｓ０＊
〜Ｓｎ＊……センスアンプ相補入出力ノード、ＣＤ＊…
…相補共通データ線、ＰＣ……プリチャージ制御信号、
ＹＳ０〜ＹＳｎ……ビット線選択信、Ｐ１〜Ｐ４……Ｐ
チャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＥ……Ｎチャンネル
ＭＯＳＦＥＴ。ＶＣＣ……電源電圧、ＶＳＳ……接地電
位、ＶＰＰ，ＶＤＬ……内部電圧、ＨＶ……中間電圧。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ワード線及び相補ビット線と、上記ワー
   ド線及び相補ビット線の交点に格子配列され情報蓄積キ
   ャパシタ及びアドレス選択ＭＯＳＦＥＴをそれぞれ含む
   ダイナミック型メモリセルとを含むメモリアレイと、 上記メモリアレイ内にあって、上記相補ビット線の非反
   転及び反転信号線とブースト制御信号線との間にそれぞ
   れ設けられ選択ワード線に結合されるメモリセルの微小
   読み出し信号が対応する相補ビット線に出力された時点
   で対応する相補ビット線の非反転及び反転信号線の電位
   を押し上げるブースト容量と、 上記相補ビット線に対応して設けられる単位増幅回路を
   含むセンスアンプとを具備することを特徴とする半導体
   記憶装置。
2. 【請求項２】 請求項１において、 上記ブースト容量は、上記メモリアレイのダイナミック
   型メモリセルを構成するアドレス選択ＭＯＳＦＥＴと基
   本的に同一の素子構造とされるＭＯＳＦＥＴからなるも
   のであることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記ブースト容量は、それが上記センスアンプ内に設け
   られる場合に比較して早い時点で対応する上記相補ビッ
   ト線の非反転及び反転信号線の電位を押し上げるべく制
   御されるものであることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記半導体記憶装置は、シェアドセンス方式をとるもの
   であり、 上記メモリアレイは、対をなすべく上記センスアンプの
   両側に設けられるものであり、上記センスアンプは、上
   記単位増幅回路の相補入出力ノードと上記対をなすメモ
   リアレイの対応する相補ビット線との間にそれぞれ設け
   られる２組のシェアドＭＯＳＦＥＴを含むものであっ
   て、 上記ブースト容量は、上記対をなすメモリアレイの各相
   補ビット線に対応してそれぞれ設けられ、かつこれらの
   ブースト容量による相補ビット線の電位押し上げ動作が
   行われる間、対応する上記シェアドＭＯＳＦＥＴはオン
   状態のままとされるものであることを特徴とする半導体
   記憶装置。
5. 【請求項５】 上記センスアンプを構成する単位増幅回
   路には、第１及び第２のコモンソース線を介して高電位
   側動作電源及び低電位側動作電源がそれぞれ選択的に供
   給されるものであって、 上記高電位側動作電源の電位は、センスアンプ駆動時の
   初期の所定期間において、上記単位増幅回路の非反転又
   は反転入出力ノードにおける増幅後の最終的なハイレベ
   ルより高い電位となるべく一時的にオーバードライブさ
   れるものであることを特徴とする半導体記憶装置。