JPH11265577A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 センスアンプを含むダイナミック型ＲＡＭ等
の高速化を図る。 【解決手段】 その動作電源が低電圧化された大容量の
ダイナミック型ＲＡＭ等において、各相補ビット線ＢＬ
０＊〜ＢＬｎ＊に対応してセンスアンプＳＡ内に設けら
れる通常の単位センスアンプＵＡの他に、メモリアレイ
ＡＲＹＬ内の所定の位置に、ダイナミック型メモリセル
を構成するアドレス選択ＭＯＳＦＥＴＱａと同一のサイ
ズ及びピッチで形成される低しきい値電圧のＮチャンネ
ルＭＯＳＦＥＴＮＤ及びＮＥならびにＮＦ及びＮＧを交
差結合した補助単位センスアンプＡＡを各相補ビット線
に対応して１個又は複数個設ける。また、これらのＭＯ
ＳＦＥＴを低しきい値電圧化するため、ＳＯＩ構造をと
り、あるいはワード線の非選択レベルを負電位とするネ
ガティブワード線方式をとってメモリアレイ及びその直
接周辺部のＭＯＳＦＥＴをすべて低しきい値電圧化す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、センスアンプを備えかつその動作電源が
低電圧化されたダイナミック型ＲＡＭ（ランダムアクセ
スメモリ）ならびにその高速化に利用して特に有効な技
術に関するものである。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子配列されるダイナミック型メモリセルを含むメ
モリアレイと、各相補ビット線に対応して設けられる単
位センスアンプを含むセンスアンプとを備えるダイナミ
ック型ＲＡＭ等の半導体記憶装置がある。近年、半導体
集積回路の微細化・高集積化技術の進展は目覚ましく、
ダイナミック型ＲＡＭ等も高集積化・大容量化の一途に
ある。また、このようなダイナミック型ＲＡＭ等の低消
費電力化を図り微細化された素子の耐圧破壊を防止する
意味から、動作電源が低電圧化される傾向にあり、メモ
リアレイ及びその直接周辺部の動作電源は今や例えば
１．５Ｖ（ボルト）程度にまで低電圧化されるに至っ
た。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、動作電源の低電圧化を図った大容量の
ダイナミック型ＲＡＭを開発しようとして、次の問題点
に気付いた。すなわち、このダイナミック型ＲＡＭは、
図１３及び図１４に示されるように、いわゆるシェアド
センス方式をとり、センスアンプＳＡは、一対のメモリ
アレイＡＲＹＬ及びＡＲＹＲの内側に設けられる。セン
スアンプＳＡは、メモリアレイＡＲＹＬ及びＡＲＹＲの
相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜Ｂ
Ｒｎ＊（ここで、例えば非反転ビットＢＬ０Ｔ及び反転
ビット線ＢＬ０Ｂを、合わせて相補ビット線ＢＬ０＊の
ように＊を付して表す。また、それが有効とされるとき
選択的にハイレベルとされるいわゆる非反転信号線等に
ついてはその名称の末尾にＴを付して表し、それが有効
とされるとき選択的にロウレベルとされるいわゆる反転
信号等についてはその名称の末尾にＢを付して表す。以
下同様）に対応して設けられ、一対のＣＭＯＳ（相補型
ＭＯＳ）インバータが交差結合されてなる単位センスア
ンプＵＡを中心とするｎ＋１個の単位回路を備える。

【０００４】センスアンプＳＡの各単位センスアンプＵ
Ａは、Ｐチャンネル型の駆動ＭＯＳＦＥＴ（金属酸化物
半導体型電界効果トランジスタ。この明細書では、ＭＯ
ＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総
称とする）Ｐ１からコモンソース線ＣＳＰを介して内部
電圧ＶＤＬが供給され、Ｎチャンネル型の駆動ＭＯＳＦ
ＥＴＮ１からコモンソース線ＣＳＮを介して接地電位Ｖ
ＳＳが供給されることで選択的にかつ一斉に動作状態と
なり、メモリアレイＡＲＹＬ又はＡＲＹＲの選択ワード
線に結合されるｎ＋１個のメモリセルから対応する相補
ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ
＊を介して出力される微小読み出し信号をそれぞれ増幅
して、内部電圧ＶＤＬをそのハイレベルとし接地電位Ｖ
ＳＳをそのロウレベルとする２値読み出し信号とする。

【０００５】ところが、動作電源の低電圧化が進んだダ
イナミック型ＲＡＭ等では、センスアンプＳＡの各単位
センスアンプＵＡを構成する特にプルダウン側のＮチャ
ンネルＭＯＳＦＥＴＮ２及びＮ３のドレイン・ソース間
電圧が小さくなり、その増幅動作が遅くなって、ダイナ
ミック型ＲＡＭ等の高速化が制約を受けるという問題が
生じた。また、これに対処するため、コモンソース線Ｃ
ＳＰを介して供給される高電位側動作電源の電位を一時
的に２値読み出し信号の最終的なハイレベルより高くす
るいわゆるオーバードライブ方式等も提案されている
が、ダイナミック型ＲＡＭ等として充分な高速性を確保
するに至っていない。

【０００６】この発明の目的は、ダイナミック型ＲＡＭ
等の高速化を図ることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、その動作電源が低電圧化され
た大容量のダイナミック型ＲＡＭ等において、各相補ビ
ット線に対応してセンスアンプ内に設けられる通常の単
位センスアンプとは別に、メモリアレイ内の所定の位置
に、ダイナミック型メモリセルを構成するアドレス選択
ＭＯＳＦＥＴと同一のサイズ及びピッチで形成される低
しきい値電圧のＮチャンネルＭＯＳＦＥＴを交差結合し
た補助単位センスアンプを各相補ビット線に対応して１
個又は複数個設け、これらの補助単位センスアンプを、
例えばセンスアンプの通常の単位センスアンプより先に
動作状態とする。また、これらのＭＯＳＦＥＴを低しき
い値電圧化するため、所定の絶縁膜上に半導体層を形成
するいわゆるＳＯＩ構造をとり、あるいはワード線の非
選択レベルを負電位とするネガティブワード線方式をと
ってメモリアレイ及び直接周辺部のＭＯＳＦＥＴを全体
的に低しきい値電圧化する。

【０００９】上記手段によれば、メモリアレイのレイア
ウト所要面積の増大を抑えつつ、センスアンプの各単位
センスアンプによる読み出し信号の増幅動作を高速化
し、ダイナミック型ＲＡＭ等の高速化を図ることができ
るとともに、その動作電源の低電圧化を推進し、低消費
電力化を推進してチップ温度の上昇を抑え、ダイナミッ
ク型ＲＡＭ等のポーズリフレッシュ特性を改善すること
ができる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のダイナミック型ＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、公知のＭＯＳＦＥＴ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板面上に形
成される。

【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、８個のメモリマット
ＭＡＴ０〜ＭＡＴ７を備える。また、ダイナミック型Ｒ
ＡＭはシェアドセンス方式を採り、メモリマットＭＡＴ
０〜ＭＡＴ７のそれぞれは、メモリマットＭＡＴ０に代
表して示されるように、センスアンプＳＡを挟む一対の
メモリアレイＡＲＹＬ及びＡＲＹＲと、各メモリアレイ
に対応して設けられる一対のＸアドレスデコーダＸＤＬ
及びＸＤＲとを備える。メモリマットＭＡＴ０〜ＭＡＴ
７は、さらに両メモリアレイに共通に設けられるＹアド
レスデコーダＹＤと、ライトアンプＷＡ及びメインアン
プＭＡとを備える。

【００１２】メモリマットＭＡＴ０〜ＭＡＴ７のメモリ
アレイＡＲＹＬ及びＡＲＹＲは、図の垂直方向に平行し
て配置される所定数のワード線と、水平方向に平行して
配置される所定数組の相補ビット線とをそれぞれ含む。
これらのワード線及び相補ビット線の交点には、情報蓄
積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる多
数のダイナミック型メモリセルが格子配列される。な
お、この実施例の場合、メモリアレイＡＲＹＬ及びＡＲ
ＹＲは、各相補ビット線に対応して４個ずつ設けられ後
述するセンスアンプＳＡの単位センスアンプと同時に動
作状態とされる補助単位センスアンプを含むが、このこ
とを含むメモリアレイＡＲＹＬ及びＡＲＹＲの具体的構
成及び動作等については、後で詳細に説明する。

【００１３】メモリマットＭＡＴ０〜ＭＡＴ７のメモリ
アレイＡＲＹＬ及びＡＲＹＲを構成するワード線は、そ
の下方において対応するＸアドレスデコーダＸＤＬ又は
ＸＤＲに結合され、それぞれ択一的に選択状態とされ
る。メモリマットＭＡＴ０〜ＭＡＴ７のＸアドレスデコ
ーダＸＤＬ及びＸＤＲには、ＸアドレスバッファＸＢか
らｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが共通に
供給されるとともに、タイミング発生回路ＴＧから図示
されない内部制御信号ＸＧが共通に供給される。また、
ＸアドレスバッファＸＢには、外部のアクセス装置から
アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号Ａ
Ｘ０〜ＡＸｉが時分割的に供給され、タイミング発生回
路ＴＧから内部制御信号ＸＬが供給される。

【００１４】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成して、メモリマットＭＡＴ
０〜ＭＡＴ７のＸアドレスデコーダＸＤＬ及びＸＤＲに
供給する。また、メモリマットＭＡＴ０〜ＭＡＴ７のＸ
アドレスデコーダＸＤＬ及びＸＤＲは、内部制御信号Ｘ
Ｇがハイレベルとされかつ例えば最上位ビットの内部ア
ドレス信号Ｘｉがロウレベル又はハイレベルとされるこ
とでそれぞれ選択的に動作状態となり、Ｘアドレスバッ
ファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉを
デコードして、メモリアレイＡＲＹＬ又はＡＲＹＲの指
定されたワード線を択一的に内部電圧ＶＰＰのような選
択レベルとする。

【００１５】次に、メモリマットＭＡＴ０〜ＭＡＴ７の
メモリアレイＡＲＹＬ及びＡＲＹＲを構成する相補ビッ
ト線は、その内側においてセンスアンプＳＡの対応する
単位回路にそれぞれ結合される。センスアンプＳＡに
は、ＹアドレスデコーダＹＤから図示されないｎ＋１ビ
ットのビット線選択信号ＹＳ０〜ＹＳｎが供給されると
ともに、タイミング発生回路ＴＧからシェアド制御信号
ＳＨＬ及びＳＨＲ，プリチャージ制御信号ＰＣならびに
センスアンプ駆動信号ＰＡ及びＰＡＢが供給される。ま
た、ＹアドレスデコーダＹＤには、Ｙアドレスバッファ
ＹＢからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが
供給され、タイミング発生回路ＴＧから図示されない内
部制御信号ＹＧが供給される。ＹアドレスバッファＹＢ
には、外部のアクセス装置からアドレス入力端子Ａ０〜
Ａｉを介してｉ＋１ビットのＹアドレス信号ＡＹ０〜Ａ
Ｙｉが時分割的に供給されるとともに、タイミング発生
回路ＴＧから内部制御信号ＹＬが供給される。

【００１６】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、メモリマットＭＡＴ
０〜ＭＡＴ７のＹアドレスデコーダＹＤに供給する。ま
た、メモリマットＭＡＴ０〜ＭＡＴ７のＹアドレスデコ
ーダＹＤは、内部制御信号ＹＧのハイレベルを受けて選
択的に動作状態となり、内部アドレス信号Ｙ０〜Ｙｉを
デコードして、センスアンプＳＡに対するビット線選択
信号ＹＳ０〜ＹＳｎの対応するビットを択一的にハイレ
ベルとする。

【００１７】メモリマットＭＡＴ０〜ＭＡＴ７の各セン
スアンプＳＡは、メモリアレイＡＲＹＬ及びＡＲＹＲの
各相補ビット線に対応して設けられる所定数の単位回路
を含み、これらの単位回路のそれぞれは、特に制限され
ないが、一対のＣＭＯＳインバータが交差結合されてな
る単位センスアンプと、Ｎチャンネル型の３個のプリチ
ャージＭＯＳＦＥＴが直並列結合されてなるビット線プ
リチャージ回路と、Ｎチャンネル型の一対のスイッチＭ
ＯＳＦＥＴとを含む。センスアンプの各単位回路の相補
入出力ノードは、その左側において、シェアド制御信号
ＳＨＬを共通に受けるＮチャンネル型のシェアドＭＯＳ
ＦＥＴを介してメモリアレイＡＲＹＬの対応する相補ビ
ット線にそれぞれ結合され、その右側において、シェア
ド制御信号ＳＨＲを共通に受ける他のシェアドＭＯＳＦ
ＥＴを介してメモリアレイＡＲＹＲの対応する相補ビッ
ト線にそれぞれ結合される。

【００１８】なお、シェアド制御信号ＳＨＬ及びＳＨＲ
は、後述するように、ダイナミック型ＲＡＭが非選択状
態とされるときともに所定のハイレベルとされ、ダイナ
ミック型ＲＡＭが選択状態とされるときには、例えば最
上位ビットの内部アドレス信号Ｘｉに従ってそのいずれ
か一方が選択的に所定のロウレベルとされる。これによ
り、センスアンプＳＡの各単位回路の相補入出力ノード
は、ダイナミック型ＲＡＭが非選択状態とされるとき、
ともに対応するシェアドＭＯＳＦＥＴを介してメモリア
レイＡＲＹＬ及びＡＲＹＲの対応する相補ビット線にそ
れぞれ接続状態され、ダイナミック型ＲＡＭが選択状態
とされるときには、内部アドレス信号Ｘｉに従ってその
いずれか一方のみと選択的に接続状態とされる。

【００１９】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するプリチャージＭＯＳＦＥＴ
は、ダイナミック型ＲＡＭが非選択状態とされるときプ
リチャージ制御信号ＰＣのハイレベルを受けて選択的に
かつ一斉にオン状態となり、対応する単位回路の非反転
及び反転入出力ノードつまりはメモリアレイＡＲＹＬ及
びＡＲＹＲの各相補ビット線の非反転及び反転信号線を
内部電圧ＶＤＬ及び接地電位ＶＳＳ間の中間電圧ＨＶに
プリチャージする。

【００２０】一方、センスアンプＳＡの各単位回路の単
位センスアンプは、センスアンプ駆動信号ＰＡのハイレ
ベル及びセンスアンプ駆動信号ＰＡＢのロウレベルを受
けて選択的にかつ一斉に動作状態とされ、メモリアレイ
ＡＲＹＬ又はＡＲＹＲの選択されたワード線に結合され
る所定数のメモリセルから対応する相補ビット線を介し
て出力される微小読み出し信号をそれぞれ増幅して、内
部電圧ＶＤＬをそのハイレベルとし接地電位ＶＳＳをそ
のロウレベルとする２値読み出し信号とする。また、各
単位回路のスイッチＭＯＳＦＥＴは、Ｙアドレスデコー
ダＹＤから供給されるビット線選択信号ＹＳ０〜ＹＳｎ
のハイレベルを受けて択一的にオン状態となり、センス
アンプＳＡの対応する単位センスアンプの相補入出力ノ
ードと相補共通データ線ＣＤ＊との間を選択的に接続状
態とする。

【００２１】メモリマットＭＡＴ０〜ＭＡＴ７の相補共
通データ線ＣＤ＊は、対応するライトアンプＷＡの出力
端子及びメインアンプＭＡの入力端子にそれぞれ共通結
合される。各メモリマットのライトアンプＷＡの入力端
子は、書き込みデータバスＷＤＢ０〜ＷＤＢ７の対応す
るビットを介してデータ入力バッファＩＢの対応する単
位回路の出力端子に結合され、各メモリマットのメイン
アンプＭＡの出力端子は、読み出しデータバスＲＤＢ０
〜ＲＤＢ７の対応するビットを介してデータ出力バッフ
ァＯＢの対応する単位回路の入力端子に結合される。デ
ータ入力バッファＩＢの各単位回路の入力端子ならびに
データ出力バッファＯＢの各単位回路の出力端子は、対
応するデータ入出力端子Ｄ０〜Ｄ７にそれぞれ共通結合
される。メモリマットＭＡＴ０〜ＭＡＴ７のライトアン
プＷＡには、タイミング発生回路ＴＧから図示されない
内部制御信号ＷＰが共通に供給され、データ出力バッフ
ァＯＢの各単位回路には、内部制御信号ＯＣが共通に供
給される。

【００２２】データ入力バッファＩＢの各単位回路は、
ダイナミック型ＲＡＭが書き込みモードで選択状態とさ
れるとき、データ入出力端子Ｄ０〜Ｄ７を介して入力さ
れる８ビットの書き込みデータを取り込み、保持すると
ともに、書き込みデータバスＷＤＢ０〜ＷＤＢ７を介し
て対応するメモリマットＭＡＴ０〜ＭＡＴ７のライトア
ンプＷＡに伝達する。このとき、各メモリマットのライ
トアンプＷＡは、内部制御信号ＷＰのハイレベルを受け
て選択的に動作状態とされ、データ入力バッファＩＢの
対応する単位回路から書き込みデータバスＷＤＢ０〜Ｗ
ＤＢ７を介して伝達される書き込みデータを所定の相補
書き込み信号とした後、相補共通データ線ＣＤ＊からセ
ンスアンプＳＡを介して対応するメモリアレイＡＲＹＬ
又はＡＲＹＲの選択された１個、合計８個のメモリセル
に書き込む。

【００２３】一方、メモリマットＭＡＴ０〜ＭＡＴ７メ
インアンプＭＡは、ダイナミック型ＲＡＭが読み出しモ
ードとされるとき、対応するメモリアレイＡＲＹＬ又は
ＡＲＹＲの選択された１個、合計８個のメモリセルから
相補共通データ線ＣＤ＊を介して出力される２値読み出
し信号をさらに増幅し、読み出しデータバスＲＤＢ０〜
ＲＤＢ７を介してデータ出力バッファＯＢの対応する単
位回路に伝達する。このとき、データ出力バッファＯＢ
の各単位回路は、内部制御信号ＯＣのハイレベルを受け
て選択的に動作状態とされ、対応するメインアンプＭＡ
から伝達される読み出し信号をデータ入出力端子Ｄ０〜
Ｄ７を介して出力する。

【００２４】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号等を選択的に形成して、ダ
イナミック型ＲＡＭの各部に供給する。

【００２５】なお、図１には示されていないが、ダイナ
ミック型ＲＡＭは、所定の外部端子を介して供給される
電源電圧ＶＣＣ及び接地電位ＶＳＳをもとに所定の内部
電圧ＶＰＰ及びＶＤＬならびに中間電圧ＨＶを生成する
内部電圧発生回路を備える。このうち、内部電圧ＶＰＰ
は、主にメモリアレイＡＲＹＬ及びＡＲＹＲを構成する
ワード線の選択レベルとして供され、内部電圧ＶＤＬ
は、主にメモリアレイＡＲＹＬ及びＡＲＹＲならびにそ
の直接周辺回路の動作電源として供される。特に制限さ
れないが、電源電圧ＶＣＣは、例えば２．５Ｖのような
正電位とされる。また、内部電圧ＶＰＰは、例えば４．
０Ｖとされ、内部電圧ＶＤＬ及び中間電圧ＨＶは、それ
ぞれ１．５Ｖ及び０．７５Ｖとされる。

【００２６】図２には、図１のダイナミック型ＲＡＭの
メモリマットＭＡＴ０〜ＭＡＴ７に含まれるメモリアレ
イＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡの第
１の実施例の部分的なブロック図が示されている。ま
た、図３には、図２のメモリマットＡＲＹＬ及びセンス
アンプＳＡの一実施例の部分的な回路図が示され、図４
には、その一実施例の信号波形図が示されている。これ
らの図をもとに、ダイナミック型ＲＡＭのメモリアレイ
ＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡの具体
的構成及び動作ならびにその特徴について説明する。

【００２７】なお、以下の説明は、１個のセンスアンプ
ＳＡとその左側に設けられる１個のメモリアレイＡＲＹ
Ｌを例に進められるが、メモリアレイＡＲＹＲがメモリ
アレイＡＲＹＬと対称的構成とされ、同様な構成のメモ
リアレイＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳ
ＡがメモリマットＭＡＴ０〜ＭＡＴ７のそれぞれに含ま
れ、同様に動作するものであることは言うまでもない。
また、以下の信号波形図では、センスアンプＳＡの左側
のメモリアレイＡＲＹＬのワード線ＷＬ０が選択状態と
される場合が例示され、ワード線ＷＬ０と相補ビット線
ＢＬ０＊の交点に配置されかつ論理“１”のデータを保
持するメモリセルに着目して動作の説明が進められる。
以下の回路図において、そのチャネル（バックゲート）
部に矢印が付されるＭＯＳＦＥＴはＰチャンネル（第２
導電型）であって、矢印の付されないＮチャンネル型
（第１導電型）ＭＯＳＦＥＴと区別される。

【００２８】図２において、メモリアレイＡＲＹＬは、
平行して配置されるｍ＋１本のワード線ＷＬ０〜ＷＬｍ
（ＷＬ８ｊ−１）と、これらのワード線に直交しかつ平
行して配置されるｎ＋１組の相補ビット線ＢＬ０＊〜Ｂ
Ｌｎ＊とを含む。これらのワード線及び相補ビット線の
交点には、図３に例示されるように、それぞれ情報蓄積
キャパシタＣｓ及びＮチャンネル型のアドレス選択ＭＯ
ＳＦＥＴＱａからなる（ｍ＋１）×（ｎ＋１）個のダイ
ナミック型メモリセルが格子配列される。メモリアレイ
ＡＲＹＬの同一列に配置されるｍ＋１個のメモリセルの
情報蓄積キャパシタＣｓの一方の電極は、対応するアド
レス選択ＭＯＳＦＥＴＱａを介して相補ビット線ＢＬ０
＊〜ＢＬｎ＊の非反転又は反転信号線に所定の規則性を
もって交互に結合される。また、メモリアレイＡＲＹＬ
の同一行に配置されるｎ＋１個のメモリセルのアドレス
選択ＭＯＳＦＥＴＱａのゲートは、対応するワード線Ｗ
Ｌ０〜ＷＬｍにそれぞれ共通結合される。メモリアレイ
ＡＲＹＬを構成するすべてのメモリセルの情報蓄積キャ
パシタＣｓの他方の電極には、プレート電圧として上記
０．７５Ｖの中間電圧ＨＶが共通に供給される。

【００２９】この実施例において、メモリアレイＡＲＹ
Ｌは、さらに、相補ビット線ＢＬ０＊〜ＢＬｎ＊に対応
して４個ずつ設けられる合計４×（ｎ＋１）個の補助単
位センスアンプＡＡを含む。これらの補助単位センスア
ンプＡＡの左右には、合計２×ｊ本のワード線、つまり
ワード線ＷＤ０〜ＷＤ２ｊ−１，ＷＤ２ｊ〜ＷＤ４ｊ−
１，ＷＤ４ｊ〜ＷＤ６ｊ−１ならびにＷＤ６ｊ〜ＷＤ８
ｊ−１（ＷＬｍ）がそれぞれ配置される。また、メモリ
アレイＡＲＹＬの各列に配置された４個の補助単位セン
スアンプＡＡには、センスアンプＳＡのＮチャンネル型
の駆動ＭＯＳＦＥＴＮ１から対応する相補ビット線ＢＬ
０＊〜ＢＬｎ＊の非反転及び反転信号線の間を延長され
るコモンソース線ＣＳＮ（第１のコモンソース線）を介
して、低電位側動作電源となる接地電位ＶＳＳが選択的
に供給される。

【００３０】ここで、メモリアレイＡＲＹＬの補助単位
センスアンプＡＡのそれぞれは、図３に例示されるよう
に、コモンソース線ＣＳＮと相補ビット線ＢＬ０＊〜Ｂ
Ｌｎ＊の非反転及び反転信号線との間にそれぞれ設けら
れ、そのしきい値電圧Ｖｔｈが通常のＮチャンネルＭＯ
ＳＦＥＴに比較して小さくされたいわゆる低しきい値電
圧のＮチャンネルＭＯＳＦＥＴＮＤ及びＮＥならびにＮ
Ｆ及びＮＧ（第２のＭＯＳＦＥＴ）からなる。なお、補
助単位センスアンプＡＡを構成するＭＯＳＦＥＴＮＤ及
びＮＥならびにＮＦ及びＮＧは、ダイナミック型メモリ
セルのアドレス選択ＭＯＳＦＥＴとして形成されるもの
を一部修正してなり、故にそのサイズ及びピッチは通常
のアドレス選択ＭＯＳＦＥＴと同一とされる。

【００３１】補助単位センスアンプＡＡを構成するＭＯ
ＳＦＥＴＮＤ及びＮＥならびにＮＦ及びＮＧのゲート
は、そのドレインとは逆に、対応する相補ビット線ＢＬ
０＊〜ＢＬｎ＊の反転及び非反転信号線にそれぞれ結合
され、互いに交差結合される。後述するように、相補ビ
ット線ＢＬ０＊〜ＢＬｎ＊の非反転及び反転信号線は、
ダイナミック型ＲＡＭが非選択状態とされるとき中間電
圧ＨＶにプリチャージされる。また、各相補ビット線に
は、メモリアレイＡＲＹＬの指定ワード線択一的に選択
レベルとされた時点で、この選択ワード線に結合された
ｎ＋１個のメモリセルの保持データに従った微小読み出
し信号がそれぞれ出力され、これらの微小読み出し信号
が出揃った時点で、コモンソース線ＣＳＮに接地電位Ｖ
ＳＳを供給するための駆動ＭＯＳＦＥＴＮ１がオン状態
とされる。

【００３２】これにより、補助単位センスアンプＡＡを
構成するＭＯＳＦＥＴＮＤ及びＮＥならびにＮＦ及びＮ
Ｇは、コモンソース線ＣＳＮに接地電位ＶＳＳが供給さ
れることで、選択的にかつセンスアンプＳＡの単位セン
スアンプＵＡと同時に動作状態とされ、対応する単位セ
ンスアンプＵＡの増幅動作を補助する。この結果、各単
位センスアンプＵＡの増幅動作が高速化され、ダイナミ
ック型ＲＡＭの動作が高速化されるが、このことについ
ては後でまた詳細に説明する。

【００３３】次に、センスアンプＳＡは、メモリアレイ
ＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ
＊ならびにＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ
＋１個の単位回路を備え、これらの単位回路は、図３に
示されるように、ＰチャンネルＭＯＳＦＥＴＰ２（第３
のＭＯＳＦＥＴ）及びＮチャンネルＭＯＳＦＥＴＮ２
（第１のＭＯＳＦＥＴ）ならびにＰチャンネルＭＯＳＦ
ＥＴＰ３（第３のＭＯＳＦＥＴ）及びＮチャンネルＭＯ
ＳＦＥＴＮ３（第１のＭＯＳＦＥＴ）からなる一対のＣ
ＭＯＳインバータが交差結合されてなる単位センスアン
プＵＡを基本構成とする。センスアンプＳＡの各単位回
路は、さらに、Ｎチャンネル型の３個のプリチャージＭ
ＯＳＦＥＴＮ６〜Ｎ８が直並列結合されてなるビット線
プリチャージ回路と、Ｎチャンネル型の一対のスイッチ
ＭＯＳＦＥＴＮ９及びＮＡと、メモリアレイＡＲＹＬ及
びＡＲＹＲの対応する相補ビット線ＢＬ０＊〜ＢＬｎ＊
ならびにＢＲ０＊〜ＢＲｎ＊との間にそれぞれ設けられ
るＮチャンネル型のシェアドＭＯＳＦＥＴＮ４及びＮ５
ならびにＮＢ及びＮＣとをそれぞれ含む。

【００３４】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するプリチャージＭＯＳＦＥＴ
Ｎ６〜Ｎ８のゲートには、タイミング発生回路ＴＧから
プリチャージ制御信号ＰＣが共通に供給され、プリチャ
ージＭＯＳＦＥＴＮ６及びＮ７の共通結合されたソース
には、中間電圧ＨＶが供給される。また、各単位センス
アンプＵＡを構成するＰチャンネルＭＯＳＦＥＴＰ２及
びＰ３のソースは、コモンソース線ＣＳＰ（第２のコモ
ンソース線）に共通結合され、ＮチャンネルＭＯＳＦＥ
ＴＮ２及びＮ３のソースは、コモンソース線ＣＳＮ（第
１のコモンソース線）に共通結合される。コモンソース
線ＣＳＰは、そのゲートにセンスアンプ駆動信号ＰＡＢ
を受けるＰチャンネル型の駆動ＭＯＳＦＥＴＰ１を介し
て内部電圧ＶＤＬ（高電位側動作電源）に結合され、コ
モンソース線ＣＳＮは、そのゲートにセンスアンプ駆動
信号ＰＡを受けるＮチャンネル型の駆動ＭＯＳＦＥＴＮ
１を介して接地電位ＶＳＳ（低電位側動作電源）に結合
される。

【００３５】さらに、センスアンプＳＡの各単位回路の
スイッチＭＯＳＦＥＴＮ９及びＮＡの他方は、相補共通
データ線ＣＤ＊の非反転又は反転信号線にそれぞれ共通
結合され、その共通結合されたゲートには、Ｙアドレス
デコーダＹＤから対応するビット線選択信号ＹＳ０〜Ｙ
Ｓｎがそれぞれ供給される。また、各単位回路のシェア
ドＭＯＳＦＥＴＮ４及びＮ５のゲートには、タイミング
発生回路ＴＧからシェアド制御信号ＳＨＬが共通に供給
され、シェアドＭＯＳＦＥＴＮＢ及びＮＣのゲートに
は、シェアド制御信号ＳＨＲが共通に供給される。

【００３６】ここで、プリチャージ制御信号ＰＣは、図
４に示されるように、通常つまりダイナミック型ＲＡＭ
が非選択状態とされるとき電源電圧ＶＣＣのようなハイ
レベルとされ、ダイナミック型ＲＡＭが選択状態とされ
ると所定のタイミングで接地電位ＶＳＳのようなロウレ
ベルとされる。また、シェアド制御信号ＳＨＬ及びＳＨ
Ｒは、通常電源電圧ＶＣＣのようなハイレベルとされ、
ダイナミック型ＲＡＭが選択状態とされると最上位ビッ
トの内部アドレス信号Ｘｉに従ってそのいずれか一方つ
まり例えばシェアド制御信号ＳＨＲが接地電位ＶＳＳの
ようなロウレベルとされる。残された他方つまりシェア
ド制御信号ＳＨＬは、センスアンプＳＡの増幅動作が終
了した時点で内部電圧ＶＰＰとされ、ダイナミック型Ｒ
ＡＭが非選択状態とされた時点で電源電圧ＶＣＣのよう
なハイレベルに戻される。

【００３７】一方、ワード線ＷＬ０〜ＷＬｍならびにＷ
Ｒ０〜ＷＲｍは、通常すべて接地電位ＶＳＳのような非
選択レベルとされ、ダイナミック型ＲＡＭが選択状態と
されると内部アドレス信号Ｘ０〜Ｘｉに従って択一的に
内部電圧ＶＰＰのような選択レベルとされる。また、セ
ンスアンプ駆動信号ＰＡ及びＰＡＢは、通常それぞれ接
地電位ＶＳＳのようなロウレベル及び電源電圧ＶＣＣの
ようなハイレベルとされ、ダイナミック型ＲＡＭが選択
状態とされると選択ワード線ＷＬ０等に結合されたｎ＋
１個のメモリセルの微小読み出し信号が対応する相補ビ
ット線ＢＬ０＊〜ＢＬｎ＊に出力された時点でそれぞれ
電源電圧ＶＣＣのようなハイレベル及び接地電位ＶＳＳ
のようなロウレベルとされる。

【００３８】ダイナミック型ＲＡＭが非選択状態とされ
シェアド制御信号ＳＨＬ及びＳＨＲが電源電圧ＶＣＣの
ようなハイレベルとされるとき、センスアンプＳＡで
は、全単位回路のシェアドＭＯＳＦＥＴＮ４及びＮ５な
らびにＮＢ及びＮＣがオン状態となる。このとき、プリ
チャージ制御信号ＰＣは電源電圧ＶＣＣのようなハイレ
ベルとされ、これを受けて各単位回路のビット線プリチ
ャージ回路を構成するプリチャージＭＯＳＦＥＴＮ６〜
Ｎ８が一斉にオン状態となる。

【００３９】これにより、センスアンプＳＡの各単位回
路の相補入出力ノードＳ０＊〜Ｓｎ＊の非反転及び反転
入出力ノード，メモリアレイＡＲＹＬ及びＡＲＹＲの相
補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲ
ｎ＊の非反転及び反転信号線は、すべて０．７５Ｖのよ
うな中間電圧ＨＶにプリチャージされる。また、センス
アンプ駆動信号ＰＡのロウレベルならびにセンスアンプ
駆動信号ＰＡＢのハイレベルを受けて駆動ＭＯＳＦＥＴ
Ｎ１及びＰ１がオフ状態となり、コモンソース線ＣＳＰ
及びＣＳＮは、図示されないコモンソース線プリチャー
ジ回路を介して中間電圧ＨＶにプリチャージされる。こ
の結果、センスアンプＳＡの各単位センスアンプＵＡな
らびにメモリアレイＡＲＹＬ及びＡＲＹＲの各補助単位
センスアンプＡＡは、すべて非動作状態とされる。

【００４０】ダイナミック型ＲＡＭが選択状態とされる
と、まずプリチャージ制御信号ＰＣが所定のタイミング
で接地電位ＶＳＳのようなロウレベルとされ、センスア
ンプＳＡの各単位回路のビット線プリチャージ回路によ
るプリチャージ動作が停止される。また、続いて例えば
指定ワード線ＷＬ０を含まない非選択メモリアレイＡＲ
ＹＲに対応するシェアド制御信号ＳＨＲが接地電位ＶＳ
Ｓのようなロウレベルとされ、センスアンプＳＡの各単
位回路のシェアドＭＯＳＦＥＴＮＢ及びＮＣが一斉にオ
フ状態となって、相補入出力ノードＳ０＊〜Ｓｎ＊とメ
モリアレイＡＲＹＲの相補ビット線ＢＲ０＊〜ＢＲｎ＊
との間の接続が断たれる。

【００４１】メモリアレイＡＲＹＬでは、Ｘアドレスデ
コーダＸＤＬのデコード動作が終了した時点で、内部ア
ドレス信号Ｘ０〜Ｘｉにより指定されるワード線ＷＬ０
が択一的に内部電圧ＶＰＰのような選択レベルとされ、
他のワード線ＷＬ１〜ＷＬｍはすべて接地電位ＶＳＳの
ような非選択レベルのままとされる。これにより、メモ
リアレイＡＲＹＬの相補ビット線ＢＬ０＊〜ＢＬｎ＊す
なわちセンスアンプＳＡの相補入出力ノードＳ０＊〜Ｓ
ｎ＊には、選択ワード線ＷＬ０に結合されるｎ＋１個の
メモリセルの保持データに対応した微小読み出し信号が
それぞれ出力される。この結果、例えば論理“１”のデ
ータを保持するメモリセルが結合された相補ビット線Ｂ
Ｌ０＊の非反転信号線ＢＬ０Ｔつまり相補入出力ノード
Ｓ０＊の非反転入出力ノードＳ０Ｔの電位がわずかに上
昇し、対応する反転信号線ＢＬ０Ｂつまり反転入出力ノ
ードＳ０Ｂの電位より少し高くなる。

【００４２】ワード線ＷＬ０の選択動作が終了し、例え
ばメモリアレイＡＲＹＬの相補ビット線ＢＬ０＊〜ＢＬ
ｎ＊つまりセンスアンプＳＡの相補入出力ノードＳ０＊
〜Ｓｎ＊に選択ワード線ＷＬ０に結合されたｎ＋１個の
メモリセルの微小読み出し信号が出力され終わると、所
定のタイミングでセンスアンプ駆動信号ＰＡが電源電圧
ＶＣＣのようなハイレベルとされると同時に、センスア
ンプ駆動信号ＰＡＢが接地電位ＶＳＳのようなロウレベ
ルとされる。

【００４３】センスアンプＳＡでは、センスアンプ駆動
信号ＰＡのハイレベルを受けて駆動ＭＯＳＦＥＴＮ１が
オン状態となり、コモンソース線ＣＳＮに低電位側動作
電源つまり接地電位ＶＳＳが供給されるとともに、セン
スアンプ駆動信号ＰＡＢのロウレベルを受けて駆動ＭＯ
ＳＦＥＴＰ１がオン状態となり、コモンソース線ＣＳＰ
には高電位側動作電源つまり内部電圧ＶＤＬが供給され
る。これにより、センスアンプＳＡでは、各単位センス
アンプを構成するＭＯＳＦＥＴＰ２及びＰ３ならびにＮ
２及びＮ３による増幅動作が開始されるとともに、メモ
リアレイＡＲＹＬでも、各補助単位センスアンプＡＡを
構成するＭＯＳＦＥＴＮＤ及びＮＥならびにＮＦ及びＮ
Ｇによる増幅動作が開始される。この結果、例えば非反
転入出力ノードＳ０Ｔの電位は内部電圧ＶＤＬに向かっ
て急速に上昇し、反転入出力ノードＳ０Ｂの電位は接地
電位ＶＳＳに向かって急速に低下する。

【００４４】先に述べたように、動作電源が低電圧化さ
れたダイナミック型ＲＡＭでは、低電圧化が進むにした
がって単位センスアンプＵＡの特にプルダウン側のＮチ
ャンネルＭＯＳＦＥＴＮ２及びＮ３のドレイン・ソース
間電圧が小さくなり、その増幅動作が遅くなる。この実
施例のように、メモリアレイＡＲＹＬ及びＡＲＹＲの相
補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲ
ｎ＊に対応して、ＮチャンネルＭＯＳＦＥＴＮＤ及びＮ
ＥならびにＮＦ及びＮＧからなる４個の補助単位センス
アンプＡＡがそれぞれ設けられることで、センスアンプ
ＳＡの各単位センスアンプＵＡの増幅動作は高速化さ
れ、これによってダイナミック型ＲＡＭの動作が高速化
されるものとなる。この結果、ダイナミック型ＲＡＭの
高速化を図りつつ、その動作電源を充分に低電圧化して
チップ温度の上昇を抑え、ダイナミック型ＲＡＭのリフ
レッシュ特性を大幅に改善することができる。

【００４５】なお、補助単位センスアンプＡＡを構成す
るＭＯＳＦＥＴＮＤ及びＮＥならびにＮＦ及びＮＧは、
前述のように、ダイナミック型メモリセルのアドレス選
択ＭＯＳＦＥＴとして形成されるものを一部修正してな
り、そのサイズ及びレイアウトピッチは通常のアドレス
選択ＭＯＳＦＥＴと同一とされる。このため、これらの
ＭＯＳＦＥＴが設けられることによるメモリアレイＡＲ
ＹＬ及びＡＲＹＲのレイアウト所要面積の増加は問題と
ならない程度に小さく、ダイナミック型ＲＡＭのチップ
サイズに与える影響も小さい。

【００４６】図５には、この発明が適用されたダイナミ
ック型ＲＡＭのメモリマットＭＡＴ０〜ＭＡＴ７を構成
するメモリアレイＡＲＹＬ及びセンスアンプＳＡの第２
の実施例のブロック図が示され、図６には、その一実施
例の信号波形図が示されている。なお、この実施例は、
前記図１ないし図４の実施例を基本的に踏襲するもので
あるため、これと異なる部分についてのみ説明を追加す
る。

【００４７】図５において、この実施例のダイナミック
型ＲＡＭのメモリマットＭＡＴ０〜ＭＡＴ７を構成する
メモリアレイＡＲＹＬは、前記図１ないし図４の実施例
と同様に、相補ビット線ＢＬ０＊〜ＢＬｎ＊に対応して
４個ずつ設けられる合計４×（ｎ＋１）個の補助単位セ
ンスアンプＡＡを含む。メモリアレイＡＲＹＬの各行に
配置されたｎ＋１個の補助単位センスアンプＡＡには、
そのゲートにセンスアンプ駆動信号ＰＡＡを受けるＮチ
ャンネル型の駆動ＭＯＳＦＥＴＮＨならびに対応するコ
モンソース線ＣＳＮＡ（第３のコモンソース線）を介し
て、低電位側動作電源となる接地電位ＶＳＳが選択的に
供給される。

【００４８】この実施例において、センスアンプ駆動信
号ＰＡＡは、図６に例示されるように、メモリアレイＡ
ＲＹＬの選択ワード線ＷＬ０に結合されたｎ＋１個のメ
モリセルの保持データに従った微小読み出し信号が対応
する相補ビット線ＢＬ０＊〜ＢＬｎ＊に出力された時点
で、センスアンプＳＡに対するセンスアンプ駆動信号Ｐ
Ａに先立って電源電圧ＶＣＣのようなハイレベルとされ
る。このため、補助単位センスアンプＡＡを構成するＭ
ＯＳＦＥＴＮＤ及びＮＥならびにＮＦ及びＮＧは、セン
スアンプＳＡの各単位センスアンプＵＡを構成するＭＯ
ＳＦＥＴＮ２及びＮ３に先立って増幅動作を開始し、対
応する相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転及び反
転信号線における電位をやや引き下げながら、両信号線
間の電位つまり微小読み出し信号の信号量を拡大する。
この結果、センスアンプＳＡの各単位センスアンプＵＡ
による増幅動作がさらに高速化されるとともに、前記図
１ないし図４の実施例と同様な作用効果を得ることがで
きる。

【００４９】図７には、この発明が適用されたダイナミ
ック型ＲＡＭのメモリマットＭＡＴ０〜ＭＡＴ７を構成
するメモリアレイＡＲＹＬ及びセンスアンプＳＡの第３
の実施例の部分的な回路図が示され、図８には、図７の
メモリアレイＡＲＹＬを構成する補助単位センスアンプ
ＡＡの一実施例の断面構造図が示されている。なお、こ
の実施例は前記図１ないし図４の実施例を基本的に踏襲
するものであるため、これと異なる部分についてのみ説
明を追加する。

【００５０】図７において、この実施例のダイナミック
型ＲＡＭのメモリマットＭＡＴ０〜ＭＡＴ７を構成する
メモリアレイＡＲＹＬは、前記図１ないし図４の実施例
と同様に、相補ビット線ＢＬ０＊〜ＢＬｎ＊に対応して
４個ずつ設けられる合計４×（ｎ＋１）個の補助単位セ
ンスアンプＡＡを含み、これらの補助単位センスアンプ
ＡＡのそれぞれは、そのチャネルつまりバックゲート部
に接地電位ＶＳＳを受けかつ互いに交差結合される一対
のＮチャンネルＭＯＳＦＥＴＮＩ及びＮＪあるいはＮＫ
及びＮＬからなる。メモリアレイＡＲＹＬの各列に配置
された４個の補助単位センスアンプＡＡを構成するＭＯ
ＳＦＥＴＮＩ及びＮＪならびにＮＫ及びＮＬの共通結合
されたソースには、駆動ＭＯＳＦＥＴＮ１から対応する
コモンソース線ＣＳＮを介して接地電位ＶＳＳが選択的
に供給される。

【００５１】この実施例において、ダイナミック型ＲＡ
Ｍは、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）構造とされ、メモリアレイＡＲＹＬの各
補助単位センスアンプＡＡを構成するＭＯＳＦＥＴＮＩ
及びＮＪならびにＮＫ及びＮＬは、図８のＭＯＳＦＥＴ
ＮＩ及びＮＪに代表して示されるように、シリコンチッ
プ上に酸化シリコン膜ＳｉＯ₂ 等の絶縁膜を形成してな
るＳＯＩ基板をその形成基体とする。ＳＯＩ基板面上に
は、例えばＭＯＳＦＥＴＮＩ及びＮＪのソース及びドレ
インとなる三つのＮ型拡散層Ｎ⁺ と、そのゲートとなる
二つのゲート層ＦＧとが形成され、さらに、これらのＭ
ＯＳＦＥＴのチャネルとなるＰ型半導体領域Ｐに結合さ
れた二つのＰ型拡散層Ｐ⁺ が形成される。

【００５２】ＭＯＳＦＥＴＮＩのドレインとなるＮ型拡
散層Ｎ⁺ は、所定のコンタクトを介して非反転ビット線
ＢＬＴに結合され、そのゲートとなるゲート層ＦＧは、
所定のコンタクトを介して反転ビット線ＢＬＢに結合さ
れる。同様に、ＭＯＳＦＥＴＪのドレインとなるＮ型拡
散層Ｎ⁺ は、所定のコンタクトを介して反転ビット線Ｂ
ＬＢに結合され、そのゲートとなるゲート層ＦＧは、所
定のコンタクトを介して非反転ビット線ＢＬＴに結合さ
れる。ＭＯＳＦＥＴＮＩ及びＮＪの共通ソースとなるも
う一つのＮ型拡散層Ｎ⁺ は、所定のコンタクトを介して
コモンソース線ＣＳＮに結合される。各ＭＯＳＦＥＴの
チャネルに結合された二つのＰ型拡散層Ｐ⁺ には、所定
のコンタクトを介して接地電位ＶＳＳが供給される。

【００５３】周知のように、ＳＯＩ構造をとるダイナミ
ック型ＲＡＭでは、ＭＯＳＦＥＴの寄生容量を充分に小
さくすることができるとともに、そのしきい値電圧を個
別に制御し、設定することができる。この結果、この実
施例では、補助単位センスアンプＡＡを構成するＭＯＳ
ＦＥＴＮＩ及びＮＪならびにＮＫ及びＮＬのしきい値電
圧を比較的容易に小さくし、低しきい値電圧のＭＯＳＦ
ＥＴを実現できるとともに、これらの補助単位センスア
ンプＡＡによる増幅動作をさらに高速化し、ダイナミッ
ク型ＲＡＭのさらなる高速化を図ることができるもので
ある。なお、この実施例のダイナミック型ＲＡＭは、ネ
ガティブワード線方式をとり、メモリアレイＡＲＹＬ及
びＡＲＹＲの各メモリセルのアドレス選択ＭＯＳＦＥＴ
を含むすべてのＭＯＳＦＥＴは、低しきい値電圧ＭＯＳ
ＦＥＴとされるが、このことについては、その効果を含
めて次の第４の実施例で詳細に説明する。

【００５４】図９には、この発明が適用されたダイナミ
ック型ＲＡＭのメモリマットＭＡＴ０〜ＭＡＴ７を構成
するメモリアレイＡＲＹＬ及びセンスアンプＳＡの第４
の実施例の部分的な回路図が示され、図１０には、その
一実施例の信号波形図が示されている。また、図１１に
は、図９のメモリアレイの一実施例の部分的な配置図が
示され、図１２には、そのＡ−Ｂ断面構造図及びＣ−Ｄ
断面構造図が示されている。なお、この実施例は、前記
図１ないし図８の実施例を基本的に踏襲するものである
ため、これと異なる部分についてのみ説明を追加する。

【００５５】図９において、この実施例のダイナミック
型ＲＡＭのメモリマットＭＡＴ０〜ＭＡＴ７を構成する
メモリアレイＡＲＹＬは、前記図１ないし図４の実施例
と同様に、相補ビット線ＢＬ０＊〜ＢＬｎ＊に対応して
４個ずつ設けられる合計４×（ｎ＋１）個の補助単位セ
ンスアンプＡＡを含み、これらの補助単位センスアンプ
ＡＡのそれぞれは、互いに交差結合される一対のＮチャ
ンネルＭＯＳＦＥＴＮＭ及びＮＮならびにＮＯ及びＮＰ
からなる。メモリアレイＡＲＹＬの各行に配置されたｎ
＋１個の補助単位センスアンプＡＡを構成するＭＯＳＦ
ＥＴＮＭ及びＮＮならびにＮＯ及びＮＰの共通結合され
たソースには、そのゲートにセンスアンプ駆動信号ＰＡ
Ａを受ける駆動ＭＯＳＦＥＴＮＱから対応するコモンソ
ース線ＣＳＮを介して接地電位ＶＳＳが選択的に供給さ
れる。

【００５６】この実施例おいて、メモリアレイＡＲＹＬ
の補助単位センスアンプＡＡを構成するＭＯＳＦＥＴＮ
ＭないしＮＰは、前記第１ないし第３の実施例の場合も
同様であるが、図１１及び図１２に示されるように、従
来ワード線に結合されていたメモリセルのアドレス選択
ＭＯＳＦＥＴのゲートを非反転ビット線ＢＬ及び反転ビ
ット線ＢＬＢに交差結合されることにより容易に、しか
もメモリセルのレイアウトピッチを乱すことなく実現す
ることができる。また、この実施例の場合、メモリアレ
イＡＲＹＬの補助単位センスアンプＡＡを構成するＭＯ
ＳＦＥＴＮＭないしＮＰ，アドレス選択ＭＯＳＦＥＴＱ
ａ，センスアンプＳＡを構成するＭＯＳＦＥＮ１〜ＮＣ
ならびにＰ１〜Ｐ３は、共通のプロセスによってすべて
低しきい値電圧ＭＯＳＦＥＴとされる。周知のように、
各メモリセルのアドレス選択ＭＯＳＦＥＴが低しきい値
電圧ＭＯＳＦＥＴからなる場合、ワード線ＷＬ０〜ＷＬ
ｍの非選択レベルが接地電位ＶＳＳとされる前記図３の
実施例ではアドレス選択ＭＯＳＦＥＴを介する電荷のリ
ーク量が多くなり、メモリセルのリフレッシュ特性が大
幅に低下する。これに対処するため、この実施例のダイ
ナミック型ＲＡＭではネガティブワード線方式をとら
れ、ワード線ＷＬ０〜ＷＬｍ等の非選択レベルが、図１
０に示されるように、接地電位ＶＳＳより低い例えば−
１．０Ｖのような負電位の内部電圧ＶＷＮとされる。

【００５７】これにより、ワード線ＷＬ０〜ＷＬｍが非
選択レベルとされかつ非選択ワード線に結合されるメモ
リセルが論理“０”のデータを保持する場合でも、各メ
モリセルのアドレス選択ＭＯＳＦＥＴを逆バイアス状態
とし、そのリーク量を大幅に改善することができる。こ
の結果、共通のプロセスをもって容易に低しきい値電圧
ＭＯＳＦＥＴを実現できるとともに、メモリセルの情報
保持特性を改善し、ダイナミック型ＲＡＭのリフレッシ
ュ特性を改善することができる。

【００５８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）動作電源の低電圧化を図った大容量のダイナミッ
ク型ＲＡＭ等において、各相補ビット線に対応してセン
スアンプ内に設けられる通常の単位センスアンプとは別
に、メモリアレイ内の所定の位置に、ダイナミック型メ
モリセルを構成するアドレス選択ＭＯＳＦＥＴと同一の
サイズ及びピッチで形成される低しきい値電圧のＮチャ
ンネルＭＯＳＦＥＴを交差結合した補助単位センスアン
プを各相補ビット線に対応して１個又は複数個設けるこ
とで、メモリアレイのレイアウト所要面積の増大を抑え
つつ、センスアンプの各単位センスアンプによる読み出
し信号の増幅動作を高速化することができるという効果
が得られる。 （２）上記（１）項により、センスアンプを含むダイナ
ミック型ＲＡＭ等の高速化を図ることができるという効
果が得られる。

【００５９】（３）上記（１）項及び（２）項におい
て、補助単位センスアンプを、センスアンプの単位セン
スアンプより先に動作状態とすることで、センスアンプ
の単位センスアンプに先立って補助単位センスアンプの
増幅動作を開始し、ダイナミック型ＲＡＭのさらなる高
速化を図ることができるという効果が得られる。 （４）上記（１）項ないし（３）項において、補助単位
センスアンプに必要な低しきい値電圧のＭＯＳＦＥＴを
実現するため、所定の絶縁膜上に半導体層を形成するい
わゆるＳＯＩ構造をとり、あるいはワード線の非選択レ
ベルを負電位とするネガティブワード線方式をとってメ
モリアレイ及びその直接周辺部のＭＯＳＦＥＴをすべて
低しきい値電圧化することで、補助単位センスアンプに
必要な低しきい値電圧のＭＯＳＦＥＴを容易に実現でき
るという効果が得られる。 （５）上記（１）項ないし（４）項により、ダイナミッ
ク型ＲＡＭ等の動作電源の低電圧化を推進し、低消費電
力化を推進してチップ温度の上昇を抑え、そのポーズリ
フレッシュ特性を改善できるという効果が得られる。

【００６０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、任意数の
メモリマットを備えることができるし、各メモリマット
を構成するメモリアレイＡＲＹＬ及びＡＲＹＲは、その
直接周辺部を含めて複数のサブアレイに分割することが
できる。ダイナミック型ＲＡＭは、×１ビット又は×１
６ビット等、任意のビット線構成を採りうるし、シェア
ドセンス方式を採ることを必須条件ともしない。Ｙアド
レスデコーダＹＤは、すべてのメモリマットあるいは所
定数のメモリマットに共通に設けてもよい。ダイナミッ
ク型ＲＡＭは、任意のブロック構成を採りうるし、起動
制御信号の名称及び組み合わせ，各制御信号等の名称及
び有効レベルならびに電源電圧及び各内部電圧の極性及
び絶対値等は、種々の実施形態を採りうる。

【００６１】図２〜図３，図５，図７ならびに図９にお
いて、メモリアレイＡＲＹＬ及びＡＲＹＲは、任意数の
補助単位センスアンプＡＡを含むことができる。また、
これらの実施例では、補助単位センスアンプＡＡがメモ
リアレイＡＲＹＬ又はＡＲＹＲに含まれるものとしてい
るが、独立のブロックとして設けたり、センスアンプＳ
Ａの一部として設けることも構わない。メモリアレイＡ
ＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡは、任意
数の冗長素子を含むことができる。また、メモリアレイ
ＡＲＹＬ及びＡＲＹＲは、メインワード線及びサブワー
ド線を階層的に用いたいわゆるワード線分割方式をとる
ことができる。駆動ＭＯＳＦＥＴＰ１，Ｎ１，ＮＨなら
びにＮＱは、それぞれ並列形態とされる複数の駆動ＭＯ
ＳＦＥＴによって構成することができるし、複数の駆動
ＭＯＳＦＥＴを時系列的にシフトしながらオン状態とす
るものであってもよい。さらに、メモリアレイＡＲＹＬ
及びＡＲＹＲならびにセンスアンプＳＡの具体的構成及
びＭＯＳＦＥＴの導電型等は、種々の実施形態を採るこ
とができる。

【００６２】図４，図６ならびに図１０において、各信
号の絶対的な電位及び時間関係は、本発明の主旨に影響
を与えない。図８において、補助単位センスアンプＡＡ
の具体的な形状及びレイアウト等は、種々の実施形態を
とりうる。

【００６３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする各種メモリ集積回路装置やこ
のようなメモリ集積回路装置を含む論理集積回路装置等
にも適用できる。この発明は、少なくともセンスアンプ
を備える半導体記憶装置ならびにこれを含む装置又はシ
ステムに広く適用できる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、その動作電源が低電圧化さ
れた大容量のダイナミック型ＲＡＭ等において、各相補
ビット線に対応してセンスアンプ内に設けられる通常の
単位センスアンプとは別に、メモリアレイ内の所定位置
に、ダイナミック型メモリセルを構成するアドレス選択
ＭＯＳＦＥＴと同一のサイズ及びピッチで形成される低
しきい値電圧のＮチャンネルＭＯＳＦＥＴを交差結合し
た補助単位センスアンプを、各相補ビット線に対応して
１個又は複数個設け、これらの補助単位センスアンプ
を、例えばセンスアンプの通常の単位センスアンプより
先に動作状態とする。また、これらのＭＯＳＦＥＴを低
しきい値電圧化するため、所定の絶縁膜上に半導体層を
形成するいわゆるＳＯＩ構造をとり、あるいはワード線
の非選択レベルを負電位とするネガティブワード線方式
をとってメモリアレイ及びその直接周辺部のＭＯＳＦＥ
Ｔをすべて低しきい値電圧化する。これにより、メモリ
アレイのレイアウト所要面積の増大を抑えつつ、センス
アンプの各単位センスアンプによる読み出し信号の増幅
動作を高速化し、ダイナミック型ＲＡＭ等の高速化を図
ることができるとともに、その動作電源の低電圧化を推
進し、低消費電力化を推進してチップ温度の上昇を抑
え、ダイナミック型ＲＡＭ等のポーズリフレッシュ特性
を改善することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの第１の実施例を示す部分的な
ブロック図である。

【図３】図２のメモリアレイ及びセンスアンプの部分的
な回路図である。

【図４】図２のメモリアレイ及びセンスアンプの一実施
例を示す信号波形図である。

【図５】この発明が適用されたダイナミック型ＲＡＭに
含まれるメモリアレイ及びセンスアンプの第２の実施例
を示す部分的なブロック図である。

【図６】図５のメモリアレイ及びセンスアンプの一実施
例を示す信号波形図である。

【図７】この発明が適用されたダイナミック型ＲＡＭに
含まれるメモリアレイ及びセンスアンプの第３の実施例
を示す部分的な回路図である。

【図８】図７のメモリアレイに含まれる補助単位センス
アンプの一実施例を示す断面構造図である。

【図９】この発明が適用されたダイナミック型ＲＡＭに
含まれるメモリアレイ及びセンスアンプの第４の実施例
を示す部分的な回路図である。

【図１０】図９のメモリアレイ及びセンスアンプの一実
施例を示す信号波形図である。

【図１１】図９のメモリアレイの一実施例を示す部分的
な配置図である。

【図１２】図９のメモリアレイのメモリセル及び補助単
位センスアンプの一実施例を示すＡ−Ｂ断面構造図及び
Ｃ−Ｄ断面構造図である。

【図１３】この発明に先立って本願発明者等が検討した
ダイナミック型ＲＡＭに含まれるメモリアレイ及びセン
スアンプの一例を示す部分的なブロック図である。

【図１４】図１３のメモリアレイ及びセンスアンプの部
分的な回路図である。

【符号の説明】

ＭＡＴ０〜ＭＡＴ７……メモリマット、ＡＲＹＬ，ＡＲ
ＹＲ………メモリアレイ、ＸＤＬ，ＸＤＲ……Ｘアドレ
スデコーダ、ＸＢ……Ｘアドレスバッファ、ＳＡ……セ
ンスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙ
アドレスバッファ、ＷＡ……ライトアンプ、ＭＡ……メ
インアンプ、ＩＢ……データ入力バッファ、ＯＢ……デ
ータ出力バッファ、ＴＧ……タイミング発生回路。Ｄ０
〜Ｄ７……入出力データ又はその入出力端子、ＲＡＳＢ
……ロウアドレスストローブ信号又はその入力端子、Ｃ
ＡＳＢ……カラムアドレスストローブ信号又はその入力
端子、ＷＥＢ……ライトイネーブル信号又はその入力端
子、Ａ０〜Ａｉ……アドレス信号又はその入力端子。Ｗ
Ｌ０〜ＷＬｍ（ＷＬ８ｊ−１），ＷＲ０〜ＷＲｍ……ワ
ード線、ＢＬ０＊〜ＢＬｎ＊，ＢＲ０＊〜ＢＲｎ＊……
相補ビット線、ＡＡ……補助単位センスアンプ、ＵＡ…
…単位センスアンプ、ＳＨＬ，ＳＨＲ……シェアド制御
信号、ＰＣ……プリチャージ制御信号、ＰＡ，ＰＡＢ，
ＰＡＡ……センスアンプ駆動信号、ＣＳＰ，ＣＳＮ，Ｃ
ＳＮＡ……コモンソース線。Ｑａ……アドレス選択ＭＯ
ＳＦＥＴ、Ｃｓ……情報蓄積キャパシタ、ＨＶ……中間
電圧、Ｓ０＊〜Ｓｎ＊……センスアンプ相補入出力ノー
ド、ＹＳ０〜ＹＳｎ……ビット線選択信号、ＣＤ＊……
相補共通データ線。Ｐ１〜Ｐ３……ＰチャンネルＭＯＳ
ＦＥＴ、Ｎ１〜ＮＱ……ＮチャンネルＭＯＳＦＥＴ。Ｖ
ＣＣ……電源電圧、ＶＳＳ……接地電位、ＶＰＰ，ＶＤ
Ｌ……内部電圧。ＳｉＯ₂ ……酸化シリコン、Ｐ……Ｐ
型半導体領域、Ｐ⁺ ……Ｐ型拡散層、Ｎ⁺ ……Ｎ型拡散
層、ＦＧ……ゲート層。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ワード線及び相補ビット線と、第１導電
   型のアドレス選択ＭＯＳＦＥＴをそれぞれ含み上記ワー
   ド線及び相補ビット線の交点に格子配列されるダイナミ
   ック型メモリセルとを含むメモリアレイと、 上記メモリアレイの各相補ビット線に対応して設けら
   れ、そのゲート及びドレインが互いに交差結合される第
   １導電型の第１のＭＯＳＦＥＴをそれぞれ含む単位セン
   スアンプを含むセンスアンプと、 上記メモリアレイの各相補ビット線に対応して設けら
   れ、そのゲート及びドレインが互いに交差結合され、か
   つ上記アドレス選択ＭＯＳＦＥＴと基本的に同一な素子
   構造とされる第１導電型の第２のＭＯＳＦＥＴを含む補
   助単位センスアンプとを具備することを特徴とする半導
   体記憶装置。
2. 【請求項２】 請求項１において、 上記補助単位センスアンプを構成する第２のＭＯＳＦＥ
   Ｔは、上記メモリアレイ内に設けられ、かつ上記アドレ
   ス選択ＭＯＳＦＥＴと同一のサイズ及びピッチで形成さ
   れるものであることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記補助単位センスアンプは、上記メモリアレイ内に所
   定の距離をおいて複数個設けられるものであることを特
   徴とする半導体記憶装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記第２のＭＯＳＦＥＴは、しきい値電圧を制御するた
   めの処理が施されない第１導電型の通常のＭＯＳＦＥＴ
   に比較して小さなしきい値電圧を有するものであること
   を特徴とする半導体記憶装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４おいて、 上記メモリアレイ及びセンスアンプを構成するＭＯＳＦ
   ＥＴは、上記第１のＭＯＳＦＥＴを含めて比較的小さな
   しきい値電圧を有するものであって、 上記半導体記憶装置は、ワード線の非選択レベルを負電
   位とするネガティブワード線方式をとるものであること
   を特徴とする半導体記憶装置。
6. 【請求項６】 請求項４又は請求項５において、 上記半導体記憶装置は、所定の絶縁膜上に半導体層を形
   成するＳＯＩ構造をとるものであることを特徴とする半
   導体記憶装置。
7. 【請求項７】 請求項１，請求項２，請求項３，請求項
   ４，請求項５又は請求項６おいて、 上記単位センスアンプは、そのゲート及びドレインか交
   差結合される第２導電型の第３のＭＯＳＦＥＴを含むも
   のであり、かつ、第１及び第２のコモンソース線に低電
   位側及び高電位側動作電源が選択的に供給されることで
   選択的に動作状態とされるものであって、 上記補助単位センスアンプは、第３のコモンソース線に
   上記低電位側動作電源が選択的に供給されることで選択
   的に動作状態とされるものであることを特徴とする半導
   体記憶装置。
8. 【請求項８】 請求項７において、 上記第３のコモンソース線には、上記第１のコモンソー
   ス線に先立って低電位側動作電源が供給されるものであ
   ることを特徴とする半導体記憶装置。
9. 【請求項９】 請求項１，請求項２，請求項３，請求項
   ４，請求項５，請求項６，請求項７又は請求項８おい
   て、 上記半導体記憶装置は、シェアドセンス方式をとるダイ
   ナミック型ＲＡＭであり、上記メモリアレイは、上記セ
   ンスアンプの両側に設けられシェアドＭＯＳＦＥＴを介
   して選択的に上記センスアンプに接続されるものであっ
   て、 上記補助単位センスアンプは、上記両側のメモリアレイ
   にそれぞれ設けられるものであることを特徴とする半導
   体記憶装置。