JPH11330077A - デュアル・ダマスク技術 - Google Patents

デュアル・ダマスク技術

Info

Publication number
JPH11330077A
JPH11330077A JP10186244A JP18624498A JPH11330077A JP H11330077 A JPH11330077 A JP H11330077A JP 10186244 A JP10186244 A JP 10186244A JP 18624498 A JP18624498 A JP 18624498A JP H11330077 A JPH11330077 A JP H11330077A
Authority
JP
Japan
Prior art keywords
layer
oxide layer
opening
dual damascene
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10186244A
Other languages
English (en)
Inventor
Meng Jin Tsai
孟錦 蔡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Publication of JPH11330077A publication Critical patent/JPH11330077A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】 【課題】 簡単な工程でミスアラインメントを生じさせ
ることなくデュアル・ダマスク構造を形成するデュアル
・ダマスク技術を提供する。 【解決手段】 本デュアル・ダマスク構造の形成技術
は、酸化物層５６並びに該酸化物層５６の上のマスク層
５８を形成する工程を含む。酸化物層５６及びマスク層
５８は共に、第１の導電層５４の上方に位置する突起５
７、５８ａを有している。化学的／機械的な研磨を行っ
て、上記突起を除去し、開口５９を形成する。開口５９
の中に第２の導電層６８を形成し、該第２の導電層６８
を第１の導電層５４に接触させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体のプロセス
に関し、より詳細に言えば、デュアル・ダマスク（ｄｕ
ａｌ ｄａｍａｓｃｅｎｅ）構造に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）の集積度が向上するに
つれて、相互接続部の数が増大する。従って、大部分の
集積回路の構造は、金属層から成る３以上の層を必要と
するようになっている。集積回路の集積度は絶えず向上
しているので、金属相互接続部を高い歩留り及び高い信
頼度をもって形成することの困難性も増大している。従
って、デュアル・ダマスク技術が提案されている。デュ
アル・ダマスク技術は、誘電層の金属相互接続トレンチ
をエッチングする工程、及び、その後これらトレンチの
中に金属を充填する工程とを含むプロセス工程によっ
て、上述の高い歩留り及び高い信頼度の要件を満足す
る。その結果、デュアル・ダマスク技術は、４分の１ミ
クロン以下の相互接続部を形成するための最善の選択肢
になっている。
【０００３】図１Ａ乃至図１Ｃは、通常のデュアル・ダ
マスクの製造プロセスを示している。図１Ａを参照する
と、導電層１４が、基板１０の上に形成されている。導
電層１４は、基板１０を他の所望の構造（図示せず）に
接続するために使用される。金属間誘電体層１２も形成
されていて、導電層１４と他の所望の構造の望ましくな
い点との間の望ましくない接近又は接続を阻止してい
る。
【０００４】次に、低圧化学蒸着法（ＬＰＣＶＤ）によ
って酸化物層１６が形成されていて、導電層１４を覆っ
ている。次に、ＬＰＣＶＤによってマスク層１８が形成
されて、酸化物層１６を覆っている。上記マスク層１８
は、通常は、窒化ケイ素の層である。同じＬＰＣＶＤを
用いて酸化物層２０を形成し、マスク層１８を覆う。次
に、フォトレジスト層２１を塗布して酸化物層２０を画
成し、該酸化物２０の一部を露出させる。上記酸化物層
２０の露出された部分は、導電層１４に対応している。
【０００５】図１Ｂを参照すると、通常のフォトリソグ
ラフ技術（光露光技術）及びエッチング技術を用いて、
上述の露出された酸化物層２０がエッチングされてい
る。このエッチングプロセスは、マスク層１８がエッチ
ングされて酸化物層１６を露出させる開口２２を形成す
るまで継続される。次に、酸化物プラズマによってフォ
トレジスト層２１を除去する。次に、第２のフォトレジ
スト層２４を塗布して酸化物層２０を更に画定し、開口
２２、並びに、該開口２２の両側の酸化物層を含む酸化
物層２０の一部が露出されるようにする。
【０００６】図１Ｃを参照すると、開口２２において露
出されている酸化物層１６は、通常のフォトリソグラフ
技術及びエッチング技術によって更にエッチングされ、
これにより、マスク層１８は更に露出される。また、フ
ォトレジスト層２４によって覆われていない酸化物層２
０の部分、及び、開口２２の周囲の酸化物層２０の部分
がエッチングされて、開口２６及び開口２８をそれぞれ
形成する。これら開口２６、２８は、マスク層１８を露
出させる。開口２８は、開口２２を含んでいる。
【０００７】次に、フォトレジスト層２４は、酸化物プ
ラズマによって除去される。スパッタリング技術又はＣ
ＶＤによって導電層３０が形成される。これにより、開
口２２及び開口２８を充填して導電層１４に接触させる
と共に、開口２６も充填する。
【０００８】次に、幾つかの連続的なプロセスを実行し
て、デュアル・ダマスク構造を完成させる。
【０００９】しかしながら、通常のデュアル・ダマスク
技術は、３工程以上のフォトレジストの塗布及びフォト
リソグラフ処理を必要とし、従って、プロセスが煩雑に
なると共に、ミスアラインメントが生ずる傾向がある。
【００１０】
【発明が解決しようとする課題及び課題を解決するため
の手段】従って、本発明の目的は、フォトレジストの塗
布及びフォトリソグラフ処理を行う工程を一つだけ含
む、デュアル・ダマスク構造の製造方法を提供すること
である。本発明のデュアル・ダマスク技術は非常に簡単
であり上述のミスアラインメントの現象を生じないこと
は明らかである。
【００１１】本発明の別の目的は、デュアル・ダマスク
構造を形成する方法を提供することであって、この方法
は、導電層の上方の突起を共に有している酸化物層及び
マスク層を形成する工程を備える。その後、化学的／機
械的な研磨を行い、上述の突起を除去すると共に開口を
形成する。上記突起は、導電層の上方に位置している。
【００１２】好ましい実施例に関する以下の詳細な記載
を図面を参照して読むことにより、本発明を十分に理解
することができる。
【００１３】
【発明の実施の形態】図２Ａを参照すると、導電層５４
が基板５０の上に形成されている。導電層５４は、基板
５０を他の所望の構造（図示せず）に接続するために使
用される。金属間誘電体層５２も形成されていて、導電
層５４と他の望ましい構造の望ましくない点との間の接
近又は接続を阻止している。
【００１４】次に、例えば、高密度プラズマ化学蒸着法
（ＨＤＰＣＶＤ）を用いて酸化物層５６を形成し、これ
により、導電層５４を覆う。ＨＤＰＣＶＤを用いること
によって、突起５７が導電層５４の上方に形成される。
これらの突起５７は、任意の形状にすることができる。
しかしながら、酸化物層５６の形成方法は、ＨＤＰＣＶ
Ｄに限定されるものではなく、プラズマ促進化学蒸着法
（ＰＥＣＶＤ）によって形成することもできる。同様
に、突起５７もＰＥＣＶＤによって形成することができ
る。
【００１５】次に、例えば、低圧化学蒸着法（ＬＰＣＶ
Ｄ）を用いてマスク層５８を形成し、これにより、酸化
物層５６を覆う。マスク層５８の物質は、窒化ケイ素又
はオキシナイトライド・シリコン（ｓｉｌｉｃｏｎ ｏ
ｘｙ−ｎｉｔｒｉｄｅ）を含むのが好ましい。マスク層
５８の配置は、酸化物層５６の配置に対して実質的に平
行であり、これに応じてマスク層５８も突起５８ａを有
している。
【００１６】次に、図２Ｂを参照すると、マスク層５８
の突起５８ａは、化学的／機械的な研磨（ＣＭＰ）によ
って除去されていて開口５９が形成されており、これに
より、酸化物層５６が露出されている。残ったマスク層
５８及び露出された酸化物層５６は、実質的に同じ高さ
にある。次に、好ましくはＬＰＣＶＤによって酸化物層
６０を形成して、マスク層５８及び露出された酸化物層
５６を覆う。
【００１７】本発明の特徴の一つは、化学的／機械的な
研磨を用いてマスク層５８の突起５８ａを除去し、これ
により、開口５９を形成するということである。その結
果、本発明によれば、フォトレジストの塗布及びフォト
リソグラフ処理を行う工程を一回だけ用いる。しかしな
がら、通常の方法によれば、フォトレジストの塗布及び
フォトリソグラフ処理を行う工程は少なくとも二回使用
しなければならない。２つの導電層５４の間に突出高さ
の差が存在する場合でも、導電層５４の上方の突起であ
る高い位置にある方の突起だけを研磨して開口を形成す
ることができる。従って、他の導電層の蒸着を行う間
に、導電層５４の上方の開口に導電材料を形成するだけ
で、所望の接近及び接続を阻止することができる。
【００１８】次に、フォトレジスト層６２を塗布して、
酸化物層６０を画定する。上記フォトレジスト層６２
は、開口５９の上方の酸化物層６０の第１の部分、及
び、マスク層５８の上方の酸化物層６０の第２の部分を
露出させる。次に、通常のフォトリソグラフ処理及びエ
ッチングの工程を用いて酸化物層６０をエッチングし、
開口６４及び開口６６を形成する。開口５９によって露
出された酸化物層５６を更にエッチングして導電層５４
を露出させ、これにより、開口６４を形成する。
【００１９】次に、好ましくはスパッタリング法又はＣ
ＶＤによって導電層６８を形成して開口５９及び開口６
４の中に充填し、上記導電層６８を導電層５４に接続す
ると共に、露出されたマスク層５８を覆う。上記導電層
６８は、開口６６の中にも充填されて、マスク層５８に
接触する。導電層６８の物質は、タングステンであるの
が好ましい。
【００２０】次に、幾つかの連続的なプロセス工程を実
行して、デュアル・ダマスク構造を完成させる。しかし
ながら、そのような連続的なプロセス工程は、本発明の
特徴には関係がなく、従って、ここでは詳細には説明し
ない。
【００２１】従って、本発明の特徴は、ＨＤＰＣＶＤ又
はＰＥＣＶＤを用いて、酸化物層５６を形成し、その
後、マスク層を形成して突起構造を得るということを含
む。次に、マスク層５８の上記突起をＣＭＰによって除
去して、開口５９を形成する。本発明のデュアル・ダマ
スク技術は、フォトレジストの塗布及びフォトリソグラ
フ処理を行う工程を一回だけ使用しており、これは、通
常の技術よりも非常に単純である。
【００２２】典型的な好ましい実施例を用いて本発明を
上に説明した。しかしながら、本発明の範囲は、上に開
示した実施例に限定されるものではないことを理解する
必要がある。本発明は、種々の変更例及び同様な構造又
は配列を包含することを意図している。従って、頭書の
請求の範囲は、上述の総ての変更例及び同様な構造又は
配列を総て包含するように、極めて広く解釈されなけれ
ばならない。
【図面の簡単な説明】
【図１】図１Ａ、図１Ｂ及び図１Ｃは、デュアル・ダマ
スク構造を形成する通常の各プロセス工程を示す断面図
である。
【図２】図２Ａ、図２Ｂ及び図２Ｃは、本発明の好まし
い実施例によるデュアル・ダマスク構造を形成するため
の各プロセス工程を示す断面図である。
【符号の説明】
５０ 基板 ５４ 第１の導電層 ５６ 第１の酸化物層 ５７ 突起 ５８ マスク層 ５８ａ 突起 ５９ 開口 ６０ 第２の酸化物層 ６２ フォトレジスト層 ６４ 第２の開口 ６８ 第２の導電層

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 デュアル・ダマスク技術であって、 複数の第１の導電層が形成されている基板を準備する工
    程と、 前記第１の導電層及び前記基板を覆う第１の酸化物層を
    形成し、該第１の酸化物層が前記第１の導電層の上方に
    位置する突起を有するようにする工程と、 前記第１の酸化物層を覆うマスク層を形成し、該マスク
    層も突起を有するようにする工程と、 前記マスク層の突起を除去して第１の開口を形成し、こ
    れにより、前記第１の導電層の上方の前記第１の酸化物
    層を露出させる工程と、 第２の酸化物層を形成して前記第１の開口を有する前記
    マスク層を覆う工程と、 前記第２の酸化物層及び前記第１の酸化物層をパターニ
    ングして、前記第１の開口、及び、前記第１の導電層の
    一方を露出させる第２の開口を形成すると共に、前記第
    ２の酸化物層を貫通して前記マスク層を露出させる第３
    の開口を形成する工程と、 前記第１の開口及び前記第２の開口の中に第２の導電層
    を形成して該第２の導電層を前記一方の第１の導電層に
    接触させると共に、前記第３の開口の中にも第２の導電
    層を形成する工程とを備えることを特徴とするデュアル
    ・ダマスク技術。
  2. 【請求項２】 請求項１に記載のデュアル・ダマスク技
    術において、前記第１の酸化物層を高密度プラズマ化学
    蒸着法によって形成することを特徴とするデュアル・ダ
    マスク技術。
  3. 【請求項３】 請求項１に記載のデュアル・ダマスク技
    術において、前記第１の酸化物層をプラズマ促進化学蒸
    着法によって形成することを特徴とするデュアル・ダマ
    スク技術。
  4. 【請求項４】 請求項１に記載のデュアル・ダマスク技
    術において、前記マスク層の物質が、窒化ケイ素を含む
    ことを特徴とするデュアル・ダマスク技術。
  5. 【請求項５】 請求項１に記載のデュアル・ダマスク技
    術において、前記マスク層の突起を化学的／機械的な研
    磨によって除去することを特徴とするデュアル・ダマス
    ク技術。
  6. 【請求項６】 請求項１に記載のデュアル・ダマスク技
    術において、前記第２の酸化物層及び前記第１の酸化物
    層をフォトリソグラフ処理及びエッチングによってパタ
    ーン化することを特徴とするデュアル・ダマスク技術。
  7. 【請求項７】 デュアル・ダマスク技術であって、 複数の第１の導電層が形成されている基板を準備する工
    程と、 前記第１の導電層及び前記基板を覆う第１の酸化物層及
    びマスク層を順次を形成し、前記第１の酸化物層及び前
    記マスク層が各々前記第１の導電層の上方に位置する突
    起を有するようにする工程と、 前記マスク層の突起を除去して第１の開口を形成し、こ
    れにより、前記第１の導電層の上方の前記第１の酸化物
    層を露出させる工程と、 第２の酸化物層を形成して前記第１の開口を有する前記
    マスク層を覆う工程と、 前記第２の酸化物層及び前記第１の酸化物層をパターニ
    ングして、前記第１の開口、及び、前記第１の導電層の
    一方を露出させる第２の開口を形成するパターニング工
    程と、 前記第１の開口及び前記第２の開口の中に第２の導電層
    を形成して該第２の導電層を前記一方の第１の導電層に
    接触させる工程とを備えることを特徴とするデュアル・
    ダマスク技術。
  8. 【請求項８】 請求項７に記載のデュアル・ダマスク技
    術において、前記第１の酸化物層を高密度プラズマ化学
    蒸着法によって形成することを特徴とするデュアル・ダ
    マスク技術。
  9. 【請求項９】 請求項７に記載のデュアル・ダマスク技
    術において、前記第１の酸化物層をプラズマ促進化学蒸
    着法によって形成することを特徴とするデュアル・ダマ
    スク技術。
  10. 【請求項１０】 請求項７に記載のデュアル・ダマスク
    技術において、前記マスク層の物質が、窒化ケイ素を含
    むことを特徴とするデュアル・ダマスク技術。
  11. 【請求項１１】 請求項７に記載のデュアル・ダマスク
    技術において、前記マスク層の突起を化学的／機械的な
    研磨によって除去することを特徴とするデュアル・ダマ
    スク技術。
  12. 【請求項１２】 請求項７に記載のデュアル・ダマスク
    技術において、前記第２の酸化物層及び前記第１の酸化
    物層をフォトリソグラフ処理及びエッチングによってパ
    ターン化することを特徴とするデュアル・ダマスク技
    術。
  13. 【請求項１３】 請求項７に記載のデュアル・ダマスク
    技術において、前記第２の酸化物層及び前記第１の酸化
    物層をパターニングする工程の間に、前記第２の酸化物
    層を貫通する第３の開口を形成して前記マスク層を露出
    させることを特徴とするデュアル・ダマスク技術。
  14. 【請求項１４】 請求項１３に記載のデュアル・ダマス
    ク技術において、前記第２の導電層を形成する工程の間
    に、前記第２の導電層を前記第３の開口にも充填するこ
    とを特徴とするデュアル・ダマスク技術。
JP10186244A 1998-05-05 1998-07-01 デュアル・ダマスク技術 Pending JPH11330077A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW87106886 1998-05-05
TW87106886 1998-05-05

Publications (1)

Publication Number Publication Date
JPH11330077A true JPH11330077A (ja) 1999-11-30

Family

ID=21630039

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10186244A Pending JPH11330077A (ja) 1998-05-05 1998-07-01 デュアル・ダマスク技術

Country Status (4)

Country Link
US (1) US6001735A (ja)
JP (1) JPH11330077A (ja)
DE (1) DE19829152A1 (ja)
FR (1) FR2778494B1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW383463B (en) * 1998-06-01 2000-03-01 United Microelectronics Corp Manufacturing method for dual damascene structure
US6207545B1 (en) * 1998-11-30 2001-03-27 Taiwan Semiconductor Manufacturing Corporation Method for forming a T-shaped plug having increased contact area
KR100280288B1 (ko) 1999-02-04 2001-01-15 윤종용 반도체 집적회로의 커패시터 제조방법
US6140220A (en) * 1999-07-08 2000-10-31 Industrial Technology Institute Reseach Dual damascene process and structure with dielectric barrier layer
US6174808B1 (en) * 1999-08-04 2001-01-16 Taiwan Semiconductor Manufacturing Company Intermetal dielectric using HDP-CVD oxide and SACVD O3-TEOS
US8883638B2 (en) * 2012-01-18 2014-11-11 United Microelectronics Corp. Method for manufacturing damascene structure involving dummy via holes
GB2575888B (en) * 2018-10-03 2020-09-23 X Fab Sarawak Sdn Bhd Improvements relating to passivation layers

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
JP2556138B2 (ja) * 1989-06-30 1996-11-20 日本電気株式会社 半導体装置の製造方法
US5420067A (en) * 1990-09-28 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Method of fabricatring sub-half-micron trenches and holes
JP2665568B2 (ja) * 1990-11-21 1997-10-22 シャープ株式会社 半導体装置の製造方法
US5246884A (en) * 1991-10-30 1993-09-21 International Business Machines Corporation Cvd diamond or diamond-like carbon for chemical-mechanical polish etch stop
DE4435586A1 (de) * 1994-10-05 1996-04-11 Itt Ind Gmbh Deutsche Verfahren zum Planarisieren von Oberflächen integrierter Halbleiterschaltungen
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5705430A (en) * 1995-06-07 1998-01-06 Advanced Micro Devices, Inc. Dual damascene with a sacrificial via fill
US5614765A (en) * 1995-06-07 1997-03-25 Advanced Micro Devices, Inc. Self aligned via dual damascene
US5834159A (en) * 1996-04-22 1998-11-10 Advanced Micro Devices, Inc. Image reversal technique for forming small structures in integrated circuits
US5723358A (en) * 1996-04-29 1998-03-03 Vlsi Technology, Inc. Method of manufacturing amorphous silicon antifuse structures
US5814557A (en) * 1996-05-20 1998-09-29 Motorola, Inc. Method of forming an interconnect structure
KR0184158B1 (ko) * 1996-07-13 1999-04-15 문정환 반도체장치의 자기 정합정 금속 배선 형성 방법
US5789315A (en) * 1996-07-17 1998-08-04 Advanced Micro Devices, Inc. Eliminating metal extrusions by controlling the liner deposition temperature
KR100219508B1 (ko) * 1996-12-30 1999-09-01 윤종용 반도체장치의 금속배선층 형성방법
US5801094A (en) * 1997-02-28 1998-09-01 United Microelectronics Corporation Dual damascene process
US5906911A (en) * 1997-03-28 1999-05-25 International Business Machines Corporation Process of forming a dual damascene structure in a single photoresist film
US5814564A (en) * 1997-05-15 1998-09-29 Vanguard International Semiconductor Corporation Etch back method to planarize an interlayer having a critical HDP-CVD deposition process
US5891799A (en) * 1997-08-18 1999-04-06 Industrial Technology Research Institute Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates
US5877075A (en) * 1997-10-14 1999-03-02 Industrial Technology Research Institute Dual damascene process using single photoresist process
US5882996A (en) * 1997-10-14 1999-03-16 Industrial Technology Research Institute Method of self-aligned dual damascene patterning using developer soluble arc interstitial layer

Also Published As

Publication number Publication date
US6001735A (en) 1999-12-14
FR2778494A1 (fr) 1999-11-12
FR2778494B1 (fr) 2000-06-23
DE19829152A1 (de) 1999-11-18

Similar Documents

Publication Publication Date Title
US5494853A (en) Method to solve holes in passivation by metal layout
US6303272B1 (en) Process for self-alignment of sub-critical contacts to wiring
US5882996A (en) Method of self-aligned dual damascene patterning using developer soluble arc interstitial layer
US5877076A (en) Opposed two-layered photoresist process for dual damascene patterning
US6140238A (en) Self-aligned copper interconnect structure and method of manufacturing same
US5877075A (en) Dual damascene process using single photoresist process
JP3377375B2 (ja) 自己整合メタラジ
JPH0864598A (ja) 金属層をパターンぎめする方法
JPH0613470A (ja) 半導体装置およびその製造方法
JPS59104131A (ja) 半導体装置の製造方法
US5109267A (en) Method for producing an integrated circuit structure with a dense multilayer metallization pattern
KR0179289B1 (ko) 금속배선 형성방법
US5759914A (en) Method for forming interconnection in semiconductor device
JP2000294628A (ja) 半導体装置およびその製造方法
US6465157B1 (en) Dual layer pattern formation method for dual damascene interconnect
JPH11330077A (ja) デュアル・ダマスク技術
US6054389A (en) Method of forming metal conducting pillars
US5966632A (en) Method of forming borderless metal to contact structure
US6737222B2 (en) Dual damascene process utilizing a bi-layer imaging layer
US20020086519A1 (en) Stacked vias and method
US20020090576A1 (en) Dual damascene semiconductor device and method
JPH10223759A (ja) 半導体装置の多層配線形成方法
KR0124638B1 (ko) 반도체장치의 다층배선 형성방법
JP2969109B1 (ja) 二重波型模様プロセスを使用した半導体装置の製造方法
KR100368979B1 (ko) 반도체소자의다층금속배선형성방법