JPH11330084A - バイポ―ラトランジスタ―の製造方法及びその構造 - Google Patents
バイポ―ラトランジスタ―の製造方法及びその構造Info
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- JPH11330084A JPH11330084A JP11067419A JP6741999A JPH11330084A JP H11330084 A JPH11330084 A JP H11330084A JP 11067419 A JP11067419 A JP 11067419A JP 6741999 A JP6741999 A JP 6741999A JP H11330084 A JPH11330084 A JP H11330084A
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Abstract
(57)【要約】 （修正有）
【課題】 エピ層及びアイオソレーション領域形成なし
に優秀な特性を有するバイポ−ラトランシスターの製造
方法及びその構造を提供する。 【解決手段】 第１導電型半導体基板内１００に第２導
電型ウェル領域１０４を形成する段階と、半導体基板を
エッチングしてウェル領域の両側にトレンチを形成する
段階と、トレンチの両側壁に第１絶縁膜１１０を形成す
る段階と、トレンチ下部に高濃度第２導電型埋没層１１
２を形成する段階と、トレンチを導電膜で充填してその
導電膜を埋没層と電気的に接続させる段階と、半導体基
板全面に第２絶縁膜を形成する段階と、マスク層を使用
して半導体基板全面に第１導電型不純物イオンを注入し
て外部ベース領域を形成する段階と、マスク層を使用し
て半導体基板上に素子隔離膜を形成する段階と、マスク
層を除去する段階と、ウェル領域内に真性ベース領域を
形成する段階と、真性ベース領域内にエミッター領域を
形成する段階とを含むことを特徴とする。
に優秀な特性を有するバイポ−ラトランシスターの製造
方法及びその構造を提供する。 【解決手段】 第１導電型半導体基板内１００に第２導
電型ウェル領域１０４を形成する段階と、半導体基板を
エッチングしてウェル領域の両側にトレンチを形成する
段階と、トレンチの両側壁に第１絶縁膜１１０を形成す
る段階と、トレンチ下部に高濃度第２導電型埋没層１１
２を形成する段階と、トレンチを導電膜で充填してその
導電膜を埋没層と電気的に接続させる段階と、半導体基
板全面に第２絶縁膜を形成する段階と、マスク層を使用
して半導体基板全面に第１導電型不純物イオンを注入し
て外部ベース領域を形成する段階と、マスク層を使用し
て半導体基板上に素子隔離膜を形成する段階と、マスク
層を除去する段階と、ウェル領域内に真性ベース領域を
形成する段階と、真性ベース領域内にエミッター領域を
形成する段階とを含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスター（ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）の
製造方法及びその構造に関するものであり、より詳しく
はチップ（ｃｈｉｐ）の大きさを減少させ、工程単価を
減らすバイポ−ラトランジスターの製造方法及びその構
造に関するものである。
ジスター（ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）の
製造方法及びその構造に関するものであり、より詳しく
はチップ（ｃｈｉｐ）の大きさを減少させ、工程単価を
減らすバイポ−ラトランジスターの製造方法及びその構
造に関するものである。
【０００２】
【従来の技術】図１は、従来のバイポーラトランジスタ
ーの構造を示す断面図である。
ーの構造を示す断面図である。
【０００３】図１を参照すると、従来のＳＢＣ（Ｓｔａ
ｎｄａｒｄ Ｂｕｒｉｅｄ Ｃｏｌｌｅｃｔｏｒ）構造
のバイポーラトランジスターは、ｐ-型半導体基板２上
にエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）６が形成
されている。半導体基板２とエピ層６との間にｎ+型埋
没層（ｂｕｒｉｅｄ ｌａｙｅｒ）４が形成され、埋没
層４両側にｐ+型アイソレーション領域（ｉｓｏｌａｔ
ｉｏｎ ｒｅｇｉｏｎ）８が形成されている。エピ層６
上部から埋没層４と接するようにｎ+型シンク層（ｓｉ
ｎｋ ｌａｙｅｒ）１０が形成されている。アイソレー
ション領域８の間のエピ層６内にｐ型ベース領域１２が
形成され、ベース領域１２内にｎ+型エミッター領域１
４が形成されている。エピ層６上に形成された絶縁層１
６を突き抜き、エミッター領域１４及びベース領域１
２、そしてシング層１０と、各々電気的に接続されるよ
うにエミッター電極１８、ベース電極１９、そしてコレ
クタ電極２０が形成されている。
ｎｄａｒｄ Ｂｕｒｉｅｄ Ｃｏｌｌｅｃｔｏｒ）構造
のバイポーラトランジスターは、ｐ-型半導体基板２上
にエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）６が形成
されている。半導体基板２とエピ層６との間にｎ+型埋
没層（ｂｕｒｉｅｄ ｌａｙｅｒ）４が形成され、埋没
層４両側にｐ+型アイソレーション領域（ｉｓｏｌａｔ
ｉｏｎ ｒｅｇｉｏｎ）８が形成されている。エピ層６
上部から埋没層４と接するようにｎ+型シンク層（ｓｉ
ｎｋ ｌａｙｅｒ）１０が形成されている。アイソレー
ション領域８の間のエピ層６内にｐ型ベース領域１２が
形成され、ベース領域１２内にｎ+型エミッター領域１
４が形成されている。エピ層６上に形成された絶縁層１
６を突き抜き、エミッター領域１４及びベース領域１
２、そしてシング層１０と、各々電気的に接続されるよ
うにエミッター電極１８、ベース電極１９、そしてコレ
クタ電極２０が形成されている。
【０００４】上述のようなＳＢＣ構造のバイポーラトラ
ンジスターは、埋没層４を形成させることによってコレ
クタ抵抗を減少させ、低濃度のエピ層６を形成すること
によって、耐圧を増加させる一番理想的な素子として広
く使用されている。
ンジスターは、埋没層４を形成させることによってコレ
クタ抵抗を減少させ、低濃度のエピ層６を形成すること
によって、耐圧を増加させる一番理想的な素子として広
く使用されている。
【０００５】しかし、エピ層６形成による工程単価が増
加される問題及びアイソレーション領域６を別に形成す
ることによって素子の面積が増加される問題点を有す
る。又、シンク層１０の後続熱処理工程による拡散のた
め素子の面積を減少させ難い問題点を有する。
加される問題及びアイソレーション領域６を別に形成す
ることによって素子の面積が増加される問題点を有す
る。又、シンク層１０の後続熱処理工程による拡散のた
め素子の面積を減少させ難い問題点を有する。
【０００６】図２は、従来のバイポーラトランジスター
の構造を示す断面図である。
の構造を示す断面図である。
【０００７】図２において、従来のトリプル拡散（ｔｒ
ｉｐｌｅ ｄｉｆｆｕｓｉｏｎ）構造のバイポーラトラ
ンジスターは、ｐ-型半導体基板２２内にｎ型コレクタ
領域２４が形成され、コレクタ領域２４内にｐ型ベース
領域２６が形成されている。ベース領域２６内にｎ+型
エミッター領域２８ａが形成され、ベース領域２６外部
のコレクタ領域２４内にｎ+型コレクタコンタクト領域
２８ｂが形成されている。半導体基板２２上に形成され
た絶縁層３０を突き抜いて、エミッター領域２８ａ及び
ベース領域２６、そしてコレクタコンタクト領域２８ｂ
と各々電気的に接続されるようにエミッター電極３２、
ベース電極３３、そしてコレクタ電極３４が形成されて
いる。
ｉｐｌｅ ｄｉｆｆｕｓｉｏｎ）構造のバイポーラトラ
ンジスターは、ｐ-型半導体基板２２内にｎ型コレクタ
領域２４が形成され、コレクタ領域２４内にｐ型ベース
領域２６が形成されている。ベース領域２６内にｎ+型
エミッター領域２８ａが形成され、ベース領域２６外部
のコレクタ領域２４内にｎ+型コレクタコンタクト領域
２８ｂが形成されている。半導体基板２２上に形成され
た絶縁層３０を突き抜いて、エミッター領域２８ａ及び
ベース領域２６、そしてコレクタコンタクト領域２８ｂ
と各々電気的に接続されるようにエミッター電極３２、
ベース電極３３、そしてコレクタ電極３４が形成されて
いる。
【０００８】上述のようなトリプル拡散構造のバイポー
ラトランジスターは、エピ層を形成する必要がなく、ア
イソレーションが別に要求されないため、工程単価が比
較的やすく、素子の大きさが比較的小さい長所を有す
る。
ラトランジスターは、エピ層を形成する必要がなく、ア
イソレーションが別に要求されないため、工程単価が比
較的やすく、素子の大きさが比較的小さい長所を有す
る。
【０００９】
【発明が解決しようとする課題】しかし、コレクタ抵抗
を減少させるため、イオン注入量を増加させると、ベー
ス領域２６及びエミッター領域２８ａを形成すし難い、
耐圧が小さくなる問題点が発生される。反対に、イオン
注入量を減少させると、コレクタ抵抗が増加される問題
点が発生される。
を減少させるため、イオン注入量を増加させると、ベー
ス領域２６及びエミッター領域２８ａを形成すし難い、
耐圧が小さくなる問題点が発生される。反対に、イオン
注入量を減少させると、コレクタ抵抗が増加される問題
点が発生される。
【００１０】本発明の目的は、上述の諸般問題点を解決
するため提案されたものとして、エピ層及びアイオソレ
ーション領域形成なしに優れた特性を有するバイポーラ
トランシスターの製造方法及びその構造を提供すること
である。
するため提案されたものとして、エピ層及びアイオソレ
ーション領域形成なしに優れた特性を有するバイポーラ
トランシスターの製造方法及びその構造を提供すること
である。
【００１１】本発明の他の目的は、素子の大きさを減少
させることができ、工程単価を減らすことができるバイ
ポーラトランジスターの製造方法及びその構造を提供す
ることである。
させることができ、工程単価を減らすことができるバイ
ポーラトランジスターの製造方法及びその構造を提供す
ることである。
【００１２】
【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、バイポーラトランジスターの製造
方法は、第１導電型半導体基板内に第２導電型ウェル領
域を形成する段階と、半導体基板をエッチングしてウェ
ル領域の両側にトレンチを形成する段階と、トレンチの
両側壁に第１絶縁膜を形成する段階と、トレンチ下部に
第２導電型不純物イオンを注入してトレンチ下部に高濃
度第２導電型埋没層を形成する段階と、トレンチを導電
膜で充填して（ｆｉｌｉｎｇ）その導電膜を埋没層と電
気的に接続させる段階と、半導体基板全面に第２絶縁膜
を形成する段階と、第２絶縁膜上にウェル領域の中心部
（この場合、中心部とは半導体基板を平面視したときの
ウェル領域の中心領域を示す。）が覆われるように形成
されたマスク層を使用して半導体基板全面に第１導電型
不純物イオンを注入して外部ベース領域（extrinsic ba
se region）を形成する段階と、マスク層を使用して半
導体基板上にＬＯＣＯＳ（Local Oxidation of Silico
n）素子隔離膜を形成する段階と、マスク層を除去する
段階と、素子隔離膜をマスクとして使用して第１導電型
不純物イオンを注入してウェル領域内に真性ベース領域
を形成する段階と、素子隔離膜をマスクとして使用して
第２導電型不純物イオンを注入して真性ベース領域内に
エミッター領域を形成する段階とを含む。
めの本発明によると、バイポーラトランジスターの製造
方法は、第１導電型半導体基板内に第２導電型ウェル領
域を形成する段階と、半導体基板をエッチングしてウェ
ル領域の両側にトレンチを形成する段階と、トレンチの
両側壁に第１絶縁膜を形成する段階と、トレンチ下部に
第２導電型不純物イオンを注入してトレンチ下部に高濃
度第２導電型埋没層を形成する段階と、トレンチを導電
膜で充填して（ｆｉｌｉｎｇ）その導電膜を埋没層と電
気的に接続させる段階と、半導体基板全面に第２絶縁膜
を形成する段階と、第２絶縁膜上にウェル領域の中心部
（この場合、中心部とは半導体基板を平面視したときの
ウェル領域の中心領域を示す。）が覆われるように形成
されたマスク層を使用して半導体基板全面に第１導電型
不純物イオンを注入して外部ベース領域（extrinsic ba
se region）を形成する段階と、マスク層を使用して半
導体基板上にＬＯＣＯＳ（Local Oxidation of Silico
n）素子隔離膜を形成する段階と、マスク層を除去する
段階と、素子隔離膜をマスクとして使用して第１導電型
不純物イオンを注入してウェル領域内に真性ベース領域
を形成する段階と、素子隔離膜をマスクとして使用して
第２導電型不純物イオンを注入して真性ベース領域内に
エミッター領域を形成する段階とを含む。
【００１３】この方法の望ましい実施形態において、第
１及び第２絶縁膜は、熱酸化膜である。
１及び第２絶縁膜は、熱酸化膜である。
【００１４】この方法の望ましい実施形態において、第
１絶縁膜は、１０００〜２０００Å範囲内に形成され
る。
１絶縁膜は、１０００〜２０００Å範囲内に形成され
る。
【００１５】この方法の望ましい実施形態において、導
電膜は、導電型ポリシリコン膜である。
電膜は、導電型ポリシリコン膜である。
【００１６】この方法の望ましい実施形態において、ト
レンチを導電膜で充填する段階は、トレンチを含んで第
１絶縁膜上にポリシリコン膜を形成する段階と、ポリシ
リコン膜を不純物イオンにドーピングさせる段階と、ド
ーピングされたポリシリコン膜をエッチングしてトレン
チ内にトレンチ内に導電膜を形成する段階とを含む。
レンチを導電膜で充填する段階は、トレンチを含んで第
１絶縁膜上にポリシリコン膜を形成する段階と、ポリシ
リコン膜を不純物イオンにドーピングさせる段階と、ド
ーピングされたポリシリコン膜をエッチングしてトレン
チ内にトレンチ内に導電膜を形成する段階とを含む。
【００１７】この方法の望ましい実施形態において、ト
レンチに充填された導電膜は、シンク層（コレクタ層）
として作用する。
レンチに充填された導電膜は、シンク層（コレクタ層）
として作用する。
【００１８】上述の目的を達成するための本発明による
と、バイポーラトランジスターは、第１導電型半導体基
板と、半導体基板内に形成された第２導電型ウェル領域
と、半導体基板内にウェル領域の両側に形成されたアイ
ソレーショントレンチと、アイソレーショントレンチ
は、トレンチの両側壁に形成された絶縁膜及びトレンチ
に充填された導電膜を含み、２つの隣接するアイソレー
ショントレンチの各下部を覆う２つの領域に形成され、
ウェル領域と接するように形成された高濃度第２導電型
埋没層と、２つの領域は、相互電気的に連結されるよう
に形成され、隣接するアイソレーショントレンチの各々
の一側に、ウェル領域内に形成された外部ベース領域と
外部ベース領域との間に、そしてウェル領域内の形成さ
れた真性ベース領域と、真性ベース領域上に形成された
エミッター領域とを含む。
と、バイポーラトランジスターは、第１導電型半導体基
板と、半導体基板内に形成された第２導電型ウェル領域
と、半導体基板内にウェル領域の両側に形成されたアイ
ソレーショントレンチと、アイソレーショントレンチ
は、トレンチの両側壁に形成された絶縁膜及びトレンチ
に充填された導電膜を含み、２つの隣接するアイソレー
ショントレンチの各下部を覆う２つの領域に形成され、
ウェル領域と接するように形成された高濃度第２導電型
埋没層と、２つの領域は、相互電気的に連結されるよう
に形成され、隣接するアイソレーショントレンチの各々
の一側に、ウェル領域内に形成された外部ベース領域と
外部ベース領域との間に、そしてウェル領域内の形成さ
れた真性ベース領域と、真性ベース領域上に形成された
エミッター領域とを含む。
【００１９】この方法の望ましい実施形態において、絶
縁膜は、熱酸化膜である。
縁膜は、熱酸化膜である。
【００２０】この方法の望ましい実施形態において、絶
縁膜は、１０００〜２０００Å範囲内に形成される。
縁膜は、１０００〜２０００Å範囲内に形成される。
【００２１】この方法の望ましい実施形態において、導
電膜は、導電型ポリシリコン膜及びドーピングされたポ
リシリコン膜のいずれかである。
電膜は、導電型ポリシリコン膜及びドーピングされたポ
リシリコン膜のいずれかである。
【００２２】この方法の望ましい実施形態において、導
電膜は、シンク層（コレクタ層）として作用する。
電膜は、シンク層（コレクタ層）として作用する。
【００２３】この方法の望ましい実施形態において、埋
没層は、ウェル領域の一部とオーバーラップされる。
没層は、ウェル領域の一部とオーバーラップされる。
【００２４】図１０を参照すると、本発明の実施形態に
よる新規したバイポーラトランジスターの製造方法及び
その構造は、第１導電型半導体基板内に第２導電型ウェ
ル領域を形成し、ウェル両側にアイソレーショントレン
チを形成する。このとき、アイソレーショントレンチ下
部の半導体基板内に高濃度第２導電型埋没層を形成させ
る。埋没層は、隣接なアイソレーショントレンチ下部に
形成された埋没層と連結され、ウェル領域と少なくとも
接するように形成される。アイソレーショントレンチの
間の半導体基板の表面層に形成された窒化膜パターンを
マスクとして使用して半導体基板内に外部ベース領域及
びＬＯＣＯＳ素子隔離膜を順序に形成する。素子隔離膜
をマスクとして使用してウェル領域内に真性ベース領域
を形成し、真性ベース領域内にエミッター領域を形成す
る。このような半導体装置及びその製造方法によって、
埋没層形成手段として使用され、シンク層（コレクタ
層）機能を有するアイソレーショントレンチを形成する
ことによって工程単価を減らすことができ、素子の面積
を減らすことができ、コレクタ抵抗を減少させることが
できる。又、外部ベース領域及び真性ベース領域、そし
てエミッター領域を自己整列させることができ、という
わけで、工程変動（variation）を減らすことができ
る。
よる新規したバイポーラトランジスターの製造方法及び
その構造は、第１導電型半導体基板内に第２導電型ウェ
ル領域を形成し、ウェル両側にアイソレーショントレン
チを形成する。このとき、アイソレーショントレンチ下
部の半導体基板内に高濃度第２導電型埋没層を形成させ
る。埋没層は、隣接なアイソレーショントレンチ下部に
形成された埋没層と連結され、ウェル領域と少なくとも
接するように形成される。アイソレーショントレンチの
間の半導体基板の表面層に形成された窒化膜パターンを
マスクとして使用して半導体基板内に外部ベース領域及
びＬＯＣＯＳ素子隔離膜を順序に形成する。素子隔離膜
をマスクとして使用してウェル領域内に真性ベース領域
を形成し、真性ベース領域内にエミッター領域を形成す
る。このような半導体装置及びその製造方法によって、
埋没層形成手段として使用され、シンク層（コレクタ
層）機能を有するアイソレーショントレンチを形成する
ことによって工程単価を減らすことができ、素子の面積
を減らすことができ、コレクタ抵抗を減少させることが
できる。又、外部ベース領域及び真性ベース領域、そし
てエミッター領域を自己整列させることができ、という
わけで、工程変動（variation）を減らすことができ
る。
【００２５】
【発明の実施の形態】以下、図３乃至図１３を参照し
て、本発明の実施形態を詳細に説明する。
て、本発明の実施形態を詳細に説明する。
【００２６】図３乃至図９は、本発明の実施形態による
バイポーラトランジスターの製造方法を順次的に示す断
面図である。ここでは、ｎｐｎトランジスターを例を挙
げて説明する。
バイポーラトランジスターの製造方法を順次的に示す断
面図である。ここでは、ｎｐｎトランジスターを例を挙
げて説明する。
【００２７】図３を参照すると、本発明の実施形態によ
るバイポーラトランジスターの製造方法は、先ずｐ型半
導体基板１００上に絶縁膜、例えば熱酸化膜１０２を形
成する。熱酸化膜１０２は、約１０００Å程度の厚さを
有するように形成される。熱酸化膜１０２上にウェル形
成領域が露出されるようにフォトレジスト膜パターン１
０３を形成する。フォトレジスト膜パターン１０３をマ
スクとして使用して露出部位の熱酸化膜１０２の一部、
例えば５００Å厚さ分程度をエッチングする。これは後
続工程の基板整列のため行われる。
るバイポーラトランジスターの製造方法は、先ずｐ型半
導体基板１００上に絶縁膜、例えば熱酸化膜１０２を形
成する。熱酸化膜１０２は、約１０００Å程度の厚さを
有するように形成される。熱酸化膜１０２上にウェル形
成領域が露出されるようにフォトレジスト膜パターン１
０３を形成する。フォトレジスト膜パターン１０３をマ
スクとして使用して露出部位の熱酸化膜１０２の一部、
例えば５００Å厚さ分程度をエッチングする。これは後
続工程の基板整列のため行われる。
【００２８】フォトレジスト膜パターン１０３をマスク
として使用してｎ型不純物イオンを注入し拡散させて半
導体基板１００内にｎ型ウェル領域１０４を形成する。
として使用してｎ型不純物イオンを注入し拡散させて半
導体基板１００内にｎ型ウェル領域１０４を形成する。
【００２９】ｎ型ウェル領域１０４を形成するためのイ
オン注入工程は、望ましくは、Ｐ（Ｐｈｏｓｐｈｏｒｏ
ｕｓ）イオン、１．５ x １０13［ｃｍ-2］のイオン注
入量、そして１８０ｋｅＶのイオン注入エネルギ−の条
件に行われる。拡散工程は、望ましくは１２００℃、１
５０分、そして窒素Ｎ2雰囲気の条件に行われる。
オン注入工程は、望ましくは、Ｐ（Ｐｈｏｓｐｈｏｒｏ
ｕｓ）イオン、１．５ x １０13［ｃｍ-2］のイオン注
入量、そして１８０ｋｅＶのイオン注入エネルギ−の条
件に行われる。拡散工程は、望ましくは１２００℃、１
５０分、そして窒素Ｎ2雰囲気の条件に行われる。
【００３０】図４において、フォトレジスト膜パターン
１０３及び熱酸化膜１０２を除去した後、半導体基板１
００上に絶縁層１０６を形成する。絶縁層１０６上にト
レンチ形成領域が露出されるようにフォトレジスト膜パ
ターン１０７を形成し、これをマスクとして使用して絶
縁層１０６をエッチングする。
１０３及び熱酸化膜１０２を除去した後、半導体基板１
００上に絶縁層１０６を形成する。絶縁層１０６上にト
レンチ形成領域が露出されるようにフォトレジスト膜パ
ターン１０７を形成し、これをマスクとして使用して絶
縁層１０６をエッチングする。
【００３１】図５を参照すると、フォトレジスト膜パタ
−ン１０７を除去した後、絶縁層１０６をマスクとして
使用して半導体基板１００をエッチングする。そうする
と、ウェル領域１０４の両側にトレンチ１０８が形成さ
れる。トレンチ１０８は、望ましく約２μｍの幅を有
し、約７μmの深さを有するように形成される。又トレ
ンチ１０８とトレンチ１０８との間の距離は、約６μm
になるように形成される。トレンチ１０８の内壁に絶縁
膜、例えば熱酸化膜１１０を形成する。熱酸化膜１１０
は、約１０００−２０００Å範囲内に形成される。
−ン１０７を除去した後、絶縁層１０６をマスクとして
使用して半導体基板１００をエッチングする。そうする
と、ウェル領域１０４の両側にトレンチ１０８が形成さ
れる。トレンチ１０８は、望ましく約２μｍの幅を有
し、約７μmの深さを有するように形成される。又トレ
ンチ１０８とトレンチ１０８との間の距離は、約６μm
になるように形成される。トレンチ１０８の内壁に絶縁
膜、例えば熱酸化膜１１０を形成する。熱酸化膜１１０
は、約１０００−２０００Å範囲内に形成される。
【００３２】トレンチ１０８下部の熱酸化膜１１０を例
えば、異方性エッチングに除去する。
えば、異方性エッチングに除去する。
【００３３】図６において、トレンチ１０８下部にｎ型
不純物イオンを注入した後、拡散させてトレンチ１０８
下部の半導体基板１００内に高濃度ｎ型埋没層１１２を
形成する。埋没層１１２形成のための注入工程は、望ま
しくは、Ｐイオン、５ x １０14［ｃｍ-2］のイオン注
入量、そして１８０ｋｅＶのイオン注入エネルギーの条
件に行われる。拡散工程は、望ましく１２００℃、１５
０分、そして窒素Ｎ２雰囲気の条件に行われる。トレン
チ１０８を導電膜１１４で充填させてアイソレーション
トレンチ１１５を形成する。導電膜１１４は、例えばｎ
型ポリシリコン膜、又はｎ型にドーピングされたポリシ
リコン膜である。より詳しくは、トレンチ１０８を含ん
で半導体基板１００上にｎ型ポリシリコン膜を形成した
後、これを平坦化エッチング−例えばＣＭＰ（Ｃｈｅｍ
ｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）
−する。又はトレンチ１０８を含んで半導体基板１００
上にポリシリコン膜を形成した後、これをｎ型不純物イ
オンにドーピングさせ、ドーピングされたポリシリコン
膜を平坦化エッチング−例えば、ＣＭＰ−する。
不純物イオンを注入した後、拡散させてトレンチ１０８
下部の半導体基板１００内に高濃度ｎ型埋没層１１２を
形成する。埋没層１１２形成のための注入工程は、望ま
しくは、Ｐイオン、５ x １０14［ｃｍ-2］のイオン注
入量、そして１８０ｋｅＶのイオン注入エネルギーの条
件に行われる。拡散工程は、望ましく１２００℃、１５
０分、そして窒素Ｎ２雰囲気の条件に行われる。トレン
チ１０８を導電膜１１４で充填させてアイソレーション
トレンチ１１５を形成する。導電膜１１４は、例えばｎ
型ポリシリコン膜、又はｎ型にドーピングされたポリシ
リコン膜である。より詳しくは、トレンチ１０８を含ん
で半導体基板１００上にｎ型ポリシリコン膜を形成した
後、これを平坦化エッチング−例えばＣＭＰ（Ｃｈｅｍ
ｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）
−する。又はトレンチ１０８を含んで半導体基板１００
上にポリシリコン膜を形成した後、これをｎ型不純物イ
オンにドーピングさせ、ドーピングされたポリシリコン
膜を平坦化エッチング−例えば、ＣＭＰ−する。
【００３４】トレンチ１０８に充填された導電膜１１４
は、埋没層１１２と電気的に接続され、従来ＳＢＣ構造
のトランジスターのシンク層、即ちコレクタ層として作
用する。従来シンク層（コレクタ層）の不純物イオンが
後続熱処理工程によって基板１００の両側に拡散される
反面、本発明は、トレンチ１０８両側壁に形成された熱
酸化膜１１０によって不純物イオンの拡散が抑制される
ため素子の大きさを小さくすることができる。
は、埋没層１１２と電気的に接続され、従来ＳＢＣ構造
のトランジスターのシンク層、即ちコレクタ層として作
用する。従来シンク層（コレクタ層）の不純物イオンが
後続熱処理工程によって基板１００の両側に拡散される
反面、本発明は、トレンチ１０８両側壁に形成された熱
酸化膜１１０によって不純物イオンの拡散が抑制される
ため素子の大きさを小さくすることができる。
【００３５】半導体基板１００全面に絶縁膜、例えば熱
酸化膜１１６を形成する。
酸化膜１１６を形成する。
【００３６】図７を参照すると、熱酸化膜１１６上にマ
スク層（ｍａｓｋ ｌａｙｅｒ）、ここでは窒化膜１１
８を形成した後、アクチブ領域が覆われるようにフォト
レジスト膜パターン１１９を形成する。即ち、ウェル領
域１０４の中心部が覆われるようにフォトレジスト膜パ
ターン１１９を形成する。フォトレジスト膜パターン１
１９をマスクとして使用して窒化膜１１８をエッチング
する。フォトレジスト膜パターン１１９及び窒化膜１１
８をマスクとして使用して半導体基板１００全面にｐ型
不純物イオンを注入する。フォトレジスト膜パターン１
１９を除去した後、ｐ型不純物イオンを拡散させて半導
体基板１００内に、特にウェル領域１０４内に外部ベー
ス領域１２０を形成する。窒化膜１１８は、後続ＬＯＣ
ＯＳ工程のため、形成されたものとして、先ず外部ベー
ス領域１２０が自己整列に形成されるようにする。
スク層（ｍａｓｋ ｌａｙｅｒ）、ここでは窒化膜１１
８を形成した後、アクチブ領域が覆われるようにフォト
レジスト膜パターン１１９を形成する。即ち、ウェル領
域１０４の中心部が覆われるようにフォトレジスト膜パ
ターン１１９を形成する。フォトレジスト膜パターン１
１９をマスクとして使用して窒化膜１１８をエッチング
する。フォトレジスト膜パターン１１９及び窒化膜１１
８をマスクとして使用して半導体基板１００全面にｐ型
不純物イオンを注入する。フォトレジスト膜パターン１
１９を除去した後、ｐ型不純物イオンを拡散させて半導
体基板１００内に、特にウェル領域１０４内に外部ベー
ス領域１２０を形成する。窒化膜１１８は、後続ＬＯＣ
ＯＳ工程のため、形成されたものとして、先ず外部ベー
ス領域１２０が自己整列に形成されるようにする。
【００３７】図８において、窒化膜１１８をマスクとし
て使用して熱酸化工程を行い、即ちＬＯＣＯＳ工程を行
って素子隔離膜１２２を形成する。窒化膜１１８を除去
する。
て使用して熱酸化工程を行い、即ちＬＯＣＯＳ工程を行
って素子隔離膜１２２を形成する。窒化膜１１８を除去
する。
【００３８】最後に、素子隔離膜１２２をマスクとして
使用してｐ型不純物イオンを注入し、これを拡散させ
て、外部ベース領域１２０の間に真性ベース領域１２４
を形成する。このように、真性ベース領域１２４は、フ
ォトリソグラフィ工程なしに自己整列に形成される。同
じように、素子隔離膜１２２をマスクとして使用してｎ
型不純物イオンを注入し、これを拡散させて真性ベース
領域１２４内にエミッター領域１２６を形成すると、図
９に図示されたように、ｎｐｎ型バイポーラトランジス
ターが形成される。
使用してｐ型不純物イオンを注入し、これを拡散させ
て、外部ベース領域１２０の間に真性ベース領域１２４
を形成する。このように、真性ベース領域１２４は、フ
ォトリソグラフィ工程なしに自己整列に形成される。同
じように、素子隔離膜１２２をマスクとして使用してｎ
型不純物イオンを注入し、これを拡散させて真性ベース
領域１２４内にエミッター領域１２６を形成すると、図
９に図示されたように、ｎｐｎ型バイポーラトランジス
ターが形成される。
【００３９】後続工程として、そして隔離膜１２２を含
んで半導体基板１００上に絶縁層１２８を形成する。こ
の分野でよく知られたフォトリソグラフィ工程を通して
絶縁層１２８及び熱酸化膜１１６を突き抜いてエミッタ
ー領域１２６と電気的に接続されるように金属パターン
１２９、即ちエミッター電極を形成する。又、絶縁層１
２８及び素子隔離膜１２２を突き抜いて導電膜１１４を
通して埋没層１１２と電気的に接続されるように金属パ
ターン１３０、即ちコレクタ電極を形成する。
んで半導体基板１００上に絶縁層１２８を形成する。こ
の分野でよく知られたフォトリソグラフィ工程を通して
絶縁層１２８及び熱酸化膜１１６を突き抜いてエミッタ
ー領域１２６と電気的に接続されるように金属パターン
１２９、即ちエミッター電極を形成する。又、絶縁層１
２８及び素子隔離膜１２２を突き抜いて導電膜１１４を
通して埋没層１１２と電気的に接続されるように金属パ
ターン１３０、即ちコレクタ電極を形成する。
【００４０】上述のような本発明の実施形態によるバイ
ポーラトランジスターの製造方法によると、従来ＳＢＣ
構造のバイポ−ラトランジスターの製造方法に比べて全
体のフォトリソグラフィ工程数が小さくなるようにな
る。これを次の表１に比較して示した。
ポーラトランジスターの製造方法によると、従来ＳＢＣ
構造のバイポ−ラトランジスターの製造方法に比べて全
体のフォトリソグラフィ工程数が小さくなるようにな
る。これを次の表１に比較して示した。
【表１】
【００４１】表１に示したように、従来ＳＢＣ構造のバ
イポーラトランジスターの製造方法が１０回のフォトリ
ソグラフィ工程が使用される反面、本発明は７回のフォ
トリソフラフィ工程が使用される。又、本発明の実施形
態のようにｎｐｎ型バイポ−ラトランジスターの場合は
エミッターフォトリソグラフィ工程が必要ではないた
め、合計６回のフォトリソグラフィ工程が使用される。
イポーラトランジスターの製造方法が１０回のフォトリ
ソグラフィ工程が使用される反面、本発明は７回のフォ
トリソフラフィ工程が使用される。又、本発明の実施形
態のようにｎｐｎ型バイポ−ラトランジスターの場合は
エミッターフォトリソグラフィ工程が必要ではないた
め、合計６回のフォトリソグラフィ工程が使用される。
【００４２】本発明は、従来のエピ層形成の代わりにア
イソレーショントレンチ１１５形成工程が追加された
が、これはエピ層より工程単価が安い。そして、アイソ
レーショントレンチ１１５は、従来アイソレーション領
域及びシンク層を代わることによってそのほど素子の面
積を減らし、コレクタの抵抗を小さくする長所と有す
る。
イソレーショントレンチ１１５形成工程が追加された
が、これはエピ層より工程単価が安い。そして、アイソ
レーショントレンチ１１５は、従来アイソレーション領
域及びシンク層を代わることによってそのほど素子の面
積を減らし、コレクタの抵抗を小さくする長所と有す
る。
【００４３】本発明において、外部ベース領域１２０、
真性ベース領域１２４、そしてエミッター領域１２６
（ｎｐｎの場合）全部は、自己整列（ｓｅｌｆ−ａｌｉ
ｇｎ）に形成されるため、従来外部ベースフォト、真性
ベースフォト、そしてエミッターフォトは必要ではな
い。
真性ベース領域１２４、そしてエミッター領域１２６
（ｎｐｎの場合）全部は、自己整列（ｓｅｌｆ−ａｌｉ
ｇｎ）に形成されるため、従来外部ベースフォト、真性
ベースフォト、そしてエミッターフォトは必要ではな
い。
【００４４】図１０は、本発明の実施形態によるバイポ
ーラトランジスターの構造を示す断面図である。
ーラトランジスターの構造を示す断面図である。
【００４５】図１０を参照すると、上述の本発明の実施
形態によるバイポーラトランジスターの製造方法によっ
て形成されたｎｐｎトランジスターは、ｐ型半導体基板
１００内に形成されたｎ型ウェル領域１０４を含み、半
導体基板１００内にウェル領域１０４の両側に形成され
たアイソレーショントレンチ１１５を含む。アイソレー
ショントレンチ１１５は、トレンチ１０８両側壁に形成
された絶縁膜、例えば熱酸化膜１１０及びトレンチ１０
８に充填された導電膜１１４を含む。熱酸化膜１１０
は、１０００−２０００Ａ範囲内に形成される。導電膜
１１４は、ｎ型ポリシリコン膜、又はｎ型にドーピング
されたポリシリコン膜である。
形態によるバイポーラトランジスターの製造方法によっ
て形成されたｎｐｎトランジスターは、ｐ型半導体基板
１００内に形成されたｎ型ウェル領域１０４を含み、半
導体基板１００内にウェル領域１０４の両側に形成され
たアイソレーショントレンチ１１５を含む。アイソレー
ショントレンチ１１５は、トレンチ１０８両側壁に形成
された絶縁膜、例えば熱酸化膜１１０及びトレンチ１０
８に充填された導電膜１１４を含む。熱酸化膜１１０
は、１０００−２０００Ａ範囲内に形成される。導電膜
１１４は、ｎ型ポリシリコン膜、又はｎ型にドーピング
されたポリシリコン膜である。
【００４６】アイソレーショントレンチ１１５の導電膜
１１４は、従来のシンク層（コレクタ層）機能を有し、
というわけでコレクタ抵抗を低減させることになる。
１１４は、従来のシンク層（コレクタ層）機能を有し、
というわけでコレクタ抵抗を低減させることになる。
【００４７】ｎｐｎ型トランジスターは、アイソレーシ
ョントレンチ１１５の下部を覆うように形成された高濃
度ｎ型埋没層１１２を含む。埋没層１１２は、２つの隣
接するアイソレーショントレンチの各下部を覆う２つの
領域で形成されている。この２つの領域は、相互電気的
に連結されるように形成されている。又２つの領域は、
ウェル領域１０４と接するように形成されたり、その一
部がオーバーラップされるように形成されている。
ョントレンチ１１５の下部を覆うように形成された高濃
度ｎ型埋没層１１２を含む。埋没層１１２は、２つの隣
接するアイソレーショントレンチの各下部を覆う２つの
領域で形成されている。この２つの領域は、相互電気的
に連結されるように形成されている。又２つの領域は、
ウェル領域１０４と接するように形成されたり、その一
部がオーバーラップされるように形成されている。
【００４８】２つの領域を相互電気的に連結させるた
め、トレンチ１０８は、望ましく約２μmの幅を有し、
約７μmの深さを有する。又、トレンチ１０８とトレン
チ１０８との間の距離は、約６μmである。そして埋没
層１１２は、５ x １０14［ｃｍ-2］のイオン注入量の
Ｐイオンを１８０ｋｅＶのエネルギーに注入させた後、
窒素雰囲気で１２００℃、１５０分間拡散させて形成さ
れる。
め、トレンチ１０８は、望ましく約２μmの幅を有し、
約７μmの深さを有する。又、トレンチ１０８とトレン
チ１０８との間の距離は、約６μmである。そして埋没
層１１２は、５ x １０14［ｃｍ-2］のイオン注入量の
Ｐイオンを１８０ｋｅＶのエネルギーに注入させた後、
窒素雰囲気で１２００℃、１５０分間拡散させて形成さ
れる。
【００４９】２つの領域がウェル領域１０４とオーバー
ラップされるため、ウェル領域１０４は、望ましくは、
１．５ x １０13［ｃｍ-2］のイオン注入量のＰイオン
を１８０ｋｅＶのエネルギーにイオン注入させた後、窒
素雰囲気で１２００℃、１５０分間拡散させて形成され
る。
ラップされるため、ウェル領域１０４は、望ましくは、
１．５ x １０13［ｃｍ-2］のイオン注入量のＰイオン
を１８０ｋｅＶのエネルギーにイオン注入させた後、窒
素雰囲気で１２００℃、１５０分間拡散させて形成され
る。
【００５０】ｎｐｎトランジスターは、隣接するアイソ
レーショントレンチ１１５各々の一側に、そしてウェル
領域１０４内に形成された外部ベース領域１２０及び外
部ベース領域１２０との間に、そしてウェル領域１０４
内に形成された真性ベース領域１２４を含む。真性ベー
ス領域１２４上に形成されたエミッター領域１２６を含
む。
レーショントレンチ１１５各々の一側に、そしてウェル
領域１０４内に形成された外部ベース領域１２０及び外
部ベース領域１２０との間に、そしてウェル領域１０４
内に形成された真性ベース領域１２４を含む。真性ベー
ス領域１２４上に形成されたエミッター領域１２６を含
む。
【００５１】ｎｐｎトランジスターは、アイソレーショ
ントレンチ１１５を含んで半導体基板１１０上に形成さ
れたＬＯＣＯＳ素子隔離膜１２２及び素子隔離膜１２２
を含んで半導体基板１００上に形成された絶縁層１２８
を含む。エミッター領域１２６及びアイソレーショント
レンチ１１５を通して埋没層１１２と電気的に接続され
るように形成された金属パターン１２９、１３０、即ち
エミッター電極及びコレクタ電極を含む。
ントレンチ１１５を含んで半導体基板１１０上に形成さ
れたＬＯＣＯＳ素子隔離膜１２２及び素子隔離膜１２２
を含んで半導体基板１００上に形成された絶縁層１２８
を含む。エミッター領域１２６及びアイソレーショント
レンチ１１５を通して埋没層１１２と電気的に接続され
るように形成された金属パターン１２９、１３０、即ち
エミッター電極及びコレクタ電極を含む。
【００５２】参照番号１４０は、コレクタ電流の流れを
示す。
示す。
【００５３】図１１は、本発明によるｎｐｎバイポ−ラ
トランジスターのグメル（Ｇｕｍｍｅｌ）プロット（ｐ
ｌｏｔ）を示したグラフである。参照番号１４１は、コ
レクタ電流を示し、参照番号１４２は、ベース電流を示
す。
トランジスターのグメル（Ｇｕｍｍｅｌ）プロット（ｐ
ｌｏｔ）を示したグラフである。参照番号１４１は、コ
レクタ電流を示し、参照番号１４２は、ベース電流を示
す。
【００５４】図１２は、本発明によるバイポ−ラトラン
ジスターのコレクタ電流による電流増幅率（ｃｕｒｒｅ
ｎｔ ｇａｉｎ）ｈＦＥを示したグラフである。
ジスターのコレクタ電流による電流増幅率（ｃｕｒｒｅ
ｎｔ ｇａｉｎ）ｈＦＥを示したグラフである。
【００５５】図１３は、本発明によるバイポーラトラン
ジスターのＩ−Ｖ曲線、即ちベース電流が１μＡ、２μ
Ａ、３μＡ、そして４μＡに、各々変わるとき、コレク
タバイアスに対するコレクタ電流の変化を示すグラフで
ある。
ジスターのＩ−Ｖ曲線、即ちベース電流が１μＡ、２μ
Ａ、３μＡ、そして４μＡに、各々変わるとき、コレク
タバイアスに対するコレクタ電流の変化を示すグラフで
ある。
【００５６】データは、ＳＩＬＶＡＬＯ社のシミユレー
タ（ｓｉｍｕｌａｔｏｒ）であるアトラス（ＡＴＬＡ
Ｓ）を利用して検証したことである。
タ（ｓｉｍｕｌａｔｏｒ）であるアトラス（ＡＴＬＡ
Ｓ）を利用して検証したことである。
【００５７】
【発明の効果】本発明は、従来バイポーラトランジスタ
ーの埋没層形成のためエピ層を形成すべき問題点、シン
ク層の拡散による素子面積が増加される問題点及び別の
アイソレーションを形成することによって素子の大きさ
が増加される問題点を解決したことである。
ーの埋没層形成のためエピ層を形成すべき問題点、シン
ク層の拡散による素子面積が増加される問題点及び別の
アイソレーションを形成することによって素子の大きさ
が増加される問題点を解決したことである。
【００５８】即ち、アイソレーショントレンチを形成す
ることによって、エピ層を形成しなくても埋没層が形成
でき、アイソレーションを別に形成できないことによっ
て、工程単価を減少させることができる効果がある。ア
イソレーショントレンチ内の導電膜をシンク層に使用す
ることによって素子面積の増加が防止でき、コレクタ抵
抗を減少させることができる効果がある。
ることによって、エピ層を形成しなくても埋没層が形成
でき、アイソレーションを別に形成できないことによっ
て、工程単価を減少させることができる効果がある。ア
イソレーショントレンチ内の導電膜をシンク層に使用す
ることによって素子面積の増加が防止でき、コレクタ抵
抗を減少させることができる効果がある。
【００５９】又、外部ベース領域及び真性ベース領域、
そしてエミッタ領域を自己整列せきることができ、とい
うわけで工程変動を減らすことができる効果がある。
そしてエミッタ領域を自己整列せきることができ、とい
うわけで工程変動を減らすことができる効果がある。
【図１】 従来のバイポーラトランジスターの構造を示
す断面図である。
す断面図である。
【図２】 従来の他のバイポーラトランジスターの構造
を示す断面図である。
を示す断面図である。
【図３】 本発明の実施形態によるバイポーラトランジ
スターの製造方法において、第１導電型半導体基板内に
第２導電型ウェル領域を形成した段階を示すバイポーラ
トランジスターの構造の断面図である。
スターの製造方法において、第１導電型半導体基板内に
第２導電型ウェル領域を形成した段階を示すバイポーラ
トランジスターの構造の断面図である。
【図４】 半導体基板をエッチングした段階を示すバイ
ポーラトランジスターの構造の断面図である。
ポーラトランジスターの構造の断面図である。
【図５】 ウェル領域の両側にトレンチを形成し、次い
で、トレンチの両側壁に第１絶縁膜を形成した段階を示
すバイポーラトランジスターの構造の断面図である。
で、トレンチの両側壁に第１絶縁膜を形成した段階を示
すバイポーラトランジスターの構造の断面図である。
【図６】 トレンチ下部に第２導電型不純物イオンを注
入してトレンチ下部に高濃度第２導電型埋没層を形成
し、トレンチを導電膜で充填してその導電膜を前記埋没
層と電気的に接続させ、半導体基板全面に第２絶縁膜を
形成した段階を示すバイポーラトランジスターの構造の
断面図である。
入してトレンチ下部に高濃度第２導電型埋没層を形成
し、トレンチを導電膜で充填してその導電膜を前記埋没
層と電気的に接続させ、半導体基板全面に第２絶縁膜を
形成した段階を示すバイポーラトランジスターの構造の
断面図である。
【図７】 ウェル領域の中心部が覆われるように形成さ
れたマスク層を使用して半導体基板全面に第１導電型不
純物イオンを注入して外部ベース領域を形成した段階を
示すバイポーラトランジスターの構造の断面図である。
れたマスク層を使用して半導体基板全面に第１導電型不
純物イオンを注入して外部ベース領域を形成した段階を
示すバイポーラトランジスターの構造の断面図である。
【図８】 マスク層を使用して半導体基板上に素子隔離
膜を形成し、マスク層を除去した段階を示すバイポーラ
トランジスターの構造の断面図である。
膜を形成し、マスク層を除去した段階を示すバイポーラ
トランジスターの構造の断面図である。
【図９】 素子隔離膜をマスクとして使用して第１導電
型不純物イオンを注入して前記ウェル領域内に真性ベー
ス領域を形成し、素子隔離膜をマスクとして使用して第
２導電型不純物イオンを注入して前記真性ベース領域内
にエミッター領域を形成した段階を示すバイポーラトラ
ンジスターの構造の断面図である。
型不純物イオンを注入して前記ウェル領域内に真性ベー
ス領域を形成し、素子隔離膜をマスクとして使用して第
２導電型不純物イオンを注入して前記真性ベース領域内
にエミッター領域を形成した段階を示すバイポーラトラ
ンジスターの構造の断面図である。
【図１０】 本発明の実施形態によるバイポーラトラン
ジスターの構造を示す断面図である。
ジスターの構造を示す断面図である。
【図１１】 本発明によるバイポーラトランジスターの
グメルプロットを示したグラフである。
グメルプロットを示したグラフである。
【図１２】 本発明によるバイポーラトランジスターの
ｈEFを示したグラフである。
ｈEFを示したグラフである。
【図１３】 本発明によるバイポーラトランジスターの
Ｉ−Ｖ曲線を示したグラフである。
Ｉ−Ｖ曲線を示したグラフである。
１００ ｐ型半導体基板（第１導電型半導体基板） １０４ ｎ型ウェル領域（第２導電型ウェル領域） １０８ トレンチ １１０ 熱酸化膜（第１絶縁膜） １１２ 高濃度ｎ埋没層（高濃度第２導電型埋没層） １１４ 導電膜 １１６ 熱酸化膜（第２絶縁膜） １１８ 窒化膜（マスク層） １１９ フォトレジストパターン膜（マスク層） １２０ 外部ベース領域 １２２ 素子隔離膜 １２４ 真性ベース領域 １２６ エミッター領域
Claims (12)
- 【請求項１】 第１導電型半導体基板内に第２導電型ウ
ェル領域を形成する段階と、 前記半導体基板をエッチングして前記ウェル領域の両側
にトレンチを形成する段階と、 前記トレンチの両側壁に第１絶縁膜を形成する段階と、 前記トレンチ下部に第２導電型不純物イオンを注入して
前記トレンチ下部に高濃度第２導電型埋没層を形成する
段階と、 前記トレンチを導電膜で充填してその導電膜を前記埋没
層と電気的に接続させる段階と、 前記半導体基板全面に第２絶縁膜を形成する段階と、 前記ウェル領域の中心部が覆われるように形成されたマ
スク層を使用して半導体基板全面に第１導電型不純物イ
オンを注入して外部ベース領域を形成する段階と、 前記マスク層を使用して半導体基板上に素子隔離膜を形
成する段階と、 前記マスク層を除去する段階と、 前記素子隔離膜をマスクとして使用して第１導電型不純
物イオンを注入して前記ウェル領域内に真性ベース領域
を形成する段階と、 前記素子隔離膜をマスクとして使用して第２導電型不純
物イオンを注入して前記真性ベース領域内にエミッター
領域を形成する段階とを含むことを特徴とするバイポー
ラトランジスターの製造方法。 - 【請求項２】 前記第１及び第２絶縁膜は、熱酸化膜で
あることを特徴とする請求項１に記載のバイポーラトラ
ンジスターの製造方法。 - 【請求項３】 前記第１絶縁膜は、１０００〜２０００
Å範囲内に形成されることを特徴とする請求項１に記載
のバイポーラトランジスターの製造方法。 - 【請求項４】 前記導電膜は、導電型ポリシリコン膜で
あることを特徴とする請求項１に記載のバイポーラトラ
ンジスターの製造方法。 - 【請求項５】 前記トレンチを導電膜で充填する段階
は、前記トレンチを含んで第１絶縁膜上にポリシリコン
膜を形成する段階と、 前記ポリシリコン膜を不純物イオンにドーピングさせる
段階と、 前記ドーピングされたポリシリコン膜をエッチングして
前記トレンチ内に前記導電膜を形成する段階とを含むこ
とを特徴とする請求項１に記載のバイポーラトランジス
ターの製造方法。 - 【請求項６】 前記トレンチに充填された導電膜は、シ
ンク層（コレクタ層）として作用することを特徴とする
請求項１に記載のバイポーラトランジスターの製造方
法。 - 【請求項７】 第１導電型半導体基板と、 前記半導体基板内に形成された第２導電型ウェル領域
と、 前記半導体基板内に前記ウェル領域の両側に形成された
アイソレーショントレンチと、 前記アイソレーショントレンチは、トレンチの両側壁に
形成された絶縁膜及び前記トレンチに充填された導電膜
を含み、 ２つの隣接するアイソレーショントレンチの各下部を覆
う２つの領域で形成され、前記ウェル領域と接するよう
に形成された高濃度第２導電型埋没層と、 前記２つの領域は、相互電気的に連結されるように形成
され、 前記隣接するアイソレーショントレンチの各々の一側で
あって、前記ウェル領域内に形成された外部ベース領域
と、 前記外部ベース領域の間に、そしてウェル領域内に形成
された真性ベース領域と、 前記真性ベース領域上に形成されたエミッター領域とを
含むことを特徴とするバイポーラトランジスター。 - 【請求項８】 前記絶縁膜は、熱酸化膜であることを特
徴とする請求項７に記載のバイポーラトランジスター。 - 【請求項９】 前記絶縁膜は、１０００〜２０００Å範
囲内に形成されることを特徴とする請求項７に記載のバ
イポーラトランジスター。 - 【請求項１０】 前記導電膜は、導電型ポリシリコン膜
及びドーピングされたポリシリコン膜のいずれかである
ことを特徴とする請求項７に記載のバイポーラトランジ
スター。 - 【請求項１１】 前記導電膜は、シンク層（コレクタ
層）として作用することを特徴とする請求項７に記載の
バイポーラトランジスター。 - 【請求項１２】 前記埋没層は、前記ウェル領域の一部
とオーバーラップされることを特徴とする請求項７に記
載のバイポーラトランジスター。ことを特徴とする
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