JPH11330347A - 半導体ｉｃ - Google Patents
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- JPH11330347A JPH11330347A JP10138343A JP13834398A JPH11330347A JP H11330347 A JPH11330347 A JP H11330347A JP 10138343 A JP10138343 A JP 10138343A JP 13834398 A JP13834398 A JP 13834398A JP H11330347 A JPH11330347 A JP H11330347A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 高機能化、多機能化を図った半導体ＩＣを提
供すること。 【解決手段】 半導体チップ(2) の各電極端子(6) にリ
ードフレーム(4) の各リード(7) を接続してなる半導体
ＩＣにおいて、複数の半導体チップ(2) を積層して積層
チップ体(3) を形成する一方、リードフレーム(4) の略
中央に中空部(5) を形成し、同中空部(5) に前記積層チ
ップ体(3) を配設した。
供すること。 【解決手段】 半導体チップ(2) の各電極端子(6) にリ
ードフレーム(4) の各リード(7) を接続してなる半導体
ＩＣにおいて、複数の半導体チップ(2) を積層して積層
チップ体(3) を形成する一方、リードフレーム(4) の略
中央に中空部(5) を形成し、同中空部(5) に前記積層チ
ップ体(3) を配設した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ＩＣに関す
るものである。
るものである。
【０００２】
【従来の技術】従来の半導体ＩＣとしては、図９に示す
ように、リードフレーム51のアイランド52の上部に２枚
の半導体チップ53,53 を接着し、同半導体チップ53の電
極端子54とリードフレーム51のリード55とをワイヤーボ
ンディング56で接続し、更には、リードフレーム51の上
下両面を樹脂57で封止した半導体ＩＣ58が一般に知られ
ている。
ように、リードフレーム51のアイランド52の上部に２枚
の半導体チップ53,53 を接着し、同半導体チップ53の電
極端子54とリードフレーム51のリード55とをワイヤーボ
ンディング56で接続し、更には、リードフレーム51の上
下両面を樹脂57で封止した半導体ＩＣ58が一般に知られ
ている。
【０００３】また、例えば、特開平６−１８８２８０号
に開示されているように、上下一対の半導体チップを電
極面を対向させた状態で、或いは、それぞれの電極面を
背中合わせにした状態で配置し、上下一対の半導体チッ
プの間にリードフレームのリードを介設し、各半導体チ
ップの電極端子とリードフレームのリードとをダイボン
ディング又はワイヤーボンディングで接続したものがあ
る。
に開示されているように、上下一対の半導体チップを電
極面を対向させた状態で、或いは、それぞれの電極面を
背中合わせにした状態で配置し、上下一対の半導体チッ
プの間にリードフレームのリードを介設し、各半導体チ
ップの電極端子とリードフレームのリードとをダイボン
ディング又はワイヤーボンディングで接続したものがあ
る。
【０００４】
【発明が解決しようとする課題】ところが、図９に示す
従来例にあっては、リードフレーム51のアイランド52の
上部に半導体チップ53を配置していたため、半導体ＩＣ
58の厚みが厚くなり、半導体ＩＣ58の小型化を図ること
が困難であるとともに、半導体ＩＣ58の製造工程におい
て、リードフレーム51のアイランド52に半導体チップ53
を接着しなければならず、製造工程が煩雑なものとな
り、製造コストが嵩むといった不具合があった。
従来例にあっては、リードフレーム51のアイランド52の
上部に半導体チップ53を配置していたため、半導体ＩＣ
58の厚みが厚くなり、半導体ＩＣ58の小型化を図ること
が困難であるとともに、半導体ＩＣ58の製造工程におい
て、リードフレーム51のアイランド52に半導体チップ53
を接着しなければならず、製造工程が煩雑なものとな
り、製造コストが嵩むといった不具合があった。
【０００５】また、特開平６−１８８２８０号に開示さ
れている半導体ＩＣにあっては、一枚のリードフレーム
のリードに上下一対の半導体チップを接続することとな
り、上側の半導体チップに接続したリードと、下側の半
導体チップに接続したリードとを交互に配置しているた
め、リードの配列ピッチよりも半導体チップの電極端子
のピッチを大きくしなければならず、専用の半導体チッ
プを用いる必要が生じ、半導体ＩＣのコスト増を招くと
いった不具合があった。
れている半導体ＩＣにあっては、一枚のリードフレーム
のリードに上下一対の半導体チップを接続することとな
り、上側の半導体チップに接続したリードと、下側の半
導体チップに接続したリードとを交互に配置しているた
め、リードの配列ピッチよりも半導体チップの電極端子
のピッチを大きくしなければならず、専用の半導体チッ
プを用いる必要が生じ、半導体ＩＣのコスト増を招くと
いった不具合があった。
【０００６】
【課題を解決するための手段】そこで、本発明では、半
導体チップの各電極端子にリードフレームの各リードを
接続してなる半導体ＩＣにおいて、複数の半導体チップ
を積層して積層チップ体を形成する一方、リードフレー
ムの略中央に中空部を形成し、同中空部に前記積層チッ
プ体を配設することとした。
導体チップの各電極端子にリードフレームの各リードを
接続してなる半導体ＩＣにおいて、複数の半導体チップ
を積層して積層チップ体を形成する一方、リードフレー
ムの略中央に中空部を形成し、同中空部に前記積層チッ
プ体を配設することとした。
【０００７】また、積層チップ体は、複数の半導体チッ
プを電極面を同一方向へ向けて積層することとした。
プを電極面を同一方向へ向けて積層することとした。
【０００８】また、積層チップ体を形成する半導体チッ
プのうち少なくとも一つの半導体チップは、リードフレ
ームのリードに圧接することとした。
プのうち少なくとも一つの半導体チップは、リードフレ
ームのリードに圧接することとした。
【０００９】また、半導体チップの各電極端子にリード
フレームの各リードを接続してなる半導体ＩＣにおい
て、２枚のリードフレームを、リードの基端部間に絶縁
層を介在させて上下に積層し、各リードの基端部に上下
一対の半導体チップの電極端子をそれぞれ接続すること
とした。
フレームの各リードを接続してなる半導体ＩＣにおい
て、２枚のリードフレームを、リードの基端部間に絶縁
層を介在させて上下に積層し、各リードの基端部に上下
一対の半導体チップの電極端子をそれぞれ接続すること
とした。
【００１０】また、上下一対の半導体チップのうち少な
くともいずれか一方の半導体チップは、リードフレーム
のリードに圧接することとした。
くともいずれか一方の半導体チップは、リードフレーム
のリードに圧接することとした。
【００１１】
【発明の実施の形態】本発明に係る半導体ＩＣは、複数
の半導体チップを積層して積層チップ体を形成する一
方、リードフレームの略中央に中空部を形成し、同中空
部に前記積層チップ体を配設したものである。
の半導体チップを積層して積層チップ体を形成する一
方、リードフレームの略中央に中空部を形成し、同中空
部に前記積層チップ体を配設したものである。
【００１２】従って、従来の半導体ＩＣに用いられてい
たアイランドを無くした構造となり、半導体ＩＣの厚み
を薄くすることができ、半導体ＩＣの小型化を図ること
ができるものである。
たアイランドを無くした構造となり、半導体ＩＣの厚み
を薄くすることができ、半導体ＩＣの小型化を図ること
ができるものである。
【００１３】しかも、半導体ＩＣの製造工程を簡略化す
ることができ、高機能化・多機能化した半導体ＩＣの製
造コストの削減及び製造歩留りの向上を図ることができ
るものである。
ることができ、高機能化・多機能化した半導体ＩＣの製
造コストの削減及び製造歩留りの向上を図ることができ
るものである。
【００１４】また、複数の半導体チップを電極面を同一
方向へ向けて積層することにより積層チップ体を形成す
ることにより、半導体チップの電極端子とリードフレー
ムのリードとの接続を全て同一方向から行うことがで
き、半導体ＩＣの製造を簡単なものとすることができ、
これによっても、高機能化・多機能化した半導体ＩＣの
製造コストの削減及び製造歩留りの向上を図ることがで
きるものである。
方向へ向けて積層することにより積層チップ体を形成す
ることにより、半導体チップの電極端子とリードフレー
ムのリードとの接続を全て同一方向から行うことがで
き、半導体ＩＣの製造を簡単なものとすることができ、
これによっても、高機能化・多機能化した半導体ＩＣの
製造コストの削減及び製造歩留りの向上を図ることがで
きるものである。
【００１５】また、積層チップ体を形成する半導体チッ
プのうち少なくとも一つの半導体チップをリードフレー
ムのリードに圧接することにより、その半導体チップを
従来のアイランドとして機能させることができ、アイラ
ンドを無くして薄型化を図った構造でありながら、半導
体ＩＣの強度を良好に保持することができるものであ
る。
プのうち少なくとも一つの半導体チップをリードフレー
ムのリードに圧接することにより、その半導体チップを
従来のアイランドとして機能させることができ、アイラ
ンドを無くして薄型化を図った構造でありながら、半導
体ＩＣの強度を良好に保持することができるものであ
る。
【００１６】また、２枚のリードフレームを、リードの
基端部間に絶縁層を介在させて上下に積層し、各リード
の基端部に上下一対の半導体チップの電極端子をそれぞ
れ接続することにより、上下のリードが短絡することが
なく、上下のリードフレームに異なる機能を有する半導
体チップをそれぞれ接続することができ、半導体ＩＣの
高機能化、多機能化を図ることができるものである。
基端部間に絶縁層を介在させて上下に積層し、各リード
の基端部に上下一対の半導体チップの電極端子をそれぞ
れ接続することにより、上下のリードが短絡することが
なく、上下のリードフレームに異なる機能を有する半導
体チップをそれぞれ接続することができ、半導体ＩＣの
高機能化、多機能化を図ることができるものである。
【００１７】しかも、リードの配列ピッチと半導体チッ
プの電極端子のピッチとを略同等とすることができ、専
用の半導体チップを用いる必要がなく、半導体ＩＣのコ
スト増を抑えることができるものである。
プの電極端子のピッチとを略同等とすることができ、専
用の半導体チップを用いる必要がなく、半導体ＩＣのコ
スト増を抑えることができるものである。
【００１８】また、上下一対の半導体チップのうち少な
くともいずれか一方の半導体チップをリードフレームの
リードに圧接することによっても、半導体チップを従来
のアイランドとして機能させることができ、アイランド
を無くして薄型化を図った構造でありながら、半導体Ｉ
Ｃの強度を良好に保持することができるものである。
くともいずれか一方の半導体チップをリードフレームの
リードに圧接することによっても、半導体チップを従来
のアイランドとして機能させることができ、アイランド
を無くして薄型化を図った構造でありながら、半導体Ｉ
Ｃの強度を良好に保持することができるものである。
【００１９】
【実施例】以下に、本発明の実施例について図面を参照
しながら説明する。
しながら説明する。
【００２０】図１及び図２は、本発明に係る半導体ＩＣ
１を示した図であり、半導体ＩＣ１は、２枚の半導体チ
ップ２を積層して積層チップ体３を形成する一方、リー
ドフレーム４の略中央に中空部５を形成し、同中空部５
に積層チップ体３を配設し、半導体チップ２の各電極端
子６にリードフレーム４の各リード７を接続している。
図中、11はモールド樹脂である。
１を示した図であり、半導体ＩＣ１は、２枚の半導体チ
ップ２を積層して積層チップ体３を形成する一方、リー
ドフレーム４の略中央に中空部５を形成し、同中空部５
に積層チップ体３を配設し、半導体チップ２の各電極端
子６にリードフレーム４の各リード７を接続している。
図中、11はモールド樹脂である。
【００２１】積層チップ体３は、大型の半導体チップ２
に小型の半導体チップ２を、それぞれの半導体チップ２
の電極端子６を形成した電極面８を同一方向（図１にお
いては、下方）へ向けた状態で、絶縁性を有する接着剤
９を用いて接着している。
に小型の半導体チップ２を、それぞれの半導体チップ２
の電極端子６を形成した電極面８を同一方向（図１にお
いては、下方）へ向けた状態で、絶縁性を有する接着剤
９を用いて接着している。
【００２２】リードフレーム４は、図１及び図２に示す
ように、平面視で前後左右の四方向へ向けてリード７を
伸延させるとともに、長尺状のリード７と短尺状のリー
ド７とを交互に配設し、リードフレーム４の略中央に、
短尺状のリード７の先端に囲まれた中空部５と長尺状の
リード７の先端に囲まれた中空部５とを上下に形成し、
しかも、側面視で長尺状のリード７の先端部分を短尺状
のリード７の先端部分よりも下方に位置させている。
ように、平面視で前後左右の四方向へ向けてリード７を
伸延させるとともに、長尺状のリード７と短尺状のリー
ド７とを交互に配設し、リードフレーム４の略中央に、
短尺状のリード７の先端に囲まれた中空部５と長尺状の
リード７の先端に囲まれた中空部５とを上下に形成し、
しかも、側面視で長尺状のリード７の先端部分を短尺状
のリード７の先端部分よりも下方に位置させている。
【００２３】そして、上側の中空部５に小型の半導体チ
ップ２を上方から挿入し、長尺状のリード７の先端にお
いて、小型の半導体チップ２の電極端子６に形成した半
球状のバンプ10を圧接する一方、短尺状のリード７の先
端において、大型の半導体チップ２の電極端子６を圧接
している。
ップ２を上方から挿入し、長尺状のリード７の先端にお
いて、小型の半導体チップ２の電極端子６に形成した半
球状のバンプ10を圧接する一方、短尺状のリード７の先
端において、大型の半導体チップ２の電極端子６を圧接
している。
【００２４】このようにして、半導体ＩＣ１の内部に複
数の半導体チップ２を収容することにより、半導体ＩＣ
１の高機能化、多機能化を図ることができる。
数の半導体チップ２を収容することにより、半導体ＩＣ
１の高機能化、多機能化を図ることができる。
【００２５】また、リードフレーム４の略中央に形成し
た中空部５に積層チップ体３を配設しており、従来の半
導体ＩＣ58に用いられていたリードフレーム51のアイラ
ンド52（図９参照）を無くしているため、半導体ＩＣ１
の厚みを薄くすることができ、半導体ＩＣ１の小型化を
図ることができるとともに、半導体ＩＣ１の製造工程を
簡略化することができ、高機能化・多機能化した半導体
ＩＣ１の製造コストの削減及び製造歩留りの向上を図る
ことができる。
た中空部５に積層チップ体３を配設しており、従来の半
導体ＩＣ58に用いられていたリードフレーム51のアイラ
ンド52（図９参照）を無くしているため、半導体ＩＣ１
の厚みを薄くすることができ、半導体ＩＣ１の小型化を
図ることができるとともに、半導体ＩＣ１の製造工程を
簡略化することができ、高機能化・多機能化した半導体
ＩＣ１の製造コストの削減及び製造歩留りの向上を図る
ことができる。
【００２６】また、２枚の半導体チップ２を、それぞれ
の電極面８を同一方向へ向けて積層することにより、積
層チップ体３を形成しているため、半導体チップ２の電
極端子６とリードフレーム４のリード７との接続を全て
同一方向から行うことができ、半導体ＩＣ１の製造を簡
単なものとすることができ、これによっても、高機能化
・多機能化した半導体ＩＣ１の製造コストの削減及び製
造歩留りの向上を図ることができる。
の電極面８を同一方向へ向けて積層することにより、積
層チップ体３を形成しているため、半導体チップ２の電
極端子６とリードフレーム４のリード７との接続を全て
同一方向から行うことができ、半導体ＩＣ１の製造を簡
単なものとすることができ、これによっても、高機能化
・多機能化した半導体ＩＣ１の製造コストの削減及び製
造歩留りの向上を図ることができる。
【００２７】また、リードフレーム４のリード７に半導
体チップ２を圧接することにより、その半導体チップ２
を従来のアイランドとして機能させることができ、アイ
ランドを無くして薄型化を図った構造でありながら、半
導体ＩＣ１の強度を良好に保持することができる。
体チップ２を圧接することにより、その半導体チップ２
を従来のアイランドとして機能させることができ、アイ
ランドを無くして薄型化を図った構造でありながら、半
導体ＩＣ１の強度を良好に保持することができる。
【００２８】図３は、第２実施例としての半導体ＩＣ１
を示した図であり、本実施例においては、前記実施例と
概略上下逆の構造としている。
を示した図であり、本実施例においては、前記実施例と
概略上下逆の構造としている。
【００２９】すなわち、本実施例においては、大小の半
導体チップ2,2 の上面周縁にそれぞれ電極端子６を形成
するとともに、両半導体チップ2,2 の電極面8,8 を上方
へ向けた状態で、大小の半導体チップ2,2 を接着剤９で
接着する一方、短尺状のリード７の先端よりも長尺状の
リード７の先端を上方に位置させ、リード７に半導体チ
ップ２の電極端子６をバンプ10を介して圧接している。
導体チップ2,2 の上面周縁にそれぞれ電極端子６を形成
するとともに、両半導体チップ2,2 の電極面8,8 を上方
へ向けた状態で、大小の半導体チップ2,2 を接着剤９で
接着する一方、短尺状のリード７の先端よりも長尺状の
リード７の先端を上方に位置させ、リード７に半導体チ
ップ２の電極端子６をバンプ10を介して圧接している。
【００３０】図４は、第３実施例としての半導体ＩＣ１
を示した図であり、本実施例においては、４枚の半導体
チップ２を積層して積層チップ体３を形成している。
を示した図であり、本実施例においては、４枚の半導体
チップ２を積層して積層チップ体３を形成している。
【００３１】このように、複数枚の半導体チップ２を積
層して積層チップ体３を形成することにより、半導体Ｉ
Ｃ１のさらなる高機能化、多機能化を図ることができ
る。
層して積層チップ体３を形成することにより、半導体Ｉ
Ｃ１のさらなる高機能化、多機能化を図ることができ
る。
【００３２】図５は、第４実施例としての半導体ＩＣ１
を示した図であり、本実施例においては、大小の半導体
チップ2,2 の上面周縁にそれぞれ電極端子６を形成する
とともに、両半導体チップ2,2 の電極面8,8 を上方へ向
けた状態で大小の半導体チップ2,2 を接着し、リードフ
レーム４の略中央に形成した中空部５に小型の半導体チ
ップ２を上方から挿入し、大型の半導体チップにの電極
端子６とリードフレーム４のリード７とをバンプ10を介
して圧接する一方、小型の半導体チップ２の電極端子６
とリードフレーム４のリード７とをワイヤーボンディン
グにより接続している。図中、12はワイヤーである。
を示した図であり、本実施例においては、大小の半導体
チップ2,2 の上面周縁にそれぞれ電極端子６を形成する
とともに、両半導体チップ2,2 の電極面8,8 を上方へ向
けた状態で大小の半導体チップ2,2 を接着し、リードフ
レーム４の略中央に形成した中空部５に小型の半導体チ
ップ２を上方から挿入し、大型の半導体チップにの電極
端子６とリードフレーム４のリード７とをバンプ10を介
して圧接する一方、小型の半導体チップ２の電極端子６
とリードフレーム４のリード７とをワイヤーボンディン
グにより接続している。図中、12はワイヤーである。
【００３３】この場合、大型の半導体チップ２に接続し
たリード７と小型の半導体チップ２に接続したリード７
とを交互に配置している。
たリード７と小型の半導体チップ２に接続したリード７
とを交互に配置している。
【００３４】この場合にも、リード７に半導体チップ２
を圧接することにより、半導体チップ２を従来のアイラ
ンドとして機能させている。
を圧接することにより、半導体チップ２を従来のアイラ
ンドとして機能させている。
【００３５】図６は、第５実施例としての半導体ＩＣ１
を示した図であり、本実施例においては、前記第４実施
例と概略同様であるが、半導体ＩＣ１の内部に２枚の半
導体チップ２を積層した積層チップ体３を３個収容して
いる。
を示した図であり、本実施例においては、前記第４実施
例と概略同様であるが、半導体ＩＣ１の内部に２枚の半
導体チップ２を積層した積層チップ体３を３個収容して
いる。
【００３６】図７及び図８は、第６実施例としての半導
体ＩＣ21を示した図であり、同半導体ＩＣ21は、２枚の
リードフレーム24を、リード27の基端部間に絶縁層29を
介在させて上下に積層して積層リードフレーム体23を形
成し、同積層リードフレーム体23の各リードフレーム24
のリード27に上下一対の半導体チップ22,22 の電極端子
26を圧接している。図中、30は半球状のバンプ、31はモ
ールド樹脂である。
体ＩＣ21を示した図であり、同半導体ＩＣ21は、２枚の
リードフレーム24を、リード27の基端部間に絶縁層29を
介在させて上下に積層して積層リードフレーム体23を形
成し、同積層リードフレーム体23の各リードフレーム24
のリード27に上下一対の半導体チップ22,22 の電極端子
26を圧接している。図中、30は半球状のバンプ、31はモ
ールド樹脂である。
【００３７】積層リードフレーム体23は、上下のリード
27,27 を中途部でそれぞれ左右逆方向へ向けて折曲し
て、上下のリード27,27 の先端部を交互に配置してい
る。
27,27 を中途部でそれぞれ左右逆方向へ向けて折曲し
て、上下のリード27,27 の先端部を交互に配置してい
る。
【００３８】この場合にも、リード27に半導体チップ22
を圧接することにより、半導体チップ22を従来のアイラ
ンドとして機能させている。
を圧接することにより、半導体チップ22を従来のアイラ
ンドとして機能させている。
【００３９】このように、２枚のリードフレーム24を、
リード27の基端部間に絶縁層29を介在させて上下に積層
し、各リードフレーム24のリード27に半導体チップ22の
電極端子26をそれぞれ接続しているため、上下のリード
27,27 が短絡することがなく、上下のリードフレームに
異なる機能を有する半導体チップ22をそれぞれ接続する
ことができ、半導体ＩＣ21の高機能化、多機能化を図る
ことができる。
リード27の基端部間に絶縁層29を介在させて上下に積層
し、各リードフレーム24のリード27に半導体チップ22の
電極端子26をそれぞれ接続しているため、上下のリード
27,27 が短絡することがなく、上下のリードフレームに
異なる機能を有する半導体チップ22をそれぞれ接続する
ことができ、半導体ＩＣ21の高機能化、多機能化を図る
ことができる。
【００４０】しかも、リード27の配列ピッチと半導体チ
ップ22の電極端子26のピッチとを略同等とすることがで
き、汎用の半導体チップ22を用いることができ、半導体
ＩＣ21のコスト増を抑えることができる。
ップ22の電極端子26のピッチとを略同等とすることがで
き、汎用の半導体チップ22を用いることができ、半導体
ＩＣ21のコスト増を抑えることができる。
【００４１】また、上下の半導体チップ22として、略同
一サイズ、或いは、同一のものを用いることができ、例
えば、同一のメモリー素子を用いてメモリー容量の増大
化を図ったり、同一のＣＰＵを用いて並列処理等の高機
能化を図ることが容易にできる。
一サイズ、或いは、同一のものを用いることができ、例
えば、同一のメモリー素子を用いてメモリー容量の増大
化を図ったり、同一のＣＰＵを用いて並列処理等の高機
能化を図ることが容易にできる。
【００４２】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【００４３】(1) 請求項１記載の本発明では、複数の半
導体チップを積層して積層チップ体を形成する一方、リ
ードフレームの略中央に中空部を形成し、同中空部に前
記積層チップ体を配設しているため、従来の半導体ＩＣ
に用いられていたアイランドを無くした構造となって、
半導体ＩＣの厚みを薄くすることができ、半導体ＩＣの
小型化を図ることができる。
導体チップを積層して積層チップ体を形成する一方、リ
ードフレームの略中央に中空部を形成し、同中空部に前
記積層チップ体を配設しているため、従来の半導体ＩＣ
に用いられていたアイランドを無くした構造となって、
半導体ＩＣの厚みを薄くすることができ、半導体ＩＣの
小型化を図ることができる。
【００４４】しかも、半導体ＩＣの製造工程を簡略化す
ることができ、高機能化・多機能化した半導体ＩＣの製
造コストの削減及び製造歩留りの向上を図ることができ
る。
ることができ、高機能化・多機能化した半導体ＩＣの製
造コストの削減及び製造歩留りの向上を図ることができ
る。
【００４５】(2) 請求項２記載の本発明では、複数の半
導体チップを電極面を同一方向へ向けて積層することに
より積層チップ体を形成しているため、半導体チップの
電極端子とリードフレームのリードとの接続を全て同一
方向から行うことができ、半導体ＩＣの製造を簡単なも
のとすることができ、これによっても、高機能化・多機
能化した半導体ＩＣの製造コストの削減及び製造歩留り
の向上を図ることができる。
導体チップを電極面を同一方向へ向けて積層することに
より積層チップ体を形成しているため、半導体チップの
電極端子とリードフレームのリードとの接続を全て同一
方向から行うことができ、半導体ＩＣの製造を簡単なも
のとすることができ、これによっても、高機能化・多機
能化した半導体ＩＣの製造コストの削減及び製造歩留り
の向上を図ることができる。
【００４６】(3) 請求項３記載の本発明では、積層チッ
プ体を形成する半導体チップのうち少なくとも一つの半
導体チップをリードフレームのリードに圧接しているた
め、その半導体チップを従来のアイランドとして機能さ
せることができ、アイランドを無くして薄型化を図った
構造でありながら、半導体ＩＣの強度を良好に保持する
ことができる。
プ体を形成する半導体チップのうち少なくとも一つの半
導体チップをリードフレームのリードに圧接しているた
め、その半導体チップを従来のアイランドとして機能さ
せることができ、アイランドを無くして薄型化を図った
構造でありながら、半導体ＩＣの強度を良好に保持する
ことができる。
【００４７】(4) 請求項４記載の本発明では、２枚のリ
ードフレームを、リードの基端部間に絶縁層を介在させ
て上下に積層し、各リードの基端部に上下一対の半導体
チップの電極端子をそれぞれ接続しているため、上下の
リードが短絡することがなく、上下のリードフレームに
異なる機能を有する半導体チップをそれぞれ接続するこ
とができ、半導体ＩＣの高機能化、多機能化を図ること
ができる。
ードフレームを、リードの基端部間に絶縁層を介在させ
て上下に積層し、各リードの基端部に上下一対の半導体
チップの電極端子をそれぞれ接続しているため、上下の
リードが短絡することがなく、上下のリードフレームに
異なる機能を有する半導体チップをそれぞれ接続するこ
とができ、半導体ＩＣの高機能化、多機能化を図ること
ができる。
【００４８】しかも、リードの配列ピッチと半導体チッ
プの電極端子のピッチとを略同等とすることができ、専
用の半導体チップを用いる必要がなく、半導体ＩＣのコ
スト増を抑えることができる。
プの電極端子のピッチとを略同等とすることができ、専
用の半導体チップを用いる必要がなく、半導体ＩＣのコ
スト増を抑えることができる。
【００４９】(5) 請求項５記載の本発明では、上下一対
の半導体チップのうち少なくともいずれか一方の半導体
チップをリードフレームのリードに圧接しているため、
これによっても、半導体チップを従来のアイランドとし
て機能させることができ、アイランドを無くして薄型化
を図った構造でありながら、半導体ＩＣの強度を良好に
保持することができる。
の半導体チップのうち少なくともいずれか一方の半導体
チップをリードフレームのリードに圧接しているため、
これによっても、半導体チップを従来のアイランドとし
て機能させることができ、アイランドを無くして薄型化
を図った構造でありながら、半導体ＩＣの強度を良好に
保持することができる。
【図１】本発明に係る半導体ＩＣを示す側面図。
【図２】同平面図。
【図３】第２実施例としての半導体ＩＣを示す側面図。
【図４】第３実施例としての半導体ＩＣを示す側面図。
【図５】第４実施例としての半導体ＩＣを示す側面図。
【図６】第５実施例としての半導体ＩＣを示す側面図。
【図７】第６実施例としての半導体ＩＣを示す側面図。
【図８】同部分拡大図。
【図９】従来の半導体ＩＣを示す側面図。
１ 半導体ＩＣ ２ 半導体チップ ３ 積層チップ体 ４ リードフレーム ５ 中空部 ６ 電極端子 ７ リード ８ 電極面 10 バンプ 21 半導体ＩＣ 22 半導体チップ 23 積層リードフレーム体 24 リードフレーム 26 電極端子 27 リード 29 絶縁層
Claims (5)
- 【請求項１】 半導体チップ(2) の各電極端子(6) にリ
ードフレーム(4) の各リード(7) を接続してなる半導体
ＩＣにおいて、 複数の半導体チップ(2) を積層して積層チップ体(3) を
形成する一方、リードフレーム(4) の略中央に中空部
(5) を形成し、同中空部(5) に前記積層チップ体(3) を
配設したことを特徴とする半導体ＩＣ。 - 【請求項２】 積層チップ体(3) は、複数の半導体チッ
プ(2) を電極面(8)を同一方向へ向けて積層したことを
特徴とする請求項１記載の半導体ＩＣ。 - 【請求項３】 積層チップ体(3) を形成する半導体チッ
プ(2) のうち少なくとも一つの半導体チップ(2) は、リ
ードフレーム(4) のリード(7) に圧接したことを特徴と
する請求項１又は請求項２記載の半導体ＩＣ。 - 【請求項４】 半導体チップ(22)の各電極端子(26)にリ
ードフレーム(24)の各リード(27)を接続してなる半導体
ＩＣにおいて、 ２枚のリードフレーム(24)を、リード(27)の基端部間に
絶縁層(29)を介在させて上下に積層し、各リード(27)の
基端部に上下一対の半導体チップ(22)の電極端子(26)を
それぞれ接続したことを特徴とする半導体ＩＣ。 - 【請求項５】 上下一対の半導体チップ(22)のうち少な
くともいずれか一方の半導体チップ(22)は、リードフレ
ーム(24)のリード(27)に圧接したことを特徴とする請求
項４記載の半導体ＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10138343A JPH11330347A (ja) | 1998-05-20 | 1998-05-20 | 半導体ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10138343A JPH11330347A (ja) | 1998-05-20 | 1998-05-20 | 半導体ｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330347A true JPH11330347A (ja) | 1999-11-30 |
Family
ID=15219709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10138343A Pending JPH11330347A (ja) | 1998-05-20 | 1998-05-20 | 半導体ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330347A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661091B1 (en) | 2002-05-17 | 2003-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US7049687B2 (en) | 2001-05-16 | 2006-05-23 | Oki Electric Industry Co., Ltd. | Tape carrier package having stacked semiconductor elements, and short and long leads |
| JP2007201323A (ja) * | 2006-01-30 | 2007-08-09 | Denso Corp | 電子部品の接続構造 |
| JP2008091418A (ja) * | 2006-09-29 | 2008-04-17 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008147604A (ja) * | 2006-12-12 | 2008-06-26 | Gem Services Inc | 突起状バンプまたはボールを有する、封止されたリードフレームを特徴とする半導体デバイスパッケージ |
| JP2009064854A (ja) * | 2007-09-05 | 2009-03-26 | Nec Electronics Corp | リードフレーム、半導体装置、及び半導体装置の製造方法 |
| JP2010278186A (ja) * | 2009-05-28 | 2010-12-09 | Seiko Epson Corp | 電子デバイスの製造方法及び電子デバイス |
| JP2013058530A (ja) * | 2011-09-07 | 2013-03-28 | Toppan Printing Co Ltd | マルチチップ用複合リードフレーム及び半導体装置 |
| JP2016036047A (ja) * | 2015-11-04 | 2016-03-17 | トヨタ自動車株式会社 | パワーモジュール |
| US10446501B2 (en) | 2013-05-20 | 2019-10-15 | Olympus Corporation | Semiconductor device, method of positioning semiconductor device, and positioning apparatus for semiconductor device |
-
1998
- 1998-05-20 JP JP10138343A patent/JPH11330347A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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