JPH11330434A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11330434A JPH11330434A JP13886598A JP13886598A JPH11330434A JP H11330434 A JPH11330434 A JP H11330434A JP 13886598 A JP13886598 A JP 13886598A JP 13886598 A JP13886598 A JP 13886598A JP H11330434 A JPH11330434 A JP H11330434A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- metal
- basic cell
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 上層配線による基本セルとの間での寄生容量
の発生を防止し、基本セルの予定されている遅延特性が
実際の作成においても保証されるようにした半導体装置
を提供する。 【解決手段】 所定の単位論理機能を有する基本セル
（例えば、インバータ）を備えて構成される半導体装置
において、前記基本セルには、当該セルの略全体を覆う
大きさの電源用のメタル層１１及びグランド用のメタル
層１２が、第１層配線層（第１層メタル電源配線５，第
１層メタルグランド配線６，第１の第１層メタル信号配
線７，第２の第１層メタル信号配線８）とメタル上層配
線１６との間に形成されており、前記メタル層１１，１
２がシールド層として機能することで、メタル上層配線
１６による基本セルとの間での寄生容量の発生を防止す
る。
の発生を防止し、基本セルの予定されている遅延特性が
実際の作成においても保証されるようにした半導体装置
を提供する。 【解決手段】 所定の単位論理機能を有する基本セル
（例えば、インバータ）を備えて構成される半導体装置
において、前記基本セルには、当該セルの略全体を覆う
大きさの電源用のメタル層１１及びグランド用のメタル
層１２が、第１層配線層（第１層メタル電源配線５，第
１層メタルグランド配線６，第１の第１層メタル信号配
線７，第２の第１層メタル信号配線８）とメタル上層配
線１６との間に形成されており、前記メタル層１１，１
２がシールド層として機能することで、メタル上層配線
１６による基本セルとの間での寄生容量の発生を防止す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置にかか
り、特に、スタンダードセル方式を用いたレイアウト設
計を用いて好適に形成される半導体装置に関する。
り、特に、スタンダードセル方式を用いたレイアウト設
計を用いて好適に形成される半導体装置に関する。
【０００２】
【従来の技術】スタンダードセル方式の半導体装置は、
複数種類の基本的な動作をなす基本セル（例えば、ＮＡ
ＮＤ回路やインバータ回路など）をマクロセルとしてデ
ータベース上に登録しておき、顧客の要求にあった仕様
の動作を実現するのに必要となるマクロセルを電子計算
機上で選び出して所定領域に自動的に配置配線する方式
である。
複数種類の基本的な動作をなす基本セル（例えば、ＮＡ
ＮＤ回路やインバータ回路など）をマクロセルとしてデ
ータベース上に登録しておき、顧客の要求にあった仕様
の動作を実現するのに必要となるマクロセルを電子計算
機上で選び出して所定領域に自動的に配置配線する方式
である。
【０００３】図２（ａ）は、インバータ回路を成す従来
構造の基本セル及びこの基本セル上を通る上層信号配線
を示した平面図であり、同図（ｂ）はそのＡ−Ａ矢視断
面図である。このインバータ回路は、Ｐ型の半導体基板
５１にＮ型ＭＯＳ５２とＰ型ＭＯＳ５３を備える。Ｎ型
ＭＯＳ５２は、ゲート絶縁膜５２ａ上に形成されたポリ
シリコンから成るゲート電極５２ｂ、及びこのゲート電
極５２ｂを挟むように形成されたＮ型拡散領域（ソー
ス，ドレイン）５２ｃ，５２ｃから成る。また、Ｐ型Ｍ
ＯＳ５３は、Ｎウェル領域５３ｄに形成されており、ゲ
ート絶縁膜５３ａ上に形成されたポリシリコンから成る
ゲート電極５３ｂ、及びこのゲート電極５３ｂを挟むよ
うに形成されたＰ型拡散領域（ソース，ドレイン）５３
ｃ，５３ｃから成る。
構造の基本セル及びこの基本セル上を通る上層信号配線
を示した平面図であり、同図（ｂ）はそのＡ−Ａ矢視断
面図である。このインバータ回路は、Ｐ型の半導体基板
５１にＮ型ＭＯＳ５２とＰ型ＭＯＳ５３を備える。Ｎ型
ＭＯＳ５２は、ゲート絶縁膜５２ａ上に形成されたポリ
シリコンから成るゲート電極５２ｂ、及びこのゲート電
極５２ｂを挟むように形成されたＮ型拡散領域（ソー
ス，ドレイン）５２ｃ，５２ｃから成る。また、Ｐ型Ｍ
ＯＳ５３は、Ｎウェル領域５３ｄに形成されており、ゲ
ート絶縁膜５３ａ上に形成されたポリシリコンから成る
ゲート電極５３ｂ、及びこのゲート電極５３ｂを挟むよ
うに形成されたＰ型拡散領域（ソース，ドレイン）５３
ｃ，５３ｃから成る。
【０００４】前記の半導体基板５１上には、第１の絶縁
層５４を介して第１配線層が形成されている。第１層メ
タル電源配線５５は、コンタクトホールを介してＰ型Ｍ
ＯＳ５３のソースとなる拡散領域５３ｃに接続されてお
り、第１層メタルグランド配線５６は、コンタクトホー
ルを介してＮ型ＭＯＳ５２のソースとなる拡散領域５２
ｃに接続されている。また、第１の第１層メタル信号配
線５７は、コンタクトホールを介してＰ型ＭＯＳ５３の
ドレイン及びＮ型ＭＯＳ５２のドレインに接続されてお
り、第２の第１層メタル信号配線５８は、コンタクトホ
ールを介してＰ型ＭＯＳ５３のゲート電極５３ｂ及びＮ
型ＭＯＳ５２のゲート電極５２ｂに接続されている。そ
して、第１の絶縁層５４上に形成された第２の絶縁層６
０上には、前記第１の第１層メタル信号配線５７にビア
ホールを介して接続される出力電極部６１、及び前記第
２の第１層メタル信号配線５８にビアホールを介して接
続される入力電極部６２が形成されている。
層５４を介して第１配線層が形成されている。第１層メ
タル電源配線５５は、コンタクトホールを介してＰ型Ｍ
ＯＳ５３のソースとなる拡散領域５３ｃに接続されてお
り、第１層メタルグランド配線５６は、コンタクトホー
ルを介してＮ型ＭＯＳ５２のソースとなる拡散領域５２
ｃに接続されている。また、第１の第１層メタル信号配
線５７は、コンタクトホールを介してＰ型ＭＯＳ５３の
ドレイン及びＮ型ＭＯＳ５２のドレインに接続されてお
り、第２の第１層メタル信号配線５８は、コンタクトホ
ールを介してＰ型ＭＯＳ５３のゲート電極５３ｂ及びＮ
型ＭＯＳ５２のゲート電極５２ｂに接続されている。そ
して、第１の絶縁層５４上に形成された第２の絶縁層６
０上には、前記第１の第１層メタル信号配線５７にビア
ホールを介して接続される出力電極部６１、及び前記第
２の第１層メタル信号配線５８にビアホールを介して接
続される入力電極部６２が形成されている。
【０００５】
【発明が解決しようとする課題】ところで、基本セル間
の配線においては、前記の図２（ａ）に示しているごと
く、基本セル上を横切るように前記の第２絶縁層６０上
において第２層メタル信号配線６３が形成されることが
あるが、上記従来構造の基本セルにおいて前記の第２層
メタル信号配線６３が形成されると、この配線６３とそ
の下層の基本セルとの間に容量結合が形成され、その基
本セルの遅延特性に変化が生じるという欠点がある。つ
まり、予め所定の遅延特性を有するものとして定義され
ている基本セルを接続して所望の特性を実現する集積回
路を設計したとしても、実際に作成された集積回路にお
いては、前記の第２層メタル信号配線６３による容量結
合の影響によって所望の特性が得られないということが
生じていた。
の配線においては、前記の図２（ａ）に示しているごと
く、基本セル上を横切るように前記の第２絶縁層６０上
において第２層メタル信号配線６３が形成されることが
あるが、上記従来構造の基本セルにおいて前記の第２層
メタル信号配線６３が形成されると、この配線６３とそ
の下層の基本セルとの間に容量結合が形成され、その基
本セルの遅延特性に変化が生じるという欠点がある。つ
まり、予め所定の遅延特性を有するものとして定義され
ている基本セルを接続して所望の特性を実現する集積回
路を設計したとしても、実際に作成された集積回路にお
いては、前記の第２層メタル信号配線６３による容量結
合の影響によって所望の特性が得られないということが
生じていた。
【０００６】なお、特開平９−８１４０号公報（ＩＰＣ
Ｈ０１Ｌ ２１／８２）に開示されている半導体集積
回路装置は、自動配線ツールによって予期しない長い配
線が形成された場合の不具合（設計者が意図しないよう
な大きな負荷容量の発生）が生じた場合に、設計変更が
容易に行えるように予備的な駆動回路を配置したもので
あり、設計変更はやはり必要になるという欠点がある。
また、特開平８−３０６７７３号公報（ＩＰＣ Ｈ０１
Ｌ ２１／７６８）に開示されている半導体装置は、信
号配線の容量増大による信号の遅延を防止すべく、ダミ
ー信号配線を設けてこれに同位相の信号を供給すること
で、寄生容量の充放電を行わせないようにしたものであ
る。しかしながら、かかる構造を、各基本セルに適用す
ることは現実的ではい。
Ｈ０１Ｌ ２１／８２）に開示されている半導体集積
回路装置は、自動配線ツールによって予期しない長い配
線が形成された場合の不具合（設計者が意図しないよう
な大きな負荷容量の発生）が生じた場合に、設計変更が
容易に行えるように予備的な駆動回路を配置したもので
あり、設計変更はやはり必要になるという欠点がある。
また、特開平８−３０６７７３号公報（ＩＰＣ Ｈ０１
Ｌ ２１／７６８）に開示されている半導体装置は、信
号配線の容量増大による信号の遅延を防止すべく、ダミ
ー信号配線を設けてこれに同位相の信号を供給すること
で、寄生容量の充放電を行わせないようにしたものであ
る。しかしながら、かかる構造を、各基本セルに適用す
ることは現実的ではい。
【０００７】この発明は、上記の事情に鑑み、上層配線
による基本セルとの間での寄生容量の発生を防止し、基
本セルの予定されている遅延特性が実際の作成において
も保障されるようにした半導体装置を提供することを目
的とする。
による基本セルとの間での寄生容量の発生を防止し、基
本セルの予定されている遅延特性が実際の作成において
も保障されるようにした半導体装置を提供することを目
的とする。
【０００８】
【課題を解決するための手段】この発明の半導体装置
は、上記の課題を解決するために、所定の単位論理機能
を有する基本セルを備えて構成される半導体装置におい
て、前記基本セルは、電源用の導電体層及びグランド用
の導電体層によって当該セルの略全体が覆われているこ
とを特徴とする。
は、上記の課題を解決するために、所定の単位論理機能
を有する基本セルを備えて構成される半導体装置におい
て、前記基本セルは、電源用の導電体層及びグランド用
の導電体層によって当該セルの略全体が覆われているこ
とを特徴とする。
【０００９】上記の構成であれば、基本セルの略全体を
覆う大きさの電源用の導電体層及びグランド用の導電体
層が形成されているので、基本セルは前記導電体層によ
って上層配線からシールドされることになる。従って、
実際の作成において基本セル上に上層配線が通ったとし
ても、当該上層配線による寄生容量の影響を受けること
がなくなり、当該基本セルの予定されている遅延特性が
実際の作成においても保障される。
覆う大きさの電源用の導電体層及びグランド用の導電体
層が形成されているので、基本セルは前記導電体層によ
って上層配線からシールドされることになる。従って、
実際の作成において基本セル上に上層配線が通ったとし
ても、当該上層配線による寄生容量の影響を受けること
がなくなり、当該基本セルの予定されている遅延特性が
実際の作成においても保障される。
【００１０】
【発明の実施の形態】以下、この発明の実施の形態を図
１に基づいて説明する。
１に基づいて説明する。
【００１１】図１（ａ）は、インバータ回路を成す基本
セル及びこの基本セル上を通る上層信号配線を示した平
面図であり、同図（ｂ）はそのＢ−Ｂ矢視断面図であ
る。この発明の実施の形態の半導体装置は、上記図１に
示す構造の基本セルを備えて構成されることになる。
セル及びこの基本セル上を通る上層信号配線を示した平
面図であり、同図（ｂ）はそのＢ−Ｂ矢視断面図であ
る。この発明の実施の形態の半導体装置は、上記図１に
示す構造の基本セルを備えて構成されることになる。
【００１２】前記インバータ回路は、Ｐ型の半導体基板
１にＮ型ＭＯＳ２とＰ型ＭＯＳ３を備える。Ｎ型ＭＯＳ
２は、ゲート絶縁膜２ａ上に形成されたポリシリコンか
ら成るゲート電極２ｂ、及びこのゲート電極２ｂを挟む
ように形成されたＮ型拡散領域（ソース，ドレイン）２
ｃ，２ｃから成る。また、Ｐ型ＭＯＳ３は、Ｎウェル領
域３ｄに形成されており、ゲート絶縁膜３ａ上に形成さ
れたポリシリコンから成るゲート電極３ｂ、及びこのゲ
ート電極３ｂを挟むように形成されたＰ型拡散領域（ソ
ース，ドレイン）３ｃ，３ｃから成る。
１にＮ型ＭＯＳ２とＰ型ＭＯＳ３を備える。Ｎ型ＭＯＳ
２は、ゲート絶縁膜２ａ上に形成されたポリシリコンか
ら成るゲート電極２ｂ、及びこのゲート電極２ｂを挟む
ように形成されたＮ型拡散領域（ソース，ドレイン）２
ｃ，２ｃから成る。また、Ｐ型ＭＯＳ３は、Ｎウェル領
域３ｄに形成されており、ゲート絶縁膜３ａ上に形成さ
れたポリシリコンから成るゲート電極３ｂ、及びこのゲ
ート電極３ｂを挟むように形成されたＰ型拡散領域（ソ
ース，ドレイン）３ｃ，３ｃから成る。
【００１３】前記の半導体基板１上には、第１の絶縁層
４を介して第１配線層が形成されている。第１層メタル
電源配線５は、コンタクトホールを介してＰ型ＭＯＳ３
のソースとなる拡散領域３ｃに接続されており、第１層
メタルグランド配線６は、コンタクトホールを介してＮ
型ＭＯＳ２のソースとなる拡散領域２ｃに接続されてい
る。また、第１の第１層メタル信号配線７は、コンタク
トホールを介してＰ型ＭＯＳ３のドレイン及びＮ型ＭＯ
Ｓ２のドレインに接続されており、第２の第１層メタル
信号配線８は、コンタクトホールを介してＰ型ＭＯＳ３
のゲート電極３ｂ及びＮ型ＭＯＳ２のゲート電極２ｂに
接続されている。
４を介して第１配線層が形成されている。第１層メタル
電源配線５は、コンタクトホールを介してＰ型ＭＯＳ３
のソースとなる拡散領域３ｃに接続されており、第１層
メタルグランド配線６は、コンタクトホールを介してＮ
型ＭＯＳ２のソースとなる拡散領域２ｃに接続されてい
る。また、第１の第１層メタル信号配線７は、コンタク
トホールを介してＰ型ＭＯＳ３のドレイン及びＮ型ＭＯ
Ｓ２のドレインに接続されており、第２の第１層メタル
信号配線８は、コンタクトホールを介してＰ型ＭＯＳ３
のゲート電極３ｂ及びＮ型ＭＯＳ２のゲート電極２ｂに
接続されている。
【００１４】そして、第１の絶縁層４上に形成された第
２の絶縁層１０上には、電源用のメタル層１１及びグラ
ンド用のメタル層１２が当該インバータを成す基本セル
の略全体を覆う大きさで形成されている。上記の電源用
のメタル層１１はビアホールを介して第１層メタル電源
配線５に接続され、グランド用のメタル層１２はビアホ
ールを介して第１層メタルグランド配線６に接続されて
いる。これらメタル層１１，１２は、第２配線層を成す
ことになる。また、この第２配線層には、出力電極部１
３及び入力電極部１４が前記電源用のメタル層１１及び
グランド用のメタル層１２に接触しないように形成され
ている。前記出力電極部１３は、第２の絶縁層１０に形
成されたビアホールを介して前記第１の第１層メタル信
号配線７に接続され、前記入力電極部１４は、第２の絶
縁層１０に形成されたビアホールを介して前記第２の第
１層メタル信号配線８に接続される。
２の絶縁層１０上には、電源用のメタル層１１及びグラ
ンド用のメタル層１２が当該インバータを成す基本セル
の略全体を覆う大きさで形成されている。上記の電源用
のメタル層１１はビアホールを介して第１層メタル電源
配線５に接続され、グランド用のメタル層１２はビアホ
ールを介して第１層メタルグランド配線６に接続されて
いる。これらメタル層１１，１２は、第２配線層を成す
ことになる。また、この第２配線層には、出力電極部１
３及び入力電極部１４が前記電源用のメタル層１１及び
グランド用のメタル層１２に接触しないように形成され
ている。前記出力電極部１３は、第２の絶縁層１０に形
成されたビアホールを介して前記第１の第１層メタル信
号配線７に接続され、前記入力電極部１４は、第２の絶
縁層１０に形成されたビアホールを介して前記第２の第
１層メタル信号配線８に接続される。
【００１５】第２の絶縁層１０上には第３の絶縁層１５
が形成されており、この第３の絶縁層１５上には第３層
配線であるメタル上層配線１６が当該基本セルの上方を
横切るように形成されている。
が形成されており、この第３の絶縁層１５上には第３層
配線であるメタル上層配線１６が当該基本セルの上方を
横切るように形成されている。
【００１６】上記の構成であれば、基本セルの略全体を
覆う大きさの電源用のメタル層１１及びグランド用のメ
タル層１２が、第１層配線層（５，６，７，８）とメタ
ル上層配線１６との間に形成されているので、基本セル
は前記メタル層１１，１２によってメタル上層配線１６
からシールドされることになる。従って、実際の作成に
おいて基本セル上にメタル上層配線１６が通ったとして
も、当該メタル上層配線１６による寄生容量は発生せ
ず、当該基本セルの予定されている遅延特性が実際の作
成においても保障されることになる。また、電源用のメ
タル層１１及びグランド用のメタル層１２が当該インバ
ータを成す基本セルの略全体を覆う大きさで形成されて
いることにより、基本セルへの電源及びグランドの供給
が容易になるとともにノイズにも強くなる。
覆う大きさの電源用のメタル層１１及びグランド用のメ
タル層１２が、第１層配線層（５，６，７，８）とメタ
ル上層配線１６との間に形成されているので、基本セル
は前記メタル層１１，１２によってメタル上層配線１６
からシールドされることになる。従って、実際の作成に
おいて基本セル上にメタル上層配線１６が通ったとして
も、当該メタル上層配線１６による寄生容量は発生せ
ず、当該基本セルの予定されている遅延特性が実際の作
成においても保障されることになる。また、電源用のメ
タル層１１及びグランド用のメタル層１２が当該インバ
ータを成す基本セルの略全体を覆う大きさで形成されて
いることにより、基本セルへの電源及びグランドの供給
が容易になるとともにノイズにも強くなる。
【００１７】なお、この実施の形態では、電源側ライン
として電源用のメタル層１１及び第１層メタル電源配線
５を設け、また、グランド側ラインとしてグランド用の
メタル層１２及び第１層メタルグランド配線６を設けた
が、これに限らず、電源用のメタル層１１のみを形成し
て絶縁層４，１０を貫通するホールにて拡散領域３ｃに
接続する構造、同様にグランド用のメタル層１２のみを
形成して絶縁層４，１０を貫通するホールにて拡散領域
２ｃに接続する構造を採用してもよいものである。
として電源用のメタル層１１及び第１層メタル電源配線
５を設け、また、グランド側ラインとしてグランド用の
メタル層１２及び第１層メタルグランド配線６を設けた
が、これに限らず、電源用のメタル層１１のみを形成し
て絶縁層４，１０を貫通するホールにて拡散領域３ｃに
接続する構造、同様にグランド用のメタル層１２のみを
形成して絶縁層４，１０を貫通するホールにて拡散領域
２ｃに接続する構造を採用してもよいものである。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、上層配線による基本セルとの間での寄生容量の発生
を防止し、基本セルの予定されている遅延特性を実際の
作成においても保障できるという効果を奏する。
ば、上層配線による基本セルとの間での寄生容量の発生
を防止し、基本セルの予定されている遅延特性を実際の
作成においても保障できるという効果を奏する。
【図１】同図（ａ）は、この発明の実施の形態の半導体
装置の基本セルを示した平面図であり、同図（ｂ）はそ
のＢ−Ｂ矢視断面図である。
装置の基本セルを示した平面図であり、同図（ｂ）はそ
のＢ−Ｂ矢視断面図である。
【図２】同図（ａ）は、従来の半導体装置の基本セルを
示した平面図であり、同図（ｂ）はそのＡ−Ａ矢視断面
図である。
示した平面図であり、同図（ｂ）はそのＡ−Ａ矢視断面
図である。
１ Ｐ型の半導体基板 ２ Ｎ型ＭＯＳ ３ Ｐ型ＭＯＳ ４ 第１の絶縁層 ５ 第１層メタル電源配線 ６ 第１層メタルグランド配線 ７ 第１の第１層メタル信号配線 ８ 第２の第１層メタル信号配線 １０ 第２の絶縁層 １１ 電源用のメタル層 １２ グランド用のメタル層 １３ 出力電極部 １４ 入力電極部 １５ 第３の絶縁層 １６ メタル上層配線
Claims (1)
- 【請求項１】 所定の単位論理機能を有する基本セルを
備えて構成される半導体装置において、前記基本セル
は、電源用の導電体層及びグランド用の導電体層によっ
て当該セルの略全体が覆われていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13886598A JPH11330434A (ja) | 1998-05-20 | 1998-05-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13886598A JPH11330434A (ja) | 1998-05-20 | 1998-05-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330434A true JPH11330434A (ja) | 1999-11-30 |
Family
ID=15231943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13886598A Pending JPH11330434A (ja) | 1998-05-20 | 1998-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330434A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479605B1 (ko) * | 2002-07-19 | 2005-03-30 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| US7076756B2 (en) | 2002-11-05 | 2006-07-11 | Ricoh Company, Ltd. | Layout design method of semiconductor integrated circuit, and semiconductor integrated circuit, with high integration level of multiple level metalization |
-
1998
- 1998-05-20 JP JP13886598A patent/JPH11330434A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479605B1 (ko) * | 2002-07-19 | 2005-03-30 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| US7076756B2 (en) | 2002-11-05 | 2006-07-11 | Ricoh Company, Ltd. | Layout design method of semiconductor integrated circuit, and semiconductor integrated circuit, with high integration level of multiple level metalization |
| US7426707B2 (en) | 2002-11-05 | 2008-09-16 | Ricoh Company, Ltd. | Layout design method for semiconductor integrated circuit, and semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9147652B2 (en) | Layout structure of standard cell, standard cell library, and layout structure of semiconductor integrated circuit | |
| JP3926011B2 (ja) | 半導体装置の設計方法 | |
| WO2020110733A1 (ja) | 半導体集積回路装置 | |
| JP2002033399A (ja) | 半導体集積回路及びその製造方法 | |
| JPH10189600A (ja) | 半導体集積回路、半導体集積回路の設計方法および製造方法 | |
| US7723790B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6591406B2 (en) | Semiconductor apparatus including bypass capacitor having structure for making automatic design easy, and semiconductor apparatus layout method | |
| US4688070A (en) | Semiconductor integrated circuit device | |
| JP2822781B2 (ja) | マスタスライス方式半導体集積回路装置 | |
| JPH0434309B2 (ja) | ||
| JPH1084083A (ja) | 静電気保護回路を備えた半導体装置 | |
| KR100366905B1 (ko) | 온칩커패시터를구비한반도체집적회로 | |
| JP3057975B2 (ja) | 集積回路の配線 | |
| JPH04216668A (ja) | 半導体集積回路 | |
| US6346427B1 (en) | Parameter adjustment in a MOS integrated circuit | |
| JP2900908B2 (ja) | 半導体装置およびその製造方法 | |
| JP2003243522A (ja) | 抵抗素子を使用した半導体装置 | |
| JPH11330434A (ja) | 半導体装置 | |
| JPH05198672A (ja) | セル設計方法、及びそれを用いた半導体集積回路の製造方法 | |
| US20020109205A1 (en) | Semiconductor device, method of creating pattern of the same, method of manufacturing the same, and apparatus for creating pattern of the same | |
| JPH10173055A (ja) | セルベース半導体装置及びスタンダードセル | |
| JP2001203270A (ja) | 半導体集積回路の配線方法および半導体集積回路 | |
| JPH0677442A (ja) | 半導体集積回路の製造方法 | |
| JPH02280353A (ja) | 半導体集積回路 | |
| JPH0566737B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040810 |