JPH11330473A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH11330473A JPH11330473A JP10128393A JP12839398A JPH11330473A JP H11330473 A JPH11330473 A JP H11330473A JP 10128393 A JP10128393 A JP 10128393A JP 12839398 A JP12839398 A JP 12839398A JP H11330473 A JPH11330473 A JP H11330473A
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- insulating film
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板に形成されるＭＩＳＦＥＴの高速
動作を実現すると同時に、ＭＩＳＦＥＴの動作不良を防
ぐことのできる技術を提供する。 【解決手段】 ｎ+ 型半導体領域６と埋め込み絶縁膜２
との間およびｐ+ 型半導体領域１４と埋め込み絶縁膜２
との間に１０16ｃｍ-3程度の低濃度の不純物が導入され
た薄膜シリコン層３を設けることにより、零バイアスに
おけるｎ+ 型半導体領域６の空乏層およびｐ+ 型半導体
領域１４の空乏層が常に埋め込み絶縁膜２に接するの
で、寄生容量を低く抑えてＭＩＳＦＥＴの動作速度を向
上することができる。同時に、薄膜シリコン層３を厚く
することが可能となり、素子分離用絶縁膜４の下に薄膜
シリコン層３が設けられるので、薄膜シリコン層３の電
位が固定できて、電位変動によるＭＩＳＦＥＴの動作不
良を防ぐことができる。
動作を実現すると同時に、ＭＩＳＦＥＴの動作不良を防
ぐことのできる技術を提供する。 【解決手段】 ｎ+ 型半導体領域６と埋め込み絶縁膜２
との間およびｐ+ 型半導体領域１４と埋め込み絶縁膜２
との間に１０16ｃｍ-3程度の低濃度の不純物が導入され
た薄膜シリコン層３を設けることにより、零バイアスに
おけるｎ+ 型半導体領域６の空乏層およびｐ+ 型半導体
領域１４の空乏層が常に埋め込み絶縁膜２に接するの
で、寄生容量を低く抑えてＭＩＳＦＥＴの動作速度を向
上することができる。同時に、薄膜シリコン層３を厚く
することが可能となり、素子分離用絶縁膜４の下に薄膜
シリコン層３が設けられるので、薄膜シリコン層３の電
位が固定できて、電位変動によるＭＩＳＦＥＴの動作不
良を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＳＯＩ（Silicon
On Insulator）基板上に形成される相補型ＭＯＳＦＥＴ
（ComplementaryMetal Oxide Semiconductor Field Eff
ect Transistor ；ＣＭＯＳＦＥＴ）を有する半導体集
積回路装置に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＳＯＩ（Silicon
On Insulator）基板上に形成される相補型ＭＯＳＦＥＴ
（ComplementaryMetal Oxide Semiconductor Field Eff
ect Transistor ；ＣＭＯＳＦＥＴ）を有する半導体集
積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＳＯＩ基板の0.１〜0.３μｍ程度の薄膜
シリコン層に形成されるＭＩＳＦＥＴ（Metal Insulato
r Semiconductor FET ）は、そのソース、ドレインを構
成する半導体領域の底面を埋め込み絶縁膜で絶縁できる
ことから、バルク基板に形成されるＭＩＳＦＥＴに比べ
て寄生容量を小さくすることができる。
シリコン層に形成されるＭＩＳＦＥＴ（Metal Insulato
r Semiconductor FET ）は、そのソース、ドレインを構
成する半導体領域の底面を埋め込み絶縁膜で絶縁できる
ことから、バルク基板に形成されるＭＩＳＦＥＴに比べ
て寄生容量を小さくすることができる。
【０００３】さらに、隣接するＭＩＳＦＥＴ間を電気的
に分離する素子分離用絶縁膜を薄膜シリコン層の表面に
厚く形成することによって、ラッチアップ現象または隣
接するＭＩＳＦＥＴ間のリーク現象などを抑制すること
ができる。すなわち、ＭＩＳＦＥＴの活性領域を完全に
絶縁膜で囲むことによって、寄生容量の低減と寄生トラ
ンジスタ効果の抑制とを実現することが可能となる。
に分離する素子分離用絶縁膜を薄膜シリコン層の表面に
厚く形成することによって、ラッチアップ現象または隣
接するＭＩＳＦＥＴ間のリーク現象などを抑制すること
ができる。すなわち、ＭＩＳＦＥＴの活性領域を完全に
絶縁膜で囲むことによって、寄生容量の低減と寄生トラ
ンジスタ効果の抑制とを実現することが可能となる。
【０００４】しかし、完全に絶縁膜で囲まれた活性領域
に形成されたＭＩＳＦＥＴを動作させると、ＭＩＳＦＥ
Ｔのチャネル領域で発生した少数キャリアが拡散せずに
蓄積し、薄膜シリコン層の電位が変動するという問題が
生じる。
に形成されたＭＩＳＦＥＴを動作させると、ＭＩＳＦＥ
Ｔのチャネル領域で発生した少数キャリアが拡散せずに
蓄積し、薄膜シリコン層の電位が変動するという問題が
生じる。
【０００５】そこで、発生した少数キャリアを拡散さ
せ、さらに、薄膜シリコン層の電位を固定するために、
素子分離領域を構成する素子分離用絶縁膜が埋め込み絶
縁膜に接しないようなＭＩＳＦＥＴ構造が検討されてい
る。
せ、さらに、薄膜シリコン層の電位を固定するために、
素子分離領域を構成する素子分離用絶縁膜が埋め込み絶
縁膜に接しないようなＭＩＳＦＥＴ構造が検討されてい
る。
【０００６】ＳＯＩ基板に形成された上記構造のＭＩＳ
ＦＥＴについては、例えば、アイ・イー・イー・イー・
シンポジウム・オン・ブイ・エル・エス・アイ・テクノ
ロジー（IEEE Symposium on VLSI Technology, Digest
of Technical Papers. PP.92〜PP.93, 1996 ）などに記
載がある。
ＦＥＴについては、例えば、アイ・イー・イー・イー・
シンポジウム・オン・ブイ・エル・エス・アイ・テクノ
ロジー（IEEE Symposium on VLSI Technology, Digest
of Technical Papers. PP.92〜PP.93, 1996 ）などに記
載がある。
【０００７】
【発明が解決しようとする課題】しかしながら、本発明
者は、ＳＯＩ基板を構成する薄膜シリコン層に形成され
るＭＩＳＦＥＴを開発するにあたり、以下の問題点を見
いだした。
者は、ＳＯＩ基板を構成する薄膜シリコン層に形成され
るＭＩＳＦＥＴを開発するにあたり、以下の問題点を見
いだした。
【０００８】すなわち、半導体集積回路装置の高速化お
よび高集積化に伴って、ＳＯＩ基板に形成されるＭＩＳ
ＦＥＴは微細化され、ＭＩＳＦＥＴのソース、ドレイン
を構成する半導体領域も浅く形成される。しかし、ソー
ス、ドレインを構成する半導体領域を浅くした場合、Ｍ
ＩＳＦＥＴの寄生容量を小さく維持するためには、薄膜
シリコン層の厚さを薄くする必要がある。
よび高集積化に伴って、ＳＯＩ基板に形成されるＭＩＳ
ＦＥＴは微細化され、ＭＩＳＦＥＴのソース、ドレイン
を構成する半導体領域も浅く形成される。しかし、ソー
ス、ドレインを構成する半導体領域を浅くした場合、Ｍ
ＩＳＦＥＴの寄生容量を小さく維持するためには、薄膜
シリコン層の厚さを薄くする必要がある。
【０００９】一方、薄膜シリコン層の電位を固定するた
めには、素子分離領域の下に薄膜シリコン層を設ける必
要があり、従って、薄膜シリコン層の厚さを薄くする場
合、素子分離用絶縁膜の厚さを薄くしなくてはならな
い。しかし、ソース、ドレインを構成する半導体領域
は、通常、イオン打ち込み法で不純物イオンを薄膜シリ
コン層へ導入することによって形成されるので、素子分
離用絶縁膜の厚さが薄すぎると、この不純物イオンが素
子分離用絶縁膜の下の薄膜シリコン層へ漏れてしまう。
めには、素子分離領域の下に薄膜シリコン層を設ける必
要があり、従って、薄膜シリコン層の厚さを薄くする場
合、素子分離用絶縁膜の厚さを薄くしなくてはならな
い。しかし、ソース、ドレインを構成する半導体領域
は、通常、イオン打ち込み法で不純物イオンを薄膜シリ
コン層へ導入することによって形成されるので、素子分
離用絶縁膜の厚さが薄すぎると、この不純物イオンが素
子分離用絶縁膜の下の薄膜シリコン層へ漏れてしまう。
【００１０】本発明の目的は、ＳＯＩ基板上に形成され
るＭＩＳＦＥＴの高速動作を実現すると同時に、動作不
良を防ぐことができる技術を提供することにある。
るＭＩＳＦＥＴの高速動作を実現すると同時に、動作不
良を防ぐことができる技術を提供することにある。
【００１１】本発明の他の目的は、ＳＯＩ基板上に形成
されるＭＩＳＦＥＴの微細化を実現することができる技
術を提供することにある。
されるＭＩＳＦＥＴの微細化を実現することができる技
術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】（１）本発明の半導体集積回路装置は、支
持基板上に埋め込み絶縁膜を介して薄膜シリコン層が形
成されたＳＯＩ基板の前記薄膜シリコン層にＭＩＳＦＥ
Ｔが形成され、前記ＭＩＳＦＥＴのソース、ドレインを
構成する半導体領域が前記埋め込み絶縁膜に接しておら
ず、前記ソース、ドレインを構成する半導体領域と前記
埋め込み絶縁膜との間隔が約0.１μｍ以上あり、前記ソ
ース、ドレインを構成する半導体領域と前記埋め込み絶
縁膜との間の前記薄膜シリコン層に導入され、チャネル
の導電型とは反対の導電型の不純物の濃度が約１０17ｃ
ｍ-3以下、ゲート電極の下の薄膜シリコン層に導入され
た不純物の濃度が約１０18ｃｍ-3以上に設定されている
ものである。
持基板上に埋め込み絶縁膜を介して薄膜シリコン層が形
成されたＳＯＩ基板の前記薄膜シリコン層にＭＩＳＦＥ
Ｔが形成され、前記ＭＩＳＦＥＴのソース、ドレインを
構成する半導体領域が前記埋め込み絶縁膜に接しておら
ず、前記ソース、ドレインを構成する半導体領域と前記
埋め込み絶縁膜との間隔が約0.１μｍ以上あり、前記ソ
ース、ドレインを構成する半導体領域と前記埋め込み絶
縁膜との間の前記薄膜シリコン層に導入され、チャネル
の導電型とは反対の導電型の不純物の濃度が約１０17ｃ
ｍ-3以下、ゲート電極の下の薄膜シリコン層に導入され
た不純物の濃度が約１０18ｃｍ-3以上に設定されている
ものである。
【００１５】（２）また、本発明の半導体集積回路装置
の製造方法は、前記ＭＩＳＦＥＴの製造方法において、
まず、ＳＯＩ基板の薄膜シリコン層上にゲート絶縁膜お
よびゲート電極を順次形成した後、前記ゲート電極の側
壁に絶縁膜によって構成されるサイドウォールスペーサ
を形成する。次に、チャネルの導電型とは反対の導電型
の第１の不純物イオンを、前記ゲート電極の下では前記
薄膜シリコン層中で不純物濃度が最大となり、ソース、
ドレインを構成する半導体領域の下では埋め込み絶縁膜
中で不純物濃度が最大となるように前記ＳＯＩ基板へ注
入し、次いで、チャネルの導電型と同じ導電型の第２の
不純物イオンを前記ＳＯＩ基板へ注入することによっ
て、前記ソース、ドレインを構成する半導体領域を前記
薄膜シリコン層の表面に形成するものである。
の製造方法は、前記ＭＩＳＦＥＴの製造方法において、
まず、ＳＯＩ基板の薄膜シリコン層上にゲート絶縁膜お
よびゲート電極を順次形成した後、前記ゲート電極の側
壁に絶縁膜によって構成されるサイドウォールスペーサ
を形成する。次に、チャネルの導電型とは反対の導電型
の第１の不純物イオンを、前記ゲート電極の下では前記
薄膜シリコン層中で不純物濃度が最大となり、ソース、
ドレインを構成する半導体領域の下では埋め込み絶縁膜
中で不純物濃度が最大となるように前記ＳＯＩ基板へ注
入し、次いで、チャネルの導電型と同じ導電型の第２の
不純物イオンを前記ＳＯＩ基板へ注入することによっ
て、前記ソース、ドレインを構成する半導体領域を前記
薄膜シリコン層の表面に形成するものである。
【００１６】上記した手段によれば、ソース、ドレイン
を構成する半導体領域と埋め込み絶縁膜との間に薄膜シ
リコン層を設けても、この薄膜シリコン層に導入された
不純物の濃度が約１０17ｃｍ-3以下と低いので、零バイ
アスにおいてソース、ドレインを構成する半導体領域の
空乏層が常に埋め込み絶縁膜に接し、寄生容量が低く抑
えられてＭＩＳＦＥＴの高速動作を実現することができ
る。従って、ＳＯＩ基板の活性層である薄膜シリコン層
を厚くすることが可能となり、素子分離用絶縁膜と埋め
込み絶縁膜との間に薄膜シリコン層が設けられるので薄
膜シリコン層の電位が固定できて、電位変動によるＭＩ
ＳＦＥＴの動作不良を防ぐことができる。
を構成する半導体領域と埋め込み絶縁膜との間に薄膜シ
リコン層を設けても、この薄膜シリコン層に導入された
不純物の濃度が約１０17ｃｍ-3以下と低いので、零バイ
アスにおいてソース、ドレインを構成する半導体領域の
空乏層が常に埋め込み絶縁膜に接し、寄生容量が低く抑
えられてＭＩＳＦＥＴの高速動作を実現することができ
る。従って、ＳＯＩ基板の活性層である薄膜シリコン層
を厚くすることが可能となり、素子分離用絶縁膜と埋め
込み絶縁膜との間に薄膜シリコン層が設けられるので薄
膜シリコン層の電位が固定できて、電位変動によるＭＩ
ＳＦＥＴの動作不良を防ぐことができる。
【００１７】また、ゲート電極の下の薄膜シリコン層に
は約１０18ｃｍ-3以上の高濃度の不純物が導入されるの
でショートチャネル効果が抑制されて、短チャネルのＭ
ＩＳＦＥＴを形成することができる。
は約１０18ｃｍ-3以上の高濃度の不純物が導入されるの
でショートチャネル効果が抑制されて、短チャネルのＭ
ＩＳＦＥＴを形成することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】図１は、本発明の一実施の形態であるＳＯ
Ｉ基板に形成されたＣＭＯＳＦＥＴを示すＳＯＩ基板の
要部断面図である。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
Ｉ基板に形成されたＣＭＯＳＦＥＴを示すＳＯＩ基板の
要部断面図である。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００２０】Ｑ1 はｎチャネル型ＭＩＳＦＥＴ，Ｑ2 は
ｐチャネル型ＭＩＳＦＥＴである。ＳＯＩ基板は、支持
基板１と、支持基板１上に設けられた埋め込み絶縁膜２
と、埋め込み絶縁膜２上に設けられた薄膜シリコン層３
とによって構成されており、ｎチャネル型ＭＩＳＦＥＴ
Ｑ1 およびｐチャネル型ＭＩＳＦＥＴＱ2 は、それぞれ
素子分離用絶縁膜４で囲まれた薄膜シリコン層３に設け
られた活性領域に形成される。
ｐチャネル型ＭＩＳＦＥＴである。ＳＯＩ基板は、支持
基板１と、支持基板１上に設けられた埋め込み絶縁膜２
と、埋め込み絶縁膜２上に設けられた薄膜シリコン層３
とによって構成されており、ｎチャネル型ＭＩＳＦＥＴ
Ｑ1 およびｐチャネル型ＭＩＳＦＥＴＱ2 は、それぞれ
素子分離用絶縁膜４で囲まれた薄膜シリコン層３に設け
られた活性領域に形成される。
【００２１】ｎチャネル型ＭＩＳＦＥＴＱ1 は、薄膜シ
リコン層３に形成された不純物濃度が１０16ｃｍ-3程度
のｐ型ウエル５上に形成され、このｐ型ウエル５の表面
には、一対のｎ+ 型半導体領域６によってソース、ドレ
インが構成されている。ｎ+型半導体領域６の深さは、
例えば約１２０ｎｍであり、ｎ+ 型半導体領域６と埋め
込み絶縁膜２との間隔は、例えば約１００ｎｍである。
リコン層３に形成された不純物濃度が１０16ｃｍ-3程度
のｐ型ウエル５上に形成され、このｐ型ウエル５の表面
には、一対のｎ+ 型半導体領域６によってソース、ドレ
インが構成されている。ｎ+型半導体領域６の深さは、
例えば約１２０ｎｍであり、ｎ+ 型半導体領域６と埋め
込み絶縁膜２との間隔は、例えば約１００ｎｍである。
【００２２】上記一対のｎ+ 型半導体領域６の間のｐ型
ウエル５上に酸化シリコン膜でゲート絶縁膜７が構成さ
れ、その上にはｎ型の多結晶シリコン膜でｎ+ 型ゲート
電極８ａが構成されている。
ウエル５上に酸化シリコン膜でゲート絶縁膜７が構成さ
れ、その上にはｎ型の多結晶シリコン膜でｎ+ 型ゲート
電極８ａが構成されている。
【００２３】ｎチャネル型ＭＩＳＦＥＴＱ1 を形成する
活性領域の周囲に設けられた素子分離用絶縁膜４の下に
は薄膜シリコン層３があり、この薄膜シリコン層３には
不純物濃度が１０18ｃｍ-3程度の高濃度の第１のｐ+ 型
不純物領域９が形成されている。
活性領域の周囲に設けられた素子分離用絶縁膜４の下に
は薄膜シリコン層３があり、この薄膜シリコン層３には
不純物濃度が１０18ｃｍ-3程度の高濃度の第１のｐ+ 型
不純物領域９が形成されている。
【００２４】ｎ+ 型ゲート電極８ａの下に位置するｐ型
ウエル５には、不純物濃度が１０18ｃｍ-3程度の高濃度
の第２のｐ+ 型不純物領域１０が形成されている。ま
た、ｐ型ウエル５の電位を固定するためのｐ+ 型半導体
領域１１が素子分離用絶縁膜４で囲まれたｐ型ウエル５
の表面に形成されており、ｐ+ 型半導体領域１１の不純
物濃度は１０18ｃｍ-3程度である。
ウエル５には、不純物濃度が１０18ｃｍ-3程度の高濃度
の第２のｐ+ 型不純物領域１０が形成されている。ま
た、ｐ型ウエル５の電位を固定するためのｐ+ 型半導体
領域１１が素子分離用絶縁膜４で囲まれたｐ型ウエル５
の表面に形成されており、ｐ+ 型半導体領域１１の不純
物濃度は１０18ｃｍ-3程度である。
【００２５】ｎ+ 型ゲート電極８ａの表面、ソース、ド
レインを構成するｎ+ 型半導体領域６の表面およびｐ+
型半導体領域１１の表面には、低抵抗のチタンシリサイ
ド膜１２が形成されている。
レインを構成するｎ+ 型半導体領域６の表面およびｐ+
型半導体領域１１の表面には、低抵抗のチタンシリサイ
ド膜１２が形成されている。
【００２６】同様に、ｐチャネル型ＭＩＳＦＥＴＱ
2 は、薄膜シリコン層３に形成された不純物濃度が１０
16ｃｍ-3程度のｎ型ウエル１３上に形成され、このｎ型
ウエル１３の表面には、一対のｐ+ 型半導体領域１４に
よってソース、ドレインが構成されている。ｐ+ 型半導
体領域１４の深さは、例えば約１２０ｎｍであり、ｐ+
型半導体領域１４と埋め込み絶縁膜２と間隔は、例えば
約１００ｎｍである。
2 は、薄膜シリコン層３に形成された不純物濃度が１０
16ｃｍ-3程度のｎ型ウエル１３上に形成され、このｎ型
ウエル１３の表面には、一対のｐ+ 型半導体領域１４に
よってソース、ドレインが構成されている。ｐ+ 型半導
体領域１４の深さは、例えば約１２０ｎｍであり、ｐ+
型半導体領域１４と埋め込み絶縁膜２と間隔は、例えば
約１００ｎｍである。
【００２７】上記一対のｐ+ 型半導体領域１４の間のｎ
型ウエル１３上に酸化シリコン膜でゲート絶縁膜７が構
成され、その上にはｐ型の多結晶シリコン膜でｐ+ 型ゲ
ート電極８ｂが構成されている。
型ウエル１３上に酸化シリコン膜でゲート絶縁膜７が構
成され、その上にはｐ型の多結晶シリコン膜でｐ+ 型ゲ
ート電極８ｂが構成されている。
【００２８】ｐチャネル型ＭＩＳＦＥＴＱ2 を形成する
活性領域の周囲に設けられた素子分離用絶縁膜４の下に
は薄膜シリコン層３があり、この薄膜シリコン層３には
不純物濃度が１０18ｃｍ-3程度の高濃度の第１のｎ+ 型
不純物領域１５が形成されている。
活性領域の周囲に設けられた素子分離用絶縁膜４の下に
は薄膜シリコン層３があり、この薄膜シリコン層３には
不純物濃度が１０18ｃｍ-3程度の高濃度の第１のｎ+ 型
不純物領域１５が形成されている。
【００２９】ｐ+ 型ゲート電極８ｂの下に位置するｎ型
ウエル１３には、不純物濃度が１０18ｃｍ-3程度の高濃
度の第２のｎ+ 型不純物領域１６が形成されている。ま
た、ｎ型ウエル１３の電位を固定するためのｎ+ 型半導
体領域１７が素子分離用絶縁膜４で囲まれたｎ型ウエル
１３の表面に形成されており、ｎ+ 型半導体領域１７の
不純物濃度は１０18ｃｍ-3程度である。
ウエル１３には、不純物濃度が１０18ｃｍ-3程度の高濃
度の第２のｎ+ 型不純物領域１６が形成されている。ま
た、ｎ型ウエル１３の電位を固定するためのｎ+ 型半導
体領域１７が素子分離用絶縁膜４で囲まれたｎ型ウエル
１３の表面に形成されており、ｎ+ 型半導体領域１７の
不純物濃度は１０18ｃｍ-3程度である。
【００３０】ｐ+ 型ゲート電極８ｂの表面、ソース、ド
レインを構成するｐ+ 型半導体領域１４の表面およびｎ
+ 型半導体領域１７の表面には、低抵抗のチタンシリサ
イド膜１２が形成されている。
レインを構成するｐ+ 型半導体領域１４の表面およびｎ
+ 型半導体領域１７の表面には、低抵抗のチタンシリサ
イド膜１２が形成されている。
【００３１】次に、本実施の形態の前記ＣＭＯＳＦＥＴ
の製造方法を図２〜図７を用いて説明する。
の製造方法を図２〜図７を用いて説明する。
【００３２】図２に示すように、ＳＯＩ基板は支持基板
１、埋め込み絶縁膜２および薄膜シリコン層３によって
構成されており、薄膜シリコン層３がｎチャネル型ＭＩ
ＳＦＥＴＱ1 およびｐチャネル型ＭＩＳＦＥＴＱ2 が形
成される活性層である。なお、埋め込み絶縁膜２の厚さ
は、例えば約２００ｎｍ、薄膜シリコン層３の厚さは、
例えば約２２５ｎｍである。
１、埋め込み絶縁膜２および薄膜シリコン層３によって
構成されており、薄膜シリコン層３がｎチャネル型ＭＩ
ＳＦＥＴＱ1 およびｐチャネル型ＭＩＳＦＥＴＱ2 が形
成される活性層である。なお、埋め込み絶縁膜２の厚さ
は、例えば約２００ｎｍ、薄膜シリコン層３の厚さは、
例えば約２２５ｎｍである。
【００３３】まず、図３に示すように、薄膜シリコン層
３に不純物濃度が、例えば１０16ｃｍ-3程度のｐ型ウエ
ル５およびｎ型ウエル１３を形成する。次に、薄膜シリ
コン層３の表面に厚さ約１０ｎｍの酸化シリコン膜１８
を形成した後、化学的気相成長（Chemical Vapor Depos
ition ；ＣＶＤ）法によって、厚さ約１００ｎｍの窒化
シリコン膜１９を上記酸化シリコン膜１８上に堆積す
る。次いで、レジストパターンをマスクとして窒化シリ
コン膜１９および酸化シリコン膜１８を順次エッチング
し、素子分離領域２０ａ，２０ｂの窒化シリコン膜１９
および酸化シリコン膜１８を除去する。
３に不純物濃度が、例えば１０16ｃｍ-3程度のｐ型ウエ
ル５およびｎ型ウエル１３を形成する。次に、薄膜シリ
コン層３の表面に厚さ約１０ｎｍの酸化シリコン膜１８
を形成した後、化学的気相成長（Chemical Vapor Depos
ition ；ＣＶＤ）法によって、厚さ約１００ｎｍの窒化
シリコン膜１９を上記酸化シリコン膜１８上に堆積す
る。次いで、レジストパターンをマスクとして窒化シリ
コン膜１９および酸化シリコン膜１８を順次エッチング
し、素子分離領域２０ａ，２０ｂの窒化シリコン膜１９
および酸化シリコン膜１８を除去する。
【００３４】次に、窒化シリコン膜１９をマスクとして
薄膜シリコン層３をエッチングし、薄膜シリコン層３に
約１７０ｎｍの深さの溝２１を形成する。従って、溝２
１の下には約５０ｎｍの厚さの薄膜シリコン層３が残る
ことになる。
薄膜シリコン層３をエッチングし、薄膜シリコン層３に
約１７０ｎｍの深さの溝２１を形成する。従って、溝２
１の下には約５０ｎｍの厚さの薄膜シリコン層３が残る
ことになる。
【００３５】次いで、レジストパターンでｎ型ウエル１
３上を覆った後、窒化シリコン膜１９をマスクとして素
子分離領域２０ａの薄膜シリコン層３にｐ型の不純物イ
オン２２、例えばボロン（Ｂ）イオンをイオン打ち込み
法によって注入する。Ｂイオンは、例えば７ｋｅＶの加
速エネルギーで５×１０12ｃｍ-2程度打ち込まれる。こ
れによって、ｎチャネル型ＭＩＳＦＥＴＱ1 の素子分離
領域２０ａの薄膜シリコン層３には、ｎチャネル型ＭＩ
ＳＦＥＴＱ1 のチャネルと反対の導電型のｐ型の不純物
が１０18ｃｍ-3程度導入される。
３上を覆った後、窒化シリコン膜１９をマスクとして素
子分離領域２０ａの薄膜シリコン層３にｐ型の不純物イ
オン２２、例えばボロン（Ｂ）イオンをイオン打ち込み
法によって注入する。Ｂイオンは、例えば７ｋｅＶの加
速エネルギーで５×１０12ｃｍ-2程度打ち込まれる。こ
れによって、ｎチャネル型ＭＩＳＦＥＴＱ1 の素子分離
領域２０ａの薄膜シリコン層３には、ｎチャネル型ＭＩ
ＳＦＥＴＱ1 のチャネルと反対の導電型のｐ型の不純物
が１０18ｃｍ-3程度導入される。
【００３６】同様に、レジストパターンでｐ型ウエル５
上を覆った後、窒化シリコン膜１９をマスクとして素子
分離領域２０ｂの薄膜シリコン層３にｎ型の不純物イオ
ン２３、例えばリン（Ｐ）イオンをイオン打ち込み法に
よって注入する。Ｐイオンは、例えば２０ｋｅＶの加速
エネルギーで５×１０12ｃｍ-2程度打ち込まれる。これ
によって、ｐチャネル型ＭＩＳＦＥＴＱ2 の素子分離領
域２０ｂの薄膜シリコン層３には、ｐチャネル型ＭＩＳ
ＦＥＴＱ2 のチャネルと反対の導電型のｎ型の不純物が
１０18ｃｍ-3程度導入される。
上を覆った後、窒化シリコン膜１９をマスクとして素子
分離領域２０ｂの薄膜シリコン層３にｎ型の不純物イオ
ン２３、例えばリン（Ｐ）イオンをイオン打ち込み法に
よって注入する。Ｐイオンは、例えば２０ｋｅＶの加速
エネルギーで５×１０12ｃｍ-2程度打ち込まれる。これ
によって、ｐチャネル型ＭＩＳＦＥＴＱ2 の素子分離領
域２０ｂの薄膜シリコン層３には、ｐチャネル型ＭＩＳ
ＦＥＴＱ2 のチャネルと反対の導電型のｎ型の不純物が
１０18ｃｍ-3程度導入される。
【００３７】次に、図４に示すように、ＳＯＩ基板上に
ＣＶＤ法によって、約２５０ｎｍの厚さの酸化シリコン
膜（図示せず）を堆積した後、窒化シリコン膜１９を停
止膜としてこの酸化シリコン膜の表面を、例えば化学的
機械研磨（Chemical Mechanical Polishing ；ＣＭＰ）
法で平坦化することによって、前記溝２１に酸化シリコ
ン膜を埋め込み、酸化シリコン膜によって構成される素
子分離用絶縁膜４を形成する。この後、窒化シリコン膜
１９を除去し、続いて酸化シリコン膜１８を除去する。
ＣＶＤ法によって、約２５０ｎｍの厚さの酸化シリコン
膜（図示せず）を堆積した後、窒化シリコン膜１９を停
止膜としてこの酸化シリコン膜の表面を、例えば化学的
機械研磨（Chemical Mechanical Polishing ；ＣＭＰ）
法で平坦化することによって、前記溝２１に酸化シリコ
ン膜を埋め込み、酸化シリコン膜によって構成される素
子分離用絶縁膜４を形成する。この後、窒化シリコン膜
１９を除去し、続いて酸化シリコン膜１８を除去する。
【００３８】次に、図５に示すように、薄膜シリコン層
３の表面に酸化シリコン膜によって構成されるゲート絶
縁膜７を約3.５ｎｍの厚さで形成する。次いで、ＳＯＩ
基板上に多結晶シリコン膜（図示せず）を堆積する。こ
の多結晶シリコン膜の厚さは、例えば２００ｎｍであ
る。
３の表面に酸化シリコン膜によって構成されるゲート絶
縁膜７を約3.５ｎｍの厚さで形成する。次いで、ＳＯＩ
基板上に多結晶シリコン膜（図示せず）を堆積する。こ
の多結晶シリコン膜の厚さは、例えば２００ｎｍであ
る。
【００３９】次に、レジストパターンでｎ型ウエル１３
上を覆った後、ｐ型ウエル領域５上の多結晶シリコン膜
にｎ型の不純物イオン、例えばＰイオンをイオン打ち込
み法によって導入する。Ｐイオンは、例えば３０ｋｅＶ
の加速エネルギーで２×１０15ｃｍ-2程度多結晶シリコ
ン膜に打ち込まれる。
上を覆った後、ｐ型ウエル領域５上の多結晶シリコン膜
にｎ型の不純物イオン、例えばＰイオンをイオン打ち込
み法によって導入する。Ｐイオンは、例えば３０ｋｅＶ
の加速エネルギーで２×１０15ｃｍ-2程度多結晶シリコ
ン膜に打ち込まれる。
【００４０】同様に、レジストパターンでｐ型ウエル５
上を覆った後、ｎ型ウエル領域１３上の多結晶シリコン
膜にｐ型の不純物イオン、例えばＢイオンをイオン打ち
込み法によって導入する。Ｂイオンは、例えば１０ｋｅ
Ｖの加速エネルギーで２×１０15ｃｍ-2程度多結晶シリ
コン膜に打ち込まれる。
上を覆った後、ｎ型ウエル領域１３上の多結晶シリコン
膜にｐ型の不純物イオン、例えばＢイオンをイオン打ち
込み法によって導入する。Ｂイオンは、例えば１０ｋｅ
Ｖの加速エネルギーで２×１０15ｃｍ-2程度多結晶シリ
コン膜に打ち込まれる。
【００４１】次いで、レジストパターンをマスクとして
前記多結晶シリコン膜をエッチングし、ｎチャネル型Ｍ
ＩＳＦＥＴＱ1 の高濃度のｎ+ 型ゲート電極８ａおよび
ｐチャネル型ＭＩＳＦＥＴＱ2 の高濃度のｐ+ 型ゲート
電極８ｂを形成する。
前記多結晶シリコン膜をエッチングし、ｎチャネル型Ｍ
ＩＳＦＥＴＱ1 の高濃度のｎ+ 型ゲート電極８ａおよび
ｐチャネル型ＭＩＳＦＥＴＱ2 の高濃度のｐ+ 型ゲート
電極８ｂを形成する。
【００４２】次に、ＳＯＩ基板上にＣＶＤ法によって、
約１００ｎｍの厚さの酸化シリコン膜（図示せず）を堆
積した後、この酸化シリコン膜をＲＩＥ（Reactive Ion
Etching）法でエッチングして、ｎ+ 型ゲート電極８ａ
およびｐ+ 型ゲート電極８ｂの各々の側壁にサイドウォ
ールスペーサ２４を形成する。
約１００ｎｍの厚さの酸化シリコン膜（図示せず）を堆
積した後、この酸化シリコン膜をＲＩＥ（Reactive Ion
Etching）法でエッチングして、ｎ+ 型ゲート電極８ａ
およびｐ+ 型ゲート電極８ｂの各々の側壁にサイドウォ
ールスペーサ２４を形成する。
【００４３】次に、図６に示すように、レジストパター
ンでｎ型ウエル１３上を覆った後、ｐ型ウエル領域５に
ｐ型の不純物イオン２５をイオン打ち込み法によって注
入する。この際、ｐ型の不純物イオン２５の飛程が約３
５０ｎｍとなるように、上記ｐ型の不純物イオン２５の
打ち込みの条件、例えば加速エネルギーおよびドーズ量
は設定される。
ンでｎ型ウエル１３上を覆った後、ｐ型ウエル領域５に
ｐ型の不純物イオン２５をイオン打ち込み法によって注
入する。この際、ｐ型の不純物イオン２５の飛程が約３
５０ｎｍとなるように、上記ｐ型の不純物イオン２５の
打ち込みの条件、例えば加速エネルギーおよびドーズ量
は設定される。
【００４４】これによって、ｎ+ 型ゲート電極８ａの下
の領域では、ｐ型の不純物イオン２５は薄膜シリコン層
３に注入され、一方、ｎ+ 型ゲート電極８ａの下以外の
領域では、ｐ型の不純物イオン２５の多くは埋め込み絶
縁膜２の中に注入される。
の領域では、ｐ型の不純物イオン２５は薄膜シリコン層
３に注入され、一方、ｎ+ 型ゲート電極８ａの下以外の
領域では、ｐ型の不純物イオン２５の多くは埋め込み絶
縁膜２の中に注入される。
【００４５】例えば、Ｂイオンを注入する場合は、その
加速エネルギーおよびドーズ量はそれぞれ１２５ｋｅＶ
および５×１０12ｃｍ-2に設定される。これによって、
ｎ+型ゲート電極８ａの下の薄膜シリコン層３にはＢイ
オンが１０18ｃｍ-3程度導入される。一方、埋め込み絶
縁膜２中の不純物イオンは拡散しにくく、薄膜シリコン
層３へほとんど拡散することはないので、ｎ+ 型ゲート
電極８ａの下以外の領域の薄膜シリコン層３にはＢイオ
ンは導入されない。
加速エネルギーおよびドーズ量はそれぞれ１２５ｋｅＶ
および５×１０12ｃｍ-2に設定される。これによって、
ｎ+型ゲート電極８ａの下の薄膜シリコン層３にはＢイ
オンが１０18ｃｍ-3程度導入される。一方、埋め込み絶
縁膜２中の不純物イオンは拡散しにくく、薄膜シリコン
層３へほとんど拡散することはないので、ｎ+ 型ゲート
電極８ａの下以外の領域の薄膜シリコン層３にはＢイオ
ンは導入されない。
【００４６】同様に、レジストパターンでｐ型ウエル５
上を覆った後、ｎ型ウエル領域１３にｎ型の不純物イオ
ン２６をイオン打ち込み法によって注入する。この際、
ｎ型の不純物イオン２６の飛程が約３５０ｎｍとなるよ
うに、上記ｎ型の不純物イオン２６の打ち込みの条件、
例えば加速エネルギーおよびドーズ量は設定される。
上を覆った後、ｎ型ウエル領域１３にｎ型の不純物イオ
ン２６をイオン打ち込み法によって注入する。この際、
ｎ型の不純物イオン２６の飛程が約３５０ｎｍとなるよ
うに、上記ｎ型の不純物イオン２６の打ち込みの条件、
例えば加速エネルギーおよびドーズ量は設定される。
【００４７】これによって、ｐ+ 型ゲート電極８ｂの下
の領域では、ｎ型の不純物イオン２６は薄膜シリコン層
３に注入され、一方、ｐ+ 型ゲート電極８ｂの下以外の
領域では、ｎ型の不純物イオン２６の多くは埋め込み絶
縁膜２の中に注入される。
の領域では、ｎ型の不純物イオン２６は薄膜シリコン層
３に注入され、一方、ｐ+ 型ゲート電極８ｂの下以外の
領域では、ｎ型の不純物イオン２６の多くは埋め込み絶
縁膜２の中に注入される。
【００４８】例えば、Ｐイオンを注入する場合は、その
加速エネルギーおよびドーズ量はそれぞれ２８５ｋｅＶ
および５×１０12ｃｍ-2に設定される。これによって、
ｐ+型ゲート電極８ｂの下の薄膜シリコン層３にはＰイ
オンが１０18ｃｍ-3程度導入される。一方、埋め込み絶
縁膜２中の不純物イオンは拡散しにくく、薄膜シリコン
層３へほとんど拡散することはないので、ｐ+ 型ゲート
電極８ｂの下以外の領域の薄膜シリコン層３にはＰイオ
ンは導入されない。
加速エネルギーおよびドーズ量はそれぞれ２８５ｋｅＶ
および５×１０12ｃｍ-2に設定される。これによって、
ｐ+型ゲート電極８ｂの下の薄膜シリコン層３にはＰイ
オンが１０18ｃｍ-3程度導入される。一方、埋め込み絶
縁膜２中の不純物イオンは拡散しにくく、薄膜シリコン
層３へほとんど拡散することはないので、ｐ+ 型ゲート
電極８ｂの下以外の領域の薄膜シリコン層３にはＰイオ
ンは導入されない。
【００４９】次に、ｎ+ 型ゲート電極８ａおよびサイド
ウォールスペーサ２４をマスクとしてｎチャネル型ＭＩ
ＳＦＥＴＱ1 が形成されるｐ型ウエル５の活性領域にイ
オン打ち込み法によってｎ型の不純物イオン２７、例え
ば砒素（Ａｓ）イオンを注入する。この時、ｐチャネル
型ＭＩＳＦＥＴＱ2 のｎ型ウエル１３の電位を固定する
ために設けられた活性領域２８にも上記ｎ型の不純物イ
オン２７は注入される。
ウォールスペーサ２４をマスクとしてｎチャネル型ＭＩ
ＳＦＥＴＱ1 が形成されるｐ型ウエル５の活性領域にイ
オン打ち込み法によってｎ型の不純物イオン２７、例え
ば砒素（Ａｓ）イオンを注入する。この時、ｐチャネル
型ＭＩＳＦＥＴＱ2 のｎ型ウエル１３の電位を固定する
ために設けられた活性領域２８にも上記ｎ型の不純物イ
オン２７は注入される。
【００５０】同様に、ｐ+ 型ゲート電極８ｂおよびサイ
ドウォールスペーサ２４をマスクとしてｐチャネル型Ｍ
ＩＳＦＥＴＱ2 が形成されるｎ型ウエル１３の活性領域
にイオン打ち込み法によってｐ型の不純物イオン２９、
例えばフッ化ボロン（ＢＦ2）イオンを注入する。この
時、ｎチャネル型ＭＩＳＦＥＴＱ1 のｐ型ウエル５の電
位を固定するために設けられた活性領域３０にも上記ｐ
型の不純物イオン２８は注入される。
ドウォールスペーサ２４をマスクとしてｐチャネル型Ｍ
ＩＳＦＥＴＱ2 が形成されるｎ型ウエル１３の活性領域
にイオン打ち込み法によってｐ型の不純物イオン２９、
例えばフッ化ボロン（ＢＦ2）イオンを注入する。この
時、ｎチャネル型ＭＩＳＦＥＴＱ1 のｐ型ウエル５の電
位を固定するために設けられた活性領域３０にも上記ｐ
型の不純物イオン２８は注入される。
【００５１】この後、図７に示すように、ＳＯＩ基板
に、例えば９５０℃の温度で約１０秒間の熱処理を施し
て、イオン打ち込み法によって注入されたｐ型の不純物
イオン２２，２５，２９およびｎ型の不純物イオン２
３，２６，２７を活性化する。
に、例えば９５０℃の温度で約１０秒間の熱処理を施し
て、イオン打ち込み法によって注入されたｐ型の不純物
イオン２２，２５，２９およびｎ型の不純物イオン２
３，２６，２７を活性化する。
【００５２】これによって、ｎチャネル型ＭＩＳＦＥＴ
Ｑ1 では深さが約１２０ｎｍのソース、ドレインを構成
する高濃度のｎ+ 型半導体領域６およびｐ+ 型半導体領
域１１が形成され、ｐチャネル型ＭＩＳＦＥＴＱ2 では
深さが約１２０ｎｍのソース、ドレインを構成する高濃
度のｐ+ 型半導体領域１４およびｎ+ 型半導体領域１７
が形成される。さらに、ｎチャネル型ＭＩＳＦＥＴＱ1
が形成された活性領域の周囲に設けられた素子分離用絶
縁膜４の下の薄膜シリコン層３には高濃度の第１のｐ+
型不純物領域９が形成され、ｐチャネル型ＭＩＳＦＥＴ
Ｑ2 が形成された活性領域の周囲に設けられた素子分離
用絶縁膜４の下の薄膜シリコン層３には高濃度の第１の
ｎ+ 型不純物領域１５が形成される。さらに、ｎチャネ
ル型ＭＩＳＦＥＴＱ1 のゲート電極８ａの下の薄膜シリ
コン層３には高濃度の第２のｐ+型不純物領域１０、お
よびｐチャネル型ＭＩＳＦＥＴＱ2 のゲート電極８ｂの
下の薄膜シリコン層３には高濃度の第２のｎ+ 型不純物
領域１６が形成される。
Ｑ1 では深さが約１２０ｎｍのソース、ドレインを構成
する高濃度のｎ+ 型半導体領域６およびｐ+ 型半導体領
域１１が形成され、ｐチャネル型ＭＩＳＦＥＴＱ2 では
深さが約１２０ｎｍのソース、ドレインを構成する高濃
度のｐ+ 型半導体領域１４およびｎ+ 型半導体領域１７
が形成される。さらに、ｎチャネル型ＭＩＳＦＥＴＱ1
が形成された活性領域の周囲に設けられた素子分離用絶
縁膜４の下の薄膜シリコン層３には高濃度の第１のｐ+
型不純物領域９が形成され、ｐチャネル型ＭＩＳＦＥＴ
Ｑ2 が形成された活性領域の周囲に設けられた素子分離
用絶縁膜４の下の薄膜シリコン層３には高濃度の第１の
ｎ+ 型不純物領域１５が形成される。さらに、ｎチャネ
ル型ＭＩＳＦＥＴＱ1 のゲート電極８ａの下の薄膜シリ
コン層３には高濃度の第２のｐ+型不純物領域１０、お
よびｐチャネル型ＭＩＳＦＥＴＱ2 のゲート電極８ｂの
下の薄膜シリコン層３には高濃度の第２のｎ+ 型不純物
領域１６が形成される。
【００５３】次に、ＳＯＩ基板の表面をフッ酸（ＨＦ）
水溶液によって清浄した後、厚さ約２５ｎｍのチタン膜
（図示せず）をスパッタリング法によってＳＯＩ基板上
に堆積する。その後、窒素雰囲気中で６５０℃の温度で
約１分間のＲＴＡ（Rapid Thermal Annealing ）法によ
りＳＯＩ基板に熱処理を施す。この熱処理によって、高
抵抗のチタンシリサイド膜（ＴｉＳｉx （０＜ｘ＜
２））（図示せず）をｎチャネル型ＭＩＳＦＥＴＱ1 の
ｎ+ 型ゲート電極８ａの表面、ソース、ドレインを構成
するｎ+ 型半導体領域６の表面およびｐ+ 型半導体領域
１１の表面、ならびにｐチャネル型ＭＩＳＦＥＴＱ2 の
ｐ+ 型ゲート電極８ｂの表面、ソース、ドレインを構成
するｐ+ 型半導体領域１４の表面およびｎ+ 型半導体領
域１７の表面に形成する。
水溶液によって清浄した後、厚さ約２５ｎｍのチタン膜
（図示せず）をスパッタリング法によってＳＯＩ基板上
に堆積する。その後、窒素雰囲気中で６５０℃の温度で
約１分間のＲＴＡ（Rapid Thermal Annealing ）法によ
りＳＯＩ基板に熱処理を施す。この熱処理によって、高
抵抗のチタンシリサイド膜（ＴｉＳｉx （０＜ｘ＜
２））（図示せず）をｎチャネル型ＭＩＳＦＥＴＱ1 の
ｎ+ 型ゲート電極８ａの表面、ソース、ドレインを構成
するｎ+ 型半導体領域６の表面およびｐ+ 型半導体領域
１１の表面、ならびにｐチャネル型ＭＩＳＦＥＴＱ2 の
ｐ+ 型ゲート電極８ｂの表面、ソース、ドレインを構成
するｐ+ 型半導体領域１４の表面およびｎ+ 型半導体領
域１７の表面に形成する。
【００５４】次に、未反応のチタン膜をＨ2 Ｏ2 とＮＨ
4 ＯＨとを含むエッチング液で除去した後、８５０℃の
温度で約１分間のＲＴＡ法によりＳＯＩ基板に熱処理を
施す。この熱処理によって、上記高抵抗のチタンシリサ
イド膜を低抵抗のチタンシリサイド膜（ＴｉＳｉ2 ）１
２に変える。
4 ＯＨとを含むエッチング液で除去した後、８５０℃の
温度で約１分間のＲＴＡ法によりＳＯＩ基板に熱処理を
施す。この熱処理によって、上記高抵抗のチタンシリサ
イド膜を低抵抗のチタンシリサイド膜（ＴｉＳｉ2 ）１
２に変える。
【００５５】その後、ＳＯＩ基板上に層間絶縁膜３１を
堆積し、この層間絶縁膜３１をエッチングしてコンタク
トホール３２を開孔した後、層間絶縁膜３１上に堆積し
た金属膜（図示せず）をエッチングして配線層３３を形
成することにより、前記図１に示した本実施の形態のＣ
ＭＯＳＦＥＴが完成する。
堆積し、この層間絶縁膜３１をエッチングしてコンタク
トホール３２を開孔した後、層間絶縁膜３１上に堆積し
た金属膜（図示せず）をエッチングして配線層３３を形
成することにより、前記図１に示した本実施の形態のＣ
ＭＯＳＦＥＴが完成する。
【００５６】このように、本実施の形態によれば、ｎチ
ャネル型ＭＩＳＦＥＴＱ1 のソース、ドレインを構成す
るｎ+ 型半導体領域６と埋め込み絶縁膜２との間および
ｐチャネル型ＭＩＳＦＥＴＱ2 のソース、ドレインを構
成するｐ+ 型半導体領域１４と埋め込み絶縁膜２との間
には、約0.１μｍの間隔があるが、この領域の薄膜シリ
コン層３の不純物濃度は１０16ｃｍ-3程度と低いので、
零バイアスにおける上記ｎ+ 型半導体領域６または上記
ｐ+ 型半導体領域１４の空乏層の伸びが0.１μｍ以上と
なり、常にこれらの空乏層が埋め込み絶縁膜２に達して
いるので、低い寄生容量を実現することができる。従っ
て、薄膜シリコン層３の厚さを厚くすることが可能とな
り、素子分離用絶縁膜４と埋め込み絶縁膜２との間に薄
膜シリコン層３が設けられるので、ｐ型ウエル５および
ｎ型ウエル１３の電位が固定できて、電位変動によるｎ
チャネル型ＭＩＳＦＥＴＱ1 およびｐチャネル型ＭＩＳ
ＦＥＴＱ2 の動作不良を防ぐことができる。
ャネル型ＭＩＳＦＥＴＱ1 のソース、ドレインを構成す
るｎ+ 型半導体領域６と埋め込み絶縁膜２との間および
ｐチャネル型ＭＩＳＦＥＴＱ2 のソース、ドレインを構
成するｐ+ 型半導体領域１４と埋め込み絶縁膜２との間
には、約0.１μｍの間隔があるが、この領域の薄膜シリ
コン層３の不純物濃度は１０16ｃｍ-3程度と低いので、
零バイアスにおける上記ｎ+ 型半導体領域６または上記
ｐ+ 型半導体領域１４の空乏層の伸びが0.１μｍ以上と
なり、常にこれらの空乏層が埋め込み絶縁膜２に達して
いるので、低い寄生容量を実現することができる。従っ
て、薄膜シリコン層３の厚さを厚くすることが可能とな
り、素子分離用絶縁膜４と埋め込み絶縁膜２との間に薄
膜シリコン層３が設けられるので、ｐ型ウエル５および
ｎ型ウエル１３の電位が固定できて、電位変動によるｎ
チャネル型ＭＩＳＦＥＴＱ1 およびｐチャネル型ＭＩＳ
ＦＥＴＱ2 の動作不良を防ぐことができる。
【００５７】さらに、ｎチャネル型ＭＩＳＦＥＴＱ1 の
ｎ+ 型ゲート電極８ａの下の薄膜シリコン層３には、１
０18ｃｍ-3程度の高濃度の不純物濃度を有する第２のｐ
+ 型不純物領域１０が形成されており、ショートチャネ
ル効果が抑制されて、実効チャネル長が約0.１５μｍ程
度までのｎチャネル型ＭＩＳＦＥＴＱ1 を正常に動作さ
せることができる。同様に、ｐチャネル型ＭＩＳＦＥＴ
Ｑ2 のｐ+ 型ゲート電極８ｂの下の薄膜シリコン層３に
は、１０18ｃｍ-3程度の高濃度の不純物濃度を有する第
２のｎ+ 型不純物領域１６が形成されており、ショート
チャネル効果が抑制されて、実効チャネル長が約0.１５
μｍ程度までのｐチャネル型ＭＩＳＦＥＴＱ2 を正常に
動作させることができる。
ｎ+ 型ゲート電極８ａの下の薄膜シリコン層３には、１
０18ｃｍ-3程度の高濃度の不純物濃度を有する第２のｐ
+ 型不純物領域１０が形成されており、ショートチャネ
ル効果が抑制されて、実効チャネル長が約0.１５μｍ程
度までのｎチャネル型ＭＩＳＦＥＴＱ1 を正常に動作さ
せることができる。同様に、ｐチャネル型ＭＩＳＦＥＴ
Ｑ2 のｐ+ 型ゲート電極８ｂの下の薄膜シリコン層３に
は、１０18ｃｍ-3程度の高濃度の不純物濃度を有する第
２のｎ+ 型不純物領域１６が形成されており、ショート
チャネル効果が抑制されて、実効チャネル長が約0.１５
μｍ程度までのｐチャネル型ＭＩＳＦＥＴＱ2 を正常に
動作させることができる。
【００５８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６０】本発明によれば、ソース、ドレインを構成
する半導体領域と埋め込み絶縁膜との間に約0.１μｍの
間隔を設けても、零バイアスにおけるソース、ドレイン
を構成する半導体領域の空乏層が常に埋め込み絶縁膜に
接し、寄生容量が低く抑えられるのでＭＩＳＦＥＴの高
速動作を実現することができる。さらに、薄膜シリコン
層を厚くすることが可能となり、素子分離用絶縁膜と埋
め込み絶縁膜との間に薄膜シリコン層が設けられるの
で、薄膜シリコン層の電位が固定できて、電位変動によ
るＭＩＳＦＥＴの動作不良を防ぐことができる。
する半導体領域と埋め込み絶縁膜との間に約0.１μｍの
間隔を設けても、零バイアスにおけるソース、ドレイン
を構成する半導体領域の空乏層が常に埋め込み絶縁膜に
接し、寄生容量が低く抑えられるのでＭＩＳＦＥＴの高
速動作を実現することができる。さらに、薄膜シリコン
層を厚くすることが可能となり、素子分離用絶縁膜と埋
め込み絶縁膜との間に薄膜シリコン層が設けられるの
で、薄膜シリコン層の電位が固定できて、電位変動によ
るＭＩＳＦＥＴの動作不良を防ぐことができる。
【００６１】また、本発明によれば、ゲート電極の下の
薄膜シリコン層に設けられた高濃度の不純物領域によっ
てショートチャネル効果が抑制されるので、短チャネル
のＭＩＳＦＥＴを形成することが可能となり、微細なＭ
ＩＳＦＥＴを形成することができる。
薄膜シリコン層に設けられた高濃度の不純物領域によっ
てショートチャネル効果が抑制されるので、短チャネル
のＭＩＳＦＥＴを形成することが可能となり、微細なＭ
ＩＳＦＥＴを形成することができる。
【図１】本発明の一実施の形態であるＣＭＯＳＦＥＴを
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
１ 支持基板 ２ 埋め込み絶縁膜 ３ 薄膜シリコン層 ４ 素子分離用絶縁膜 ５ ｐ型ウエル ６ ｎ+ 型半導体領域 ７ ゲート絶縁膜 ８ａ ｎ+ 型ゲート電極 ８ｂ ｐ+ 型ゲート電極 ９ 第１のｐ+ 型不純物領域 １０ 第２のｐ+ 型不純物領域 １１ ｐ+ 型半導体領域 １２ チタンシリサイド膜 １３ ｎ型ウエル １４ ｐ+ 型半導体領域 １５ 第１のｎ+ 型不純物領域 １６ 第２のｎ+ 型不純物領域 １７ ｎ+ 型半導体領域 １８ 酸化シリコン膜 １９ 窒化シリコン膜 ２０ａ 素子分離領域 ２０ｂ 素子分離領域 ２１ 溝 ２２ ｐ型の不純物イオン ２３ ｎ型の不純物イオン ２４ サイドウォールスペーサ ２５ ｐ型の不純物イオン ２６ ｎ型の不純物イオン ２７ ｎ型の不純物イオン ２８ 活性領域 ２９ ｐ型の不純物イオン ３０ 活性領域 ３１ 層間絶縁膜 ３２ コンタクトホール ３３ 配線層
Claims (8)
- 【請求項１】 支持基板上に埋め込み絶縁膜を介して薄
膜シリコン層が形成されたＳＯＩ基板の前記薄膜シリコ
ン層に電界効果トランジスタが形成された半導体集積回
路装置であって、前記電界効果トランジスタのドレイン
を構成する半導体領域が前記埋め込み絶縁膜に接してお
らず、前記半導体領域と前記埋め込み絶縁膜との間の前
記薄膜シリコン層に導入され、チャネルの導電型とは反
対の導電型の不純物の濃度が、前記電界効果トランジス
タのゲート電極の下部の前記薄膜シリコン層に導入され
た不純物の濃度よりも低いことを特徴とする半導体集積
回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記電界効果トランジスタが形成された活性領域
の周囲に設けられた素子分離用絶縁膜と前記埋め込み絶
縁膜との間には、前記薄膜シリコン層が介在しているこ
とを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記ゲート電極の下の前記薄膜シリコン
層に導入された不純物の濃度は、約１０18ｃｍ-3以上で
あることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置において、前記ドレインを構成する半導体領域と前
記埋め込み絶縁膜との間隔は、約0.１μｍ以上であり、
前記ドレインを構成する半導体領域と前記埋め込み絶縁
膜との間の前記薄膜シリコン層に導入された不純物の濃
度は、約１０17ｃｍ-3以下であることを特徴とする半導
体集積回路装置。 - 【請求項５】 請求項１または２記載の半導体集積回路
装置において、前記ドレインを構成する半導体領域の空
乏層が、零バイアスにおいて前記埋め込み絶縁膜に達し
ていることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項２記載の半導体集積回路装置にお
いて、前記素子分離用絶縁膜と前記埋め込み絶縁膜との
間の前記薄膜シリコン層に導入された不純物の濃度は、
約１０18ｃｍ-3以上であることを特徴とする半導体集積
回路装置。 - 【請求項７】 請求項１記載の半導体集積回路装置の製
造方法であって、(a).薄膜シリコン層上にゲート絶縁膜
およびゲート電極を順次形成する工程と、(b).前記ゲー
ト電極の側壁に絶縁膜によって構成されるサイドウォー
ルスペーサを形成する工程と、(c).チャネルの導電型と
は反対の導電型の第１の不純物イオンを、前記ゲート電
極の下では前記薄膜シリコン層中で不純物濃度が最大と
なり、ドレインを構成する半導体領域の下では埋め込み
絶縁膜中で不純物濃度が最大となる条件でＳＯＩ基板へ
注入する工程と、(d).チャネルの導電型と同じ導電型の
第２の不純物イオンをＳＯＩ基板へ注入することによっ
て、前記薄膜シリコン層の表面に前記ドレインを構成す
る半導体領域を形成する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項８】 請求項１記載の半導体集積回路装置の製
造方法であって、(a).薄膜シリコン層上にゲート絶縁膜
およびゲート電極を順次形成する工程と、(b).前記ゲー
ト電極の側壁に絶縁膜によって構成されるサイドウォー
ルスペーサを形成する工程と、(c).チャネルの導電型と
は反対の導電型の第１の不純物イオンを、前記ゲート電
極の下部においては前記薄膜シリコン層中で不純物濃度
が最大となり、ドレインを構成する第１の半導体領域の
下部においては埋め込み絶縁膜中で不純物濃度が最大と
なる条件で前記ＳＯＩ基板へ注入する工程と、(d).チャ
ネルの導電型と同じ導電型の第２の不純物イオンを前記
ＳＯＩ基板へ注入することによって、前記薄膜シリコン
層の表面に前記ドレインを構成する第１の半導体領域を
形成する工程と、(e).チャネルの導電型とは反対の導電
型の第３の不純物イオンを前記ＳＯＩ基板へ注入し、前
記薄膜シリコン層の電位を固定するための第２の半導体
領域を、前記ドレインを構成する第１の半導体領域が形
成されていない前記薄膜シリコン層の他の表面に形成す
る工程とを有することを特徴とする半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10128393A JPH11330473A (ja) | 1998-05-12 | 1998-05-12 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10128393A JPH11330473A (ja) | 1998-05-12 | 1998-05-12 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330473A true JPH11330473A (ja) | 1999-11-30 |
Family
ID=14983707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10128393A Pending JPH11330473A (ja) | 1998-05-12 | 1998-05-12 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330473A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243973A (ja) * | 1998-12-24 | 2000-09-08 | Mitsubishi Electric Corp | 半導体装置及びその製造方法並びに半導体装置の設計方法 |
| JP2001274264A (ja) * | 2000-03-24 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2005038959A (ja) * | 2003-07-17 | 2005-02-10 | Seiko Epson Corp | 半導体装置 |
| JP2006303530A (ja) * | 1998-12-24 | 2006-11-02 | Renesas Technology Corp | 半導体装置及びその製造方法並びに半導体装置の設計方法 |
| JP2006525677A (ja) * | 2003-04-21 | 2006-11-09 | シオプティカル インコーポレーテッド | シリコン・ベースの光デバイスの電子デバイスとのｃｍｏｓ互換集積化 |
-
1998
- 1998-05-12 JP JP10128393A patent/JPH11330473A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243973A (ja) * | 1998-12-24 | 2000-09-08 | Mitsubishi Electric Corp | 半導体装置及びその製造方法並びに半導体装置の設計方法 |
| JP2006303530A (ja) * | 1998-12-24 | 2006-11-02 | Renesas Technology Corp | 半導体装置及びその製造方法並びに半導体装置の設計方法 |
| US7741679B2 (en) | 1998-12-24 | 2010-06-22 | Renesas Technology Corp. | Semiconductor device, method of manufacturing same and method of designing same |
| JP2001274264A (ja) * | 2000-03-24 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2006525677A (ja) * | 2003-04-21 | 2006-11-09 | シオプティカル インコーポレーテッド | シリコン・ベースの光デバイスの電子デバイスとのｃｍｏｓ互換集積化 |
| JP2005038959A (ja) * | 2003-07-17 | 2005-02-10 | Seiko Epson Corp | 半導体装置 |
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