JPH11330954A - デジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 回転型もしくは走査型の記憶装置において、
情報が記録されている記録媒体の回転変動及び記録媒体
の偏心もしくは走査スピードの変化などがあっても、情
報の再生動作を安定にする。 【解決手段】 同期信号を生成するデジタルＰＬＬ回路
のＶＣＯを、積分器１とループフィルタ２とリング状に
配置したディレイライン３と基準クロック４とで構成
し、記録情報の周波数変化及び位相変化に追従可能とす
るものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディスク媒体上の
記録マークとそれに同期した同期信号を用いて再生動作
を行う光ディスク装置および磁気光ディスク装置などの
ために用いるデジタルＰＬＬ回路に関する。

【０００２】

【従来の技術】従来、位相比較器(乗算器)とデジタルフ
ィルタとデジタル電圧制御発振器から成るこの種のデジ
タルＰＬＬ回路では、同期信号を生成するために、電圧
制御発振器を直線的なディレイラインで構成するか、ま
たはディレイラインの反転出力をディレイライン入力と
した発振器型ディレイラインで構成していた。

【０００３】情報としてマークが記録されている記録媒
体を、回転もしくは走査させてデータを記録再生する記
憶装置では、回転の変動や記録媒体の偏心もしくは走査
スピードの変化などにより検出されるデータの周波数は
随時に変化する。

【０００４】ここで、電圧制御発振器（ＶＣＯ）を直線
的なディレイラインで構成したデジタルＰＬＬ回路にお
いては、入力されるデータの位相の変化のみに追従し、
周波数の変化に対して追従できなかった。また、ディレ
イラインの反転出力を入力とする発振器型ディレイライ
ンでは、周波数がステップ的に変化するためロックがは
ずれる場合があった。

【０００５】

【発明が解決しようとする課題】本発明の目的は、従来
の上記問題点に鑑み、回転型もしくは走査型の記憶装置
の再生用クロックを生成するためのデジタルＰＬＬ回路
等において、再生データの周波数が変化しても随時追従
することを可能とするデジタルＰＬＬ回路を提供するこ
とにある。

【０００６】

【課題を解決するための手段】本発明のデジタルＰＬＬ
回路は、上記の課題を解決するために、位相比較器とル
ープフィルタと電圧制御発振器とで構成され、データ信
号に同期した同期信号を生成するデジタルＰＬＬ回路に
おいて、前記電圧制御発振器を、リング状に配置したデ
ィレイラインで構成したことを特徴とするものである。

【０００７】また、リング状に配置したディレイライン
の総ディレイ量を可変することができる可変手段を備え
ている。

【０００８】また、電圧制御発振器を積分器とリング状
に配置したディレイラインとで構成する。また、電圧制
御発振器を積分器とカウンタとリング状に配置したディ
レイラインとで構成する。

【０００９】また、カウンタのカウント量を可変するこ
とができる可変手段を備えている。本発明により、回転
型もしくは走査型の記憶装置において、情報としてマー
クが記録されている記録媒体の回転変動及び記録媒体の
偏心もしくは走査スピードの変化により検出されるデー
タの周波数が随時変化しても、情報の再生動作を安定に
することができる。

【００１０】

【発明の実施の形態】まず、一般的な光ディスク装置の
構成では、記録媒体に記録されたマークを光学ヘッドで
検出し、この検出信号をパルス化手段によって記録マー
クに相当したデータパルスとし、このデータパルスをＰ
ＬＬ回路に入力し、ＰＬＬ回路でデータパルスに同期し
た同期信号(ＶＣＯクロック)を生成する。この同期信号
をもとにデータパルスをデータ列と認識し、情報の再生
を行っている。

【００１１】このときＰＬＬ回路では、位相比較器でデ
ータパルスと電圧制御発振器のＶＣＯクロックとの位相
を比較して位相差信号を出力し、位相差信号からループ
フィルタで電圧制御発振器のＶＣＯ制御信号を生成す
る。電圧制御発振器ではループフィルタからの制御信号
により出力クロックの位相が随時補正され、入力である
データパルスに同期したＶＣＯクロックを出力する。

【００１２】ここで、本発明の実施の形態について図面
を参照して説明する。

【００１３】図１は本実施形態のデジタルＰＬＬ回路内
のデジタル電圧制御発振器のブロック図である。

【００１４】図１において、電圧制御発振器ＶＣＯは、
積分器１と、カウンタ２と、リング状に配置したディレ
イライン３と、基準クロック４とから構成される。積分
器１は、デジタルＰＬＬ回路のループフィルタ（不図
示）からの位相差データを積分し、カウンタ２に対して
周波数差成分と位相差成分の両方の情報を位相差データ
として伝える。カウンタ２では、その位相差データの内
容によってリング状のディレイライン３のディレイ値の
選択をするための制御信号を生成する。リング状のディ
レイライン３では、基準クロック４をｎ種類のディレイ
値で遅延し、カウンタ２からの制御信号によりデータパ
ルスに同期したＶＣＯクロックを選択し、出力する。基
準クロック４は、例えば水晶発振器もしくはシンセサイ
ザなどで実現する。

【００１５】次に、デジタル電圧制御発振器の具体的な
構成について図面を参照して説明する。図２は本実施形
態におけるデジタル電圧制御発振器の構成例を示すブロ
ック図である。

【００１６】図２に示すように、積分器１は、加算器１
１とシフトレジスタ１２と減算器１３から構成される。
加算器１１とシフトレジスタ１２によりＶＣＯ制御信号
が積分された積分信号が出力される。カウンタ２は、組
み合せ回路１４とＵ／Ｄカウンタ１５から構成される。
組み合せ回路１４では、積分信号のうちＵ／Ｄカウンタ
１５で必要なビット数の情報だけを取り出す。そしてＵ
／Ｄカウンタ１５では組み合せ回路１４からの情報によ
り、１クロック毎にカウント値がアップまたはダウンす
る。このカウント値により後段のリング状のディレイラ
イン３が制御される。このとき、 Ｕ／Ｄカウンタ１５
を積分信号の大きさによって１度にアップまたはダウン
する量を変えられる可変ステップ型とすることにより、
追従範囲を広げることができる。

【００１７】リング状のディレイライン３は、ｎ個のデ
ィレイライン１６とセレクタ１７で構成される。ｎ個の
ディレイライン１６は、基準クロック４を各ディレイラ
インで遅延し、ｎ種類の遅延量の信号をそれぞれ出力す
る。セレクタ１７では、カウンタ２のカウント値に基づ
いてｎ個のディレイライン１６の出力のうち、最適な遅
延量の信号を選択する。それによりデータパルスに同期
した(位相差のない)信号、ＶＣＯクロックを出力する。
ここで、ｎ個のディレイライン１６の個数を変えてＶＣ
Ｏクロックの１周期の長さを変えることにより様々な基
本周波数に対応することができる。

【００１８】次に、デジタル電圧制御発振器の動作につ
いて図面を用いて詳しく説明する。まず、本実施形態に
おける位相一致動作について説明する。図３は本実施形
態における位相一致動作を説明するためのタイムチャー
トである。

【００１９】ここでは、データパルス１０１に比べてＶ
ＣＯクロック１０２の位相が進んでいる場合を示す。ま
た、ＶＣＯ制御信号１０３(ループフィルタからの位相
差データ)が、４ビットでリング状のディレイライン３
の１個のディレイ値に相当するものとする。

【００２０】データパルス１０１とＶＣＯ出力クロック
１０２との位相がデジタルＰＬＬ回路の位相比較器（不
図示）で比較され、ループフィルタで積分されたデータ
がＶＣＯ制御信号１０３である。このとき「１」という
ＶＣＯ制御信号１０３が図２の積分器１に入力されたと
すると、積分器１では「１」というデータが加算され続
け、図３に示すような加算データ１０４となる。この加
算データ１０４を図２のカウンタ２に入力すると、カウ
ンタ２は加算データ１０４が「１６」となったときに
「＋１」というカウント値１０５を出力する。「＋１」
というカウント値１０５によって図２のリング状のディ
レイライン３では、現在の遅延量よりも１個分遅延した
遅延量の信号が選択され、出力されるＶＣＯクロック１
０２はデータパルス１０１との位相が一致し、データパ
ルス１０１に同期したクロックとなる。また、「＋１」
というカウント値１０５は積分器１の減算器１３に入力
され、累積された加算データ１０４からカウント値１０
５の４ビット倍の値を減算することにより加算データ１
０４はリセットされ、位相差が生じるまでは「０」とい
う値のままでいる(図３参照)。

【００２１】次に、本実施形態における周波数一致動作
について説明する。図４は本実施形態における周波数一
致動作を説明するためのタイムチャートである。

【００２２】データパルス１０１とＶＣＯクロック１０
２の周波数が異なる場合の、リンク状のディレイライン
３の動作について説明する。

【００２３】例えば、データパルス１０１の周波数が、
ＶＣＯクロック１０２の周波数より低い場合、ＶＣＯク
ロック１０２はデータパルス１０１の周波数に追従する
ために周波数が低くなる方向に動作する。このときリン
グ状のディレイライン３では、１クロック毎に１番目の
ディレイライン出力、２番目のディレイライン出力、・
・ｎ番目のディレイライン出力と出力信号が選択されて
いく。そのときの各ディレイラインの信号を図４に示
す。

【００２４】図４には、基準クロック４の出力である基
本クロック１０６、１番目のディレイライン出力である
遅延データ１０７、２番目のディレイライン出力である
遅延データ１０８、・・ｎ−２番目のディレイライン出
力である遅延データ１０９、ｎ−１番目のディレイライ
ン出力である遅延データ１１０、ｎ番目のディレイライ
ン出力である遅延データ１１１、リング状のディレイラ
イン３の出力１１２である。

【００２５】リング状のディレイライン３の出力１１２
は、１クロック毎に各ディレイラインの遅延データ１０
６〜１１１が順番に選択される。ここでｎ番目のディレ
イラインの遅延データ１１１は、基本クロック１０６が
丁度一周期遅れた信号となる。つまり、ディレイライン
を１クロック毎に１〜ｎ番目、１〜ｎ番目と繰り返し選
択し続けることにより、リング状のディレイライン３の
出力１１２は、基本クロック１０６に対してｔ時間だけ
周期の長い周波数の信号となる。つまりＶＣＯクロック
１０２の周波数が低くなったわけであり、したがってデ
ータパルスの周波数に追従することが可能となる。

【００２６】ここで、ｔ時間を大きくすることにより追
従可能な周波数の差も大きくなるので、図２のＵ／Ｄカ
ウンタ１５を可変ステップ型にすることによりＰＬＬ回
路のロックレンジが広くなる。また、ロックレンジ(も
しくはチャプチャレンジ)を越えるような周波数につい
ては、基準クロック４の周波数及びリング状のディレイ
ライン３の個数ｎを変えることにより追従することが可
能となる。

【００２７】

【発明の効果】以上説明したように、本発明の構成によ
れば、回転型もしくは走査型の記憶装置において、情報
としてマークが記録されている記録媒体の回転変動及び
記録媒体の偏心もしくは走査スピードの変化などにより
検出されるデータの周波数が随時変化しても追従できる
ため、情報の再生動作を安定にすることができる。

【図面の簡単な説明】

【図１】本実施形態のデジタルＰＬＬ回路内のデジタル
電圧制御発振器のブロック図

【図２】本実施形態におけるデジタル電圧制御発振器の
構成例を示すブロック図

【図３】本実施形態における位相一致動作を説明するた
めのタイムチャート

【図４】本実施形態における周波数一致動作を説明する
ためのタイムチャート

【符号の説明】

１ 積分器 ２ カウンタ ３ リング状のディレイライン ４ 基準クロック １１ 加算器 １２ シフトレジスタ １３ 減算器 １４ 組み合せ回路 １５ Ｕ／Ｄカウンタ １６ ｎ個のディレイライン １７ セレクタ １０１ データパルス信号 １０２ ＶＣＯ出力クロック信号 １０３ 位相差データ信号 １０４ 加算データ信号 １０５ カウント値信号 １０６ 基本クロック信号 １０７ １番目のディレイラインの遅延データ信号 １０８ ２番目のディレイラインの遅延データ信号 １０９ ｎ−２番目のディレイラインの遅延データ信
号 １１０ ｎ−１番目のディレイラインの遅延データ信
号 １１１ ｎ番目のディレイラインの遅延データ信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 位相比較器とループフィルタと電圧制御
   発振器とで構成され、データ信号に同期した同期信号を
   生成するデジタルＰＬＬ回路において、前記電圧制御発
   振器を、リング状に配置したディレイラインで構成した
   ことを特徴とするデジタルＰＬＬ回路。
2. 【請求項２】 請求項１記載のデジタルＰＬＬ回路にお
   いて、前記リング状に配置したディレイラインの総ディ
   レイ量を可変することができる可変手段を備えたことを
   特徴とするデジタルＰＬＬ回路。
3. 【請求項３】 請求項１記載のデジタルＰＬＬ回路にお
   いて、前記電圧制御発振器を積分器とリング状に配置し
   たディレイラインとで構成したことを特徴とするデジタ
   ルＰＬＬ回路。
4. 【請求項４】 請求項１記載のデジタルＰＬＬ回路にお
   いて、前記電圧制御発振器を積分器とカウンタとリング
   状に配置したディレイラインとで構成したことを特徴と
   するデジタルＰＬＬ回路。
5. 【請求項５】 請求項４記載のデジタルＰＬＬ回路にお
   いて、前記カウンタのカウント量を可変することができ
   る可変手段を備えたことを特徴とするデジタルＰＬＬ回
   路。
6. 【請求項６】 光ディスク装置の記録情報の再生を行う
   ために用いることを特徴とする請求項１乃至５の内のい
   ずれか１項に記載のデジタルＰＬＬ回路。