JPH11338573A - クロック生成回路 - Google Patents
クロック生成回路Info
- Publication number
- JPH11338573A JPH11338573A JP10142902A JP14290298A JPH11338573A JP H11338573 A JPH11338573 A JP H11338573A JP 10142902 A JP10142902 A JP 10142902A JP 14290298 A JP14290298 A JP 14290298A JP H11338573 A JPH11338573 A JP H11338573A
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- JP
- Japan
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- frequency
- circuit
- frequency division
- frequency divider
- divider
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 複雑な位相整合回路が不要で、複数のクロッ
クを生成することができる簡易な回路構成のクロック生
成回路を提供する。 【解決手段】 電圧制御発振器の出力信号を一定分周比
で分周する固定分周器に加え、その分周比を一定の周期
でかつ一定の時間帯に亘って切り換えて分周する可変分
周器を設けている。
クを生成することができる簡易な回路構成のクロック生
成回路を提供する。 【解決手段】 電圧制御発振器の出力信号を一定分周比
で分周する固定分周器に加え、その分周比を一定の周期
でかつ一定の時間帯に亘って切り換えて分周する可変分
周器を設けている。
Description
【０００１】
【発明の属する技術分野】本発明はクロック生成回路、
特に、複数のクロックを生成することが可能なクロック
生成回路に関する。
特に、複数のクロックを生成することが可能なクロック
生成回路に関する。
【０００２】
【従来の技術】従来、複数の異なる周波数のクロックを
用いた装置、例えば通信機器等では、クロックの系統数
と同数のクロック生成回路を有しており、異なる周波数
のクロックを用いた回路間でデータの受け渡しを行う場
合には、これらのクロックの位相差を検出し位相の整合
を行うことが必要となるため、クロック生成回路の各々
に対して複雑な位相整合回路を設ける必要があった。
用いた装置、例えば通信機器等では、クロックの系統数
と同数のクロック生成回路を有しており、異なる周波数
のクロックを用いた回路間でデータの受け渡しを行う場
合には、これらのクロックの位相差を検出し位相の整合
を行うことが必要となるため、クロック生成回路の各々
に対して複雑な位相整合回路を設ける必要があった。
【０００３】
【発明が解決しようとする課題】従って、上記した従来
の複数の異種クロックを生成するクロック生成回路で
は、複雑な位相整合回路が必要であり、クロック生成回
路を有する機器の回路規模が大きく且つ複雑になるとい
う問題があった。本発明は、かかる点に鑑みてなされた
ものであり、複雑な位相整合回路が不要で、複数のクロ
ックを生成することができる簡易な回路構成のクロック
生成回路を提供することにある。
の複数の異種クロックを生成するクロック生成回路で
は、複雑な位相整合回路が必要であり、クロック生成回
路を有する機器の回路規模が大きく且つ複雑になるとい
う問題があった。本発明は、かかる点に鑑みてなされた
ものであり、複雑な位相整合回路が不要で、複数のクロ
ックを生成することができる簡易な回路構成のクロック
生成回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明によれば、電圧制
御発振器と、前記電圧制御発振器の出力信号を分周する
分周手段と、入力クロック信号及び前記分周器の出力信
号を位相比較し前記電圧制御発振器の発振周波数を制御
する位相比較器と、を有するクロック生成回路であっ
て、分周手段は、その分周比を一定の周期でかつ一定の
時間帯に亘って切り換えて分周する可変分周器と、一定
の分周比で分周する固定分周器と、を備えたことを特徴
としている。
御発振器と、前記電圧制御発振器の出力信号を分周する
分周手段と、入力クロック信号及び前記分周器の出力信
号を位相比較し前記電圧制御発振器の発振周波数を制御
する位相比較器と、を有するクロック生成回路であっ
て、分周手段は、その分周比を一定の周期でかつ一定の
時間帯に亘って切り換えて分周する可変分周器と、一定
の分周比で分周する固定分周器と、を備えたことを特徴
としている。
【０００５】
【発明の実施の形態】以下に本発明の実施例を図面を参
照しつつ詳細に説明する。図１に、本発明の１実施例で
あるクロック生成回路を備えた通信用多重化装置の構成
を概略的に示す。この通信用多重化装置においては、ｎ
系統（ｎは自然数）の複数の入力データの各々に対し
て、入力インターフェースに合わせて入力レベルを変換
するレベル変換回路２、レベル変換された信号を所定の
同一速度に変換し位相制御を行う第１の速度変換／位相
制御回路３、同一速度に変換されたデータを多重化する
多重化回路５、多重信号のレベルを後続装置の速度に変
換し位相制御を行う第２の速度変換／位相制御回路７、
各出力インターフェースに合わせた出力レベルに変換す
るレベル変換回路８、更に速度変換／位相制御回路３，
７及び多重化回路５にクロック信号を供給するクロック
生成回路１０を備えている。
照しつつ詳細に説明する。図１に、本発明の１実施例で
あるクロック生成回路を備えた通信用多重化装置の構成
を概略的に示す。この通信用多重化装置においては、ｎ
系統（ｎは自然数）の複数の入力データの各々に対し
て、入力インターフェースに合わせて入力レベルを変換
するレベル変換回路２、レベル変換された信号を所定の
同一速度に変換し位相制御を行う第１の速度変換／位相
制御回路３、同一速度に変換されたデータを多重化する
多重化回路５、多重信号のレベルを後続装置の速度に変
換し位相制御を行う第２の速度変換／位相制御回路７、
各出力インターフェースに合わせた出力レベルに変換す
るレベル変換回路８、更に速度変換／位相制御回路３，
７及び多重化回路５にクロック信号を供給するクロック
生成回路１０を備えている。
【０００６】また、クロック生成回路１０は、電圧制御
発振器（ＶＣＯ）１２、分周比を一定の周期で変化させ
て電圧制御発振器１２の出力信号を分周する可変分周器
１５、電圧制御発振器１２の出力信号を所定の一定分周
比で分周する固定分周器１７、入力クロック信号及び固
定分周器１７の出力信号を位相比較し電圧制御発振器１
２の発振周波数を制御する位相比較器（ＰＤ）１９を有
する。
発振器（ＶＣＯ）１２、分周比を一定の周期で変化させ
て電圧制御発振器１２の出力信号を分周する可変分周器
１５、電圧制御発振器１２の出力信号を所定の一定分周
比で分周する固定分周器１７、入力クロック信号及び固
定分周器１７の出力信号を位相比較し電圧制御発振器１
２の発振周波数を制御する位相比較器（ＰＤ）１９を有
する。
【０００７】図２は、本発明の１実施例であるクロック
生成回路１０の構成を概略的に示している。このクロッ
ク生成回路１０においては、可変分周器１５は、一定の
周期でクロック入力の１２分周又は１３分周を行う１２
／１３分周回路２１とカウンタ回路２５を有する。図２
に示す場合では、カウンタ回路２５は、予め設定したカ
ウント数である１５カウントしたときにパルス信号を、
又カウント数が１６のときにキャリ（桁上げ）信号を発
するように構成されている。１２／１３分周回路２１
は、これらの信号に応じて分周比が切り替わり、１２分
周を１５回行った後、１３分周を１回行うように構成さ
れている。すなわち、一定周期（１６回）の間で分周比
を変化させることができる。従って、周波数が１２．３
５２ＭＨｚの入力クロックに対し、可変分周器１５の平
均的な分周比は１２．０６２５（１２分周×１５回＋１
３分周×１回）となるため、第１の分周クロックとして
１．０２４ＭＨｚ（１２．３５２ＭＨｚ÷１２．０６２
５）が得られる。一方、固定分周器１７は入力クロック
の８分周を行い、１．５４４ＭＨｚ（１２．３５２ＭＨ
ｚ÷８）の第２の分周クロックが得られる。
生成回路１０の構成を概略的に示している。このクロッ
ク生成回路１０においては、可変分周器１５は、一定の
周期でクロック入力の１２分周又は１３分周を行う１２
／１３分周回路２１とカウンタ回路２５を有する。図２
に示す場合では、カウンタ回路２５は、予め設定したカ
ウント数である１５カウントしたときにパルス信号を、
又カウント数が１６のときにキャリ（桁上げ）信号を発
するように構成されている。１２／１３分周回路２１
は、これらの信号に応じて分周比が切り替わり、１２分
周を１５回行った後、１３分周を１回行うように構成さ
れている。すなわち、一定周期（１６回）の間で分周比
を変化させることができる。従って、周波数が１２．３
５２ＭＨｚの入力クロックに対し、可変分周器１５の平
均的な分周比は１２．０６２５（１２分周×１５回＋１
３分周×１回）となるため、第１の分周クロックとして
１．０２４ＭＨｚ（１２．３５２ＭＨｚ÷１２．０６２
５）が得られる。一方、固定分周器１７は入力クロック
の８分周を行い、１．５４４ＭＨｚ（１２．３５２ＭＨ
ｚ÷８）の第２の分周クロックが得られる。
【０００８】図１に示した通信用多重化装置において、
上記したクロック生成回路１０を用いた場合では、可変
分周したクロックにより第１の速度変換／位相制御回路
３及び多重化回路５において信号処理されたデータを処
理する第２の速度変換／位相制御回路７に位相を整合さ
せる位相整合回路を設ける必要がない。つまり従来の、
個別にＶＣＯを有する複数のクロック生成回路を用いた
場合では、クロック間に時間的なゆらぎ（ジッタ）が含
まれるため、異なるクロックを用いる回路間でデータの
受け渡しを行う際に、クロック間のジッタを検出し位相
を整合させる位相整合回路を更に設ける必要があった。
一方、図１に示した通信用多重化装置における第２の速
度変換／位相制御回路７において、２つのクロックは同
一のＶＣＯ出力クロック（１２．３５２ＭＨｚ）を分周
しているため、両クロック周波数の公約数である所定の
周波数単位でデータの受け渡しを行う場合にはジッタは
生じない。例えば８ｋＨｚ単位でデータの受け渡しを行
えば、第１の分周クロック（１．０２４ＭＨｚ＝８ｋＨ
ｚ×１２８）と第２の分周クロック（１．５４４ＭＨｚ
＝８ｋＨｚ×１９３）との間での位相整合は必要ではな
い。
上記したクロック生成回路１０を用いた場合では、可変
分周したクロックにより第１の速度変換／位相制御回路
３及び多重化回路５において信号処理されたデータを処
理する第２の速度変換／位相制御回路７に位相を整合さ
せる位相整合回路を設ける必要がない。つまり従来の、
個別にＶＣＯを有する複数のクロック生成回路を用いた
場合では、クロック間に時間的なゆらぎ（ジッタ）が含
まれるため、異なるクロックを用いる回路間でデータの
受け渡しを行う際に、クロック間のジッタを検出し位相
を整合させる位相整合回路を更に設ける必要があった。
一方、図１に示した通信用多重化装置における第２の速
度変換／位相制御回路７において、２つのクロックは同
一のＶＣＯ出力クロック（１２．３５２ＭＨｚ）を分周
しているため、両クロック周波数の公約数である所定の
周波数単位でデータの受け渡しを行う場合にはジッタは
生じない。例えば８ｋＨｚ単位でデータの受け渡しを行
えば、第１の分周クロック（１．０２４ＭＨｚ＝８ｋＨ
ｚ×１２８）と第２の分周クロック（１．５４４ＭＨｚ
＝８ｋＨｚ×１９３）との間での位相整合は必要ではな
い。
【０００９】従って、上記したように本発明によるクロ
ック生成回路を用いれば複雑な位相整合回路が不要な、
簡易なクロック生成回路を実現できる。図３は、本発明
の他の実施例であるクロック生成回路の可変分周器１５
を示している。この可変分周器１５は、分周比／カウン
タ値設定回路３１、及び分周比／カウンタ値設定回路３
１の信号に基づいてＸ1分周及びＸ2分周（Ｘ1，Ｘ2は自
然数）を行うＸ1／Ｘ2分周回路３３、Ｘ1分周及びＸ2分
周を行う回数を計数するカウンタ回路３５を有してい
る。
ック生成回路を用いれば複雑な位相整合回路が不要な、
簡易なクロック生成回路を実現できる。図３は、本発明
の他の実施例であるクロック生成回路の可変分周器１５
を示している。この可変分周器１５は、分周比／カウン
タ値設定回路３１、及び分周比／カウンタ値設定回路３
１の信号に基づいてＸ1分周及びＸ2分周（Ｘ1，Ｘ2は自
然数）を行うＸ1／Ｘ2分周回路３３、Ｘ1分周及びＸ2分
周を行う回数を計数するカウンタ回路３５を有してい
る。
【００１０】この可変分周器１５の動作を図４に示すフ
ローチャートを参照しつつ以下に説明する。まず、分周
比／カウンタ値設定回路３１に分周比（Ｘ1，Ｘ2）及び
カウンタ値（ＮC，Ｎmax）を初期値として設定する（ス
テップＳ１１）。ここで、Ｘ 1分周及びＸ2分周を行う回
数を、それぞれＮC回，Ｎmax−ＮC回とする。次に、分
周を開始し、Ｘ1分周が１回行われたときの信号により
カウンタ値を１とする（ステップＳ１２）。所定の回数
だけＸ1分周が行われたか否かの判別結果（ステップＳ
１３）により、所定の回数（ＮC）に達していない場合
はＸ1分周を続行する（ステップＳ１４）。所定の回数
（ＮC）に達した場合は、カウンタ回路３５からの切替
信号によりＸ1／Ｘ2分周回路３３はＸ2分周を行う（ス
テップＳ１５）。このＸ1分周又はＸ2分周によりカウン
タ値を１だけ加え（ステップＳ１６）、カウンタ値がＮ
maxを越えていなければ（ステップＳ１７）、上記ステ
ップＳ１３からＳ１６を繰り返す。Ｎmaxを越えた場合
（ステップＳ１７）はＮC回のＸ1分周及びＮmax−ＮC回
のＸ2分周が１周期完了したことを意味する。可変分周
器１５の動作を禁止するＤＩＳＡＢＬＥ信号がＸ1／Ｘ2
分周回路３３に入力されていなければ（ステップＳ１
８）、次の可変分周の周期、ステップＳ１２からＳ１７
を繰り返す。
ローチャートを参照しつつ以下に説明する。まず、分周
比／カウンタ値設定回路３１に分周比（Ｘ1，Ｘ2）及び
カウンタ値（ＮC，Ｎmax）を初期値として設定する（ス
テップＳ１１）。ここで、Ｘ 1分周及びＸ2分周を行う回
数を、それぞれＮC回，Ｎmax−ＮC回とする。次に、分
周を開始し、Ｘ1分周が１回行われたときの信号により
カウンタ値を１とする（ステップＳ１２）。所定の回数
だけＸ1分周が行われたか否かの判別結果（ステップＳ
１３）により、所定の回数（ＮC）に達していない場合
はＸ1分周を続行する（ステップＳ１４）。所定の回数
（ＮC）に達した場合は、カウンタ回路３５からの切替
信号によりＸ1／Ｘ2分周回路３３はＸ2分周を行う（ス
テップＳ１５）。このＸ1分周又はＸ2分周によりカウン
タ値を１だけ加え（ステップＳ１６）、カウンタ値がＮ
maxを越えていなければ（ステップＳ１７）、上記ステ
ップＳ１３からＳ１６を繰り返す。Ｎmaxを越えた場合
（ステップＳ１７）はＮC回のＸ1分周及びＮmax−ＮC回
のＸ2分周が１周期完了したことを意味する。可変分周
器１５の動作を禁止するＤＩＳＡＢＬＥ信号がＸ1／Ｘ2
分周回路３３に入力されていなければ（ステップＳ１
８）、次の可変分周の周期、ステップＳ１２からＳ１７
を繰り返す。
【００１１】上記した例では、初期値として例えば（Ｘ
1，Ｘ2）＝（１２，１３）、（ＮC，Ｎmax）＝（８１，
１２５）を設定することにより、平均分周比は１２．３
５２となり、第１の分周クロックとして１ＭＨｚが得ら
れる。尚、分周比／カウンタ値設定回路３１の設定は、
プログラムなどのソフトウエア、スイッチなどの機械的
な設定などによって行ってもよい。
1，Ｘ2）＝（１２，１３）、（ＮC，Ｎmax）＝（８１，
１２５）を設定することにより、平均分周比は１２．３
５２となり、第１の分周クロックとして１ＭＨｚが得ら
れる。尚、分周比／カウンタ値設定回路３１の設定は、
プログラムなどのソフトウエア、スイッチなどの機械的
な設定などによって行ってもよい。
【００１２】又、上記した例では可変分周器１５を、Ｘ
1／Ｘ2分周回路３３、カウンタ回路３５及び分周比／カ
ウンタ値設定回路３１により構成したが、一定周期で分
周比を変化させて分周を行える回路構成であればよい。
又、ソフトウエアプログラムなどによって実現してもよ
い。
1／Ｘ2分周回路３３、カウンタ回路３５及び分周比／カ
ウンタ値設定回路３１により構成したが、一定周期で分
周比を変化させて分周を行える回路構成であればよい。
又、ソフトウエアプログラムなどによって実現してもよ
い。
【００１３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、複雑な位相整合回路が不要で、簡易なクロック生
成回路が得られる。
れば、複雑な位相整合回路が不要で、簡易なクロック生
成回路が得られる。
【図１】本発明の１実施例であるクロック生成回路を備
えた通信用多重化装置の構成を概略的に示す図である。
えた通信用多重化装置の構成を概略的に示す図である。
【図２】本発明の１実施例であるクロック生成回路の構
成を概略的に示す図である。
成を概略的に示す図である。
【図３】本発明の他の実施例であるクロック生成回路の
可変分周器を示す図である。
可変分周器を示す図である。
【図４】図３の可変分周器の動作を説明するためのフロ
ーチャートである。
ーチャートである。
２、８ レベル変換回路 ３ 第１の速度変換／位相制御回路 ５ 多重化回路 ７ 第２の速度変換／位相制御回路 １０ クロック生成回路 １２ 電圧制御発振器（ＶＣＯ） １５ 可変分周器 １７ 固定分周器 １９ 位相比較器（ＰＤ） ２１ １２／１３分周回路 ２５，３５ カウンタ回路 ３１ 分周比／カウンタ値設定回路 ３３ Ｘ1／Ｘ2分周回路
Claims (3)
- 【請求項１】 電圧制御発振器と、前記電圧制御発振器
の出力信号を分周する分周手段と、入力クロック信号及
び前記分周器の出力信号を位相比較し前記電圧制御発振
器の発振周波数を制御する位相比較器と、を有するクロ
ック生成回路であって、 前記分周手段は、その分周比を一定の周期でかつ一定の
時間帯に亘って切り換えて分周する可変分周器と、一定
の分周比で分周する固定分周器と、を備えたことを特徴
とするクロック生成回路。 - 【請求項２】 前記可変分周器は、該切り換えの周期及
び時間帯を設定する設定手段を備えたことを特徴とする
請求項１記載のクロック生成回路。 - 【請求項３】 前記設定手段は、カウンタ回路を含むこ
とを特徴とする請求項２記載のクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10142902A JPH11338573A (ja) | 1998-05-25 | 1998-05-25 | クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10142902A JPH11338573A (ja) | 1998-05-25 | 1998-05-25 | クロック生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11338573A true JPH11338573A (ja) | 1999-12-10 |
Family
ID=15326272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10142902A Pending JPH11338573A (ja) | 1998-05-25 | 1998-05-25 | クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11338573A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101414820B (zh) | 2007-10-17 | 2011-04-06 | 中兴通讯股份有限公司 | 一种数字频率合成及同步电路 |
| JP2014170362A (ja) * | 2013-03-04 | 2014-09-18 | Ricoh Co Ltd | クロック生成回路及びクロック生成回路におけるクロック生成方法 |
-
1998
- 1998-05-25 JP JP10142902A patent/JPH11338573A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101414820B (zh) | 2007-10-17 | 2011-04-06 | 中兴通讯股份有限公司 | 一种数字频率合成及同步电路 |
| JP2014170362A (ja) * | 2013-03-04 | 2014-09-18 | Ricoh Co Ltd | クロック生成回路及びクロック生成回路におけるクロック生成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040218 |