JPH11339497A - 電子回路の試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 電子回路の試験装置で、書き込みと読み出し
の切り換えが繰り返されるテストパターンによる試験の
時間を短くし、タイミングエラーを低減する。 【解決手段】 電子回路の試験装置において、メモリの
入力回路を構成する複数の単位記憶回路を第１のスキャ
ン・チェインで結合しておき、テストパターンに応じた
スキャン・データを、この第１のスキャン・チェインを
通じて前記メモリに書き込み、さらに、当該メモリの出
力回路を構成する複数の単位記憶回路を第２のスキャン
・チェインで結合しておき、書き込まれたスキャン・デ
ータを、この第２のスキャン・チェインを通じて前記メ
モリから読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子回路の試験装
置に関し、たとえばＡＳＩＣ（特定用途向け集積回路）
などのＬＳＩ（大規模集積回路）に内蔵されたメモリを
メモリテストアルゴリズムを用いて試験する場合などに
適用し得るものである。

【０００２】

【従来の技術】従来、ＡＳＩＣに内蔵されたメモリをテ
ストするには、図２または図３に示したような回路構成
などを用いていた。

【０００３】図２において、１パッケージのＡＳＩＣ１
０は、その外周部に入力用のピン１１〜１３と出力用の
ピン１４を有している。ピン１１，１２および１４は、
通常時にもテスト時にも用いられる。

【０００４】ＡＳＩＣ１０の内部には、入出力用のバッ
ファ１５〜１８と、内部ロジック１９と、マルチプレク
サ２０〜２２と、メモリ２３とが設けられている。

【０００５】入力側のマルチプレクサ２０は、ピン１３
から供給されるセレクタ信号に応じて通常は内部ロジッ
ク１９からの出力信号を選択し、テスト時にはピン１１
から供給されるテスト用の信号を選択し、選択した信号
をメモリ２３に供給する。メモリ２３はデータの入出力
をクロックに同期させる方式ではない、非同期式のメモ
リである。

【０００６】マルチプレクサ２０と同様にマルチプレク
サ２１は、内部ロジック１９の出力信号またはピン１２
から供給されるテスト用の信号を選択し、メモリ２３に
供給する。

【０００７】また出力側のマルチプレクサ２２は、ピン
１３から供給されるセレクタ信号に応じて通常は内部ロ
ジック１９の出力データを、テスト時にはメモリ２３の
読み出しデータを、それぞれ選択してピン１４から送出
する。なお、図２において、メモリ２３内のアドレスを
指定するための構成の図示は、省略されている。

【０００８】このようなＡＳＩＣ１０内のデータ信号が
伝送される通常の経路は、内部ロジック１９→マルチプ
レクサ２０，２１→メモリ２３→内部ロジック１９であ
るが、メモリ２３のテスト時にはこの経路がピン１１，
１２→マルチプレクサ２０，２１→メモリ２３→マルチ
プレクサ２２→ピン１４の経路に変わる。

【０００９】図３において、１パッケージのＡＳＩＣ３
０は、その外周部に入力用のピン３１〜３４と出力用の
ピン３５〜３７を有している。このうち入力及び出力用
のピン３１，３２，３５，３６は通常時にだけ使用さ
れ、スキャン・イン用のピン３４とスキャン・アウト用
のピン３７は、テスト時にだけ使用される。

【００１０】そしてこのＡＳＩＣ３０の内部には、入力
用のバッファ３７〜４０と、内部ロジック４１と、デー
タ入力用のスキャンＦＦ（フリップフロップ）４２〜４
３と、データ出力用のスキャンＦＦ４４〜４５と、同期
式のメモリ４６と、出力用のバッファ４７〜４９とが設
けられている。

【００１１】ピン３４からスキャンＦＦ４２，４３を経
て、さらにスキャンＦＦ４４、４５からピン３７に至る
ラインは、ひとつのスキャン・チェイン５０を構成して
いる。

【００１２】なお、図３において、アドレス指定用のＦ
Ｆと、スキャンＦＦ４２，４３内のセレクタを動作させ
るための構成は、省略されている。

【００１３】テスト時の書き込み期間には、まずメモリ
４６が書き込みモードになり、ＦＦ４２，４３内の各セ
レクタが内部ロジック４１ではなくスキャン・インを選
択し、各アドレスにスキャン・データが書き込まれてゆ
く。書き込み用のスキャン・データは、スキャンＦＦ４
２から４３へと移動しながら各アドレスに書き込まれた
あとで、スキャン・チェイン５０上を伝送されてピン３
７から出力される。

【００１４】一方、このテスト時の読み出し期間におい
ては、読み出しモードとなったメモリ４６の各アドレス
が指定され、各アドレスから読み出されたスキャン・デ
ータはスキャン・チェイン５０上を伝送されて、ピン３
７から出力される。

【００１５】

【発明が解決しようとする課題】ところが図２のような
構成では、メモリ２３自体が非同期式で、周辺の回路は
メモリ２３に対するデータの書き込み、読み出しをクロ
ックに同期させるための構成を備えていないため、タイ
ミングエラーを起こしやすいという欠点があった。

【００１６】また、図３の構成では、テスト時の書き込
みと読み出しを繰り返す場合、書き込み用にピン３４か
ら入力されたスキャン・データがスキャンＦＦ４３を通
過したあと、少なくともスキャンＦＦ４５を通過するま
ではメモリ４６からのデータの読み出しを行うことがで
きず、書き込みと読み出しの切り換えが繰り返されるテ
ストパターンたとえばマーチパターンなどを使用したテ
ストでは、タイミング上の制約が多くテスト時間が長く
なり、当該ＡＳＩＣ３０に接続されるテスト用の外部機
器の負担が大きい。

【００１７】さらに、ピン３３，３４および３７やバッ
ファ３９，４０および４９などの構成は、テスト時だけ
用いられて通常時は使用されないので、構成上の無駄が
多い。

【００１８】

【課題を解決するための手段】この課題を解決するため
に、所定のテストパターンに応じてメモリに対する書き
込み、読み出しを行い、読み出したデータを調べること
によってメモリ及びその周辺回路からなるメモリ装置の
動作の正常性を検査する電子回路の試験装置において、
以下の構成を備えることを特徴とする。

【００１９】すなわち、本発明では、（１）当該メモリ
の入力回路を構成する複数の単位記憶回路を結合する第
１のスキャン・チェインと、（２）前記テストパターン
に応じたスキャン・データを、この第１のスキャン・チ
ェインを通じて前記メモリに書き込む書き込み手段と、
（３）さらに、当該メモリの出力回路を構成する複数の
単位記憶回路を結合する第２のスキャン・チェインと、
（４）書き込まれたスキャン・データを、この第２のス
キャン・チェインを通じて前記メモリから読み出す読み
出し手段とを備えることを特徴とする。

【００２０】

【発明の実施の形態】（Ａ）実施形態 以下、本発明にかかる電子回路の試験装置を、ＡＳＩＣ
（特定用途向け集積回路）に適用した場合を例に、一実
施形態について説明する。

【００２１】（Ａ−１）実施形態の構成 図１に実施形態にかかる１パッケージのＡＳＩＣ６０の
回路構成を示す。ＡＳＩＣ６０はある特定用途に対応し
た内部ロジック６１を備えている。

【００２２】図１において、ＡＳＩＣ６０のパッケージ
外周部には、入力用のピン６２〜６６と、出力用のピン
６７および６８とが設けられている。ピン６６が通常モ
ードとテストモードの切り換えに使用されるほか、ピン
６２〜６５およびピン６７，６８はすべて通常モードで
もテストモードでも使用可能である。

【００２３】ピン６２〜６６には入力用のバッファ７０
〜７４が、ピン６７，６８には出力用のバッファ７５，
７６がそれぞれ接続されている。そして入力用のバッフ
ァ７０〜７３の各出力端子は、マルチプレクサ７８〜８
１の一方の入力端子[１]と、内部ロジック６１の入力端
子に接続されている。これらマルチプレクサ７８〜８１
の他方の入力端子[０]には、内部ロジック６１の出力端
子が接続されている。マルチプレクサ７８〜８１の入力
端子[０］は通常モード用で、入力端子[１］はテストモ
ード用である。マルチプレクサ７８〜８１の制御端子に
は、バッファ７４を介して、入力端子［０］または
[１］の選択を切り換えるためのセレクタ信号の供給を
受けるピン６６が接続されている。

【００２４】マルチプレクサ７８の出力端子にはスキャ
ン・チェイン８３とデータ入力側で最下端のスキャンＦ
Ｆ８４が接続されているが、破線で囲んだこの部分Ｃ１
の詳細な構成は図４に示す。

【００２５】図４に一点鎖線で囲んで示したようにスキ
ャンＦＦ８４は、セレクタ８４ＡおよびＤフリップフロ
ップ８４Ｂから構成されている。同様に、データ入力側
で最上端のスキャンＦＦ８６も、セレクタ８６ＡとＤフ
リップフロップ８６Ｂから構成されている。図１では省
略したが、スキャンＦＦ８４と８６のあいだには、これ
らと同様に、セレクタ８５Ａ、Ｄフリップフロップ８５
Ｂを有するスキャンＦＦ８５などのスキャンＦＦが必要
な数だけ設けられている。

【００２６】セレクタ８４Ａ〜８６Ａはピン６６から供
給される前記セレクタ信号に応じて入力端子［０］また
は[１］を選択し、入力端子［０］または[１］に供給さ
れた信号を各Ｄフリップフロップ８４Ｂ〜８６Ｂの入力
端子Ｄに接続する回路である。

【００２７】スキャン・チェイン８３は、下端部のスキ
ャン・チェイン８３Ａでマルチプレクサ７８の出力端子
とセレクタ８３Ａのテストモード用の入力端子[１］と
を接続している。そしてこのスキャン・チェイン８３は
下から２つ目のスキャン・チェイン８３Ｂで、ＦＦ８４
Ｂの出力端子ＱとスキャンＦＦ８５内のセレクタ８５Ａ
のテストモード用の入力端子[１］とを接続し、以降は
同様に、ＦＦの出力端子Ｑとその上のスキャンＦＦ内の
セレクタの入力端子[１］とを、逐次接続してゆく構成
となっている。これらＦＦ８４Ａ〜８６Ｂの出力端子Ｑ
はそれぞれ、メモリ８８の書き込みデータ線Ｄ１（〜Ｄ
ｉ）〜Ｄ２にも接続されているので、テストモードで見
る限りスキャンＦＦ８４〜８６は、シリアル入力パラレ
ル出力のシフトレジスタとして機能する。

【００２８】なお、セレクタ８４Ａの通常モード用の入
力端子［０］は、マルチプレクサ７８の出力端子に接続
されており、セレクタ８５Ａ、８６Ａなどの通常モード
用の入力端子［０］は内部ロジック６１の出力端子に接
続されている。

【００２９】Ｄフリップフロップ８４Ｂ〜８６Ｂのクロ
ック入力端子には、テストモードではスキャンクロック
の供給を受け、通常モードでは通常のクロックの供給を
受けるために、マルチプレクサ８１の出力端子が接続さ
れている。

【００３０】ふたたび図１の説明にもどる。

【００３１】図１において、入力側でスキャンＦＦ８４
の下に配置されたＦＦ９０〜９１は、アドレス指定用の
Ｄフリップフロップで、そのデータ入力端子をマルチプ
レクサ７９〜８０の出力端子に接続し、その出力端子は
メモリ８８のアドレス線Ａ１〜Ａ２に接続されている。
マルチプレクサ７９と８０のあいだには、必要な数のマ
ルチプレクサが設けられ、ＦＦ９０と９１のあいだには
このマルチプレクサと同数のＦＦが設けられて、これら
のＦＦとマルチプレクサは１対１に接続されている。

【００３２】ＦＦ９０〜９１の各クロック入力端子に
は、マルチプレクサ８１を介してピン６５が接続されて
おり、前記ＦＦ８４Ｂ〜８６Ｂと同じスキャンクロック
が供給される。

【００３３】メモリ８８のＷＲＮ端子には、図示しない
ラインでＷＲＮ信号が供給され、メモリ８８を書き込
み、読み出し両モード間で切り換える。

【００３４】一方、メモリ８８の出力側では、破線で囲
んだ部分Ｃ２およびスキャン・チェイン９５が、図４に
示した入力側の部分Ｃ１およびスキャン・チェイン８３
に対応する動作を行う。部分Ｃ２とスキャン・チェイン
９５はテストモードではやはり一種のシフトレジスタと
して機能する。ただしこのシフトレジスタは、図４とは
逆にパラレル入力シリアル出力である。

【００３５】メモリ８８の読み出しデータ線Ｑ１〜Ｑ２
から読み出された１ワードのデータをシリアルで伝送す
るスキャン・チェイン９５は、このシリアルデータをマ
ルチプレクサ９６の入力端子[１］に供給する。

【００３６】このマルチプレクサ９６の通常モード用の
入力端子[０]には、内部ロジック６１の出力端子が接続
されている。そして、図１に示すように、前記出力用の
バッファ７６の入力端子にはマルチプレクサ９６の出力
端子が接続され、バッファ７５の入力端子には内部ロジ
ック６１の出力端子が接続されている。

【００３７】なお、メモリ８８の書き込みデータ線Ｄ１
〜Ｄ２と、読み出しデータ線Ｑ１〜Ｑ２とは同数でワー
ド長に一致し、１対１に対応しているが、アドレス線Ａ
１〜Ａ２の数はメモリ８８の容量や（ポート数などの）
構成などに応じて決まる。

【００３８】以下、上記のような構成を有する本実施形
態の動作について説明する。

【００３９】（Ａ−２）実施形態の動作 メモリ８８をテストするために、まずはピン６６を介し
て当該ＡＳＩＣ６０の外部からセレクタ信号が供給され
る。図５（Ｂ）に示すようにこのセレクタ信号のハイレ
ベル“１”で、テストモードが選択されると、マルチプ
レクサ７８〜８１、マルチプレクサ９６、およびスキャ
ンＦＦ８４〜８６内の各セレクタ８４Ａ〜８６Ａは、す
べてテストモード用の入力端子[１］を選択する。した
がって、図５（Ｆ）に示すように、たとえばスキャンＦ
Ｆ８６内のセレクタ８６Ａの入力端子［０］に内部ロジ
ック６１からローレベル“０”が供給されても、この信
号は意味をもたず無効である。

【００４０】同様に、テストモードにおいて、図５
（Ｇ）のマルチプレクサ７８の入力端子［０］、同図
(Ｈ）のマルチプレクサ８０の入力端子［０］、同図
（Ｉ）のマルチプレクサ７９の入力端子［０］に対して
内部ロジック６１から供給される信号も無効である。

【００４１】図５（Ｂ）のセレクタ信号“１”によって
スキャンＦＦ９２〜９４内の各セレクタ９２Ｂ〜９４Ｂ
は、テストモード用の出力端子[１］を選択する。

【００４２】図５は、図示した以前の処理であらかじ
め、メモリ８８の最下位アドレスから最上位アドレスま
ですべてのビットに“０”を書き込む処理を終えている
ことを前提とする。

【００４３】図５（Ａ）の左端から５番目のスキャンク
ロックＳ１がピン６５を介して供給されるタイミングで
は、同図(Ｄ）に示すようにＷＲＮはハイレベルの読み
出し期間Ｒ１で、メモリ８８は読み出しモードである。

【００４４】そしてピン６３〜６４から入力される信号
は、マルチプレクサ８０〜７９を介してＦＦ９０〜９１
のデータ入力端子に供給されて、図５（Ｃ）に示すよう
にメモリ８８のアドレス“０”を指定している。

【００４５】この状態で、図５（Ａ）のスキャンクロッ
クＳ１が、出力側のスキャンＦＦ９２〜９４に順次供給
されてゆく。このスキャンクロックＳ１の立上がりでメ
モリ８８の読み出しデータ線Ｑ１〜Ｑ２のデータ“０”
が、図５（Ｌ）および（Ｍ）に示すように、Ｑ１から順
番にスキャンＦＦ９２などの出力端子Ｑから出力されて
ゆく。その順番は、図１の構成上さきにスキャンクロッ
クＳ１が到着するスキャンＦＦ９２の出力データが先頭
で、スキャンＦＦ９４の出力データが最後になる。

【００４６】スキャンＦＦ９２の出力を示す図５（Ｌ）
にくらべて、スキャンＦＦ９４の出力を示す同図（Ｍ）
の立上がり、立ち下がりは、それぞれスキャンクロック
一つ分ほど遅れているが、これはスキャンクロックＳ１
が下端のスキャンＦＦ９２に達してからスキャンＦＦ９
４に達するまでにスキャンクロックの間隔未満の時間を
要することを示す。この時間はこれより長くてもよい。

【００４７】次いで、ピン６３〜６４から供給される信
号がアドレス“０”の指定を継続している期間に、スキ
ャンクロックＳ２がピン６５から供給されて、図５
（Ｄ）のＷＲＮがローレベルすなわち書き込み期間Ｗ１
になり、メモリ８８は書き込みモードになる。

【００４８】ピン６２から供給されている信号、すなわ
ちスキャン・データはこのとき以前から、図５(Ｅ）に
示すように、ハイレベル“１”である。図５（Ｊ）およ
び（Ｋ）に示すように入力側のスキャンＦＦ８４〜８６
は、スキャンクロックＳ１よりまえのスキャンクロック
Ｓ０の立上がりですでにその出力Ｑを“１”としてい
る。

【００４９】これらのスキャンＦＦ８４〜８６の出力Ｑ
の“１”が、期間Ｗ１で書き込みモードとなったメモリ
８８のアドレス“０”に格納される。

【００５０】そして期間Ｒ２の読み出しモードで、メモ
リ８８から読み出されたこれらのデータ“１”がスキャ
ンＦＦ９２〜９４から出力されてゆく。この間にピン６
２から供給されるスキャン・データは、図５(Ｅ）に示
すように、“１”から“０”に変化している。

【００５１】このスキャン・データ“０”が、期間Ｒ２
につづく書き込み期間Ｗ２でメモリ８８のアドレス
“０”に書き込まれてゆく。

【００５２】したがって次の読み出し期間Ｒ３では、デ
ータ“０”がピン６８から出力されてゆく。

【００５３】この読み出し期間Ｒ３の途中でピン６３〜
６４から供給される信号が変化し、図５（Ｃ）に示すよ
うにアドレス“１”を指定するようになる。

【００５４】このあとアドレス“１”，アドレス
“２”，…とメモリ８８のすべてのアドレスに対して同
様なシーケンスで読み出し、書き込みが行われてゆく。

【００５５】図５のタイムチャートは、サイクル数の最
も少ないテストパターンの一つであるいわゆるマーチ
（Marching）パターンについて、アドレス変化が少なく
なるようにパターンの順序を入れ替えて変更した例の一
部を示したものである。

【００５６】このマーチパターンにおいては、テストす
るメモリ８８に対して、最下位アドレスから最上位アド
レスまですべてのビットに“０”を書き込む処理や、最
下位アドレスから最上位アドレスまで“０”を読み出し
“１”を書き込む処理や、最上位アドレスから最下位ア
ドレスまで“１”を読み出し“０”を書き込む処理から
構成される表のシーケンスと、最下位アドレスから最上
位アドレスまですべてのビットに“１”を書き込む処理
や、最下位アドレスから最上位アドレスまで“１”を読
み出し“０”を書き込む処理や、最上位アドレスから最
下位アドレスまで“０”を読み出し“１”を書き込む処
理から構成される裏のシーケンスなどが順次行われる。

【００５７】図５の各信号のタイミングを変えることに
より、この記述どおり頻繁にアドレスを変えるシーケン
スでマーチパターンを実行することもできる。

【００５８】また上記では、内部ロジック６１を介する
ことなくテストを行ったが、内部ロジック６１を活用し
て内部ロジック６１とメモリ８８のテストを行うことも
可能である。それにはまず、図５（Ｂ）のセレクタ信号
をローレベルにして通常モードとし、内部ロジック６１
の出力をメモリ８８のＤ１〜Ｄ２およびＡ１〜Ａ２に供
給して書き込みモードで記憶させ、次にセレクタ信号を
ハイレベルとしてテストモードとし、メモリ８８に記憶
されているこれらのデータを内部ロジック６１を介さず
に外部に取り出す。これによりメモリ８８と併せて内部
ロジック６１のテストを行うこともできる。

【００５９】これとは反対に、まずは内部ロジック６１
を介さずに外部からメモリ８８にデータを記憶させてお
き、次いでそのデータを内部ロジック６１に読み出させ
使用させることにより、メモリ８８と併せて内部ロジッ
ク６１のテストを行うこともできる。

【００６０】さらにこれらの方法によるテスト結果と、
上記のテスト結果とを組み合わせて分析することによ
り、内部ロジック６１だけを試験したり、メモリ８８を
試験したり、内部ロジック６１とメモリ８８のあいだの
インタフェース部分を試験したりと、異なる個所の正常
性を調べることができる。

【００６１】なお、ピン６６からハイレベル（図５
（Ｂ））が供給されない通常モードでは、各マルチプレ
クサ７８〜８１，９６、セレクタ８４Ａ〜８６Ａの入力
端子［０］が選択され、内部ロジック６１とメモリ８８
とのあいだで、データがやり取りされるようになる。

【００６２】（Ａ−３）実施形態の効果 以上のように、本実施形態のＡＳＩＣ６０によれば、マ
ーチパターンなどの書き込みと読み出しの切り換えが繰
り返されるテストパターンを使用したテストでも、同期
式でタイミングエラーを起こしにくいうえに、タイミン
グ上の制約が少ないのでテスト時間を短くでき、テスト
用の外部機器の負担も小さい。

【００６３】さらにＡＳＩＣ６０のテストモードで使用
されるピンはすべて、通常モードでも使用可能で、効率
のよい構成となっている。

【００６４】（Ｂ）他の実施形態 以上の説明ではマーチパターンを中心に述べたが、本発
明の電子回路の試験装置は、これ以外のテストパターン
を用いることも可能で、一般的に、書き込みと読み出し
の切り換えが繰り返されるテストパターンを使用する際
に利点が大きい。

【００６５】また、前記部分Ｃ１の構成は上述したもの
に限らず、シリアル入力されるデータを、スキャンクロ
ックに応じてシフトしながらメモリ８８にパラレル出力
できる機能をもつ回路であれば、どのような構成であっ
てもよい。同様に、前記部分Ｃ２の構成もメモリ８８の
読み出しデータ線からパラレル入力されるデータを、ス
キャンクロックに応じてシリアルで出力できる回路であ
れば、どのような構成であってもよい。要するに部分Ｃ
１およびＣ２は、スキャン・チェインとしての機能をも
つ回路であれば、その構成は問わない。

【００６６】なお、メモリ８８の書き込みデータ線Ｄ１
〜Ｄ２にデータが入力される順番は、以上の説明のよう
に最下位のＤ１からでもよく、逆に最上位のＤ２からで
もよい。同様に、メモリ８８の読み出しデータ線Ｑ１〜
Ｑ２からデータが出力される順番も、最下位のＱ１から
でもよく、逆に最上位のＤ２からでもよい。

【００６７】さらにメモリ８８に対する書き込みは最下
位Ｄ１からで、読み出しは最上位Ｑ２からというように
両者が不一致であってもよい。その点をテスト用の外部
機器が認識して、ワードごとにローテイトするなど必要
な処理を施せばよいからである。

【００６８】なお、請求項で述べたメモリの周辺回路に
は、内部ロジック６１も含み得るものとする。したがっ
て前記メモリ装置には、ＡＳＩＣなども包含され得る。

【００６９】また本発明の適用範囲は、ＡＳＩＣに限ら
ず、メモリを含んだＩＣのテストや、メモリＩＣを搭載
した基板を外部からテストする場合などにも使用可能で
ある。

【００７０】すなわち本発明は、所定のテストパターン
に応じてメモリに対する書き込み、読み出しを行い、読
み出したデータを調べることによってメモリ及びその周
辺回路からなるメモリ装置の動作の正常性を検査する場
合に、広く適用することができる。

【００７１】

【発明の効果】以上のように、本発明によれば、マーチ
パターンなどの書き込みと読み出しの切り換えが繰り返
されるテストパターンを使用した試験でも、タイミング
エラーを起こしにくいうえに、タイミング上の制約が少
ないため試験時間が短く、試験で使用される外部機器の
負担が小さい。

【図面の簡単な説明】

【図１】実施形態に係るＡＳＩＣの構成を示す概略図で
ある。

【図２】従来のＡＳＩＣの構成を示す概略図である。

【図３】従来のＡＳＩＣの構成を示す概略図である。

【図４】実施形態に係るＡＳＩＣの入力側スキャンＦＦ
部分の詳細構成である。

【図５】実施形態に係るＡＳＩＣのタイムチャートであ
る。

【符号の説明】

１０，３０，６０…ＡＳＩＣ、１１〜１３，１４，３１
〜３７，６２〜６８…ピン、２０〜２２，７８〜８１，
９６…マルチプレクサ、２３，４６，８８…メモリ、８
４Ｂ〜８６Ｂ，９０〜９１…Ｄフリップフロップ、５
０，８１，９５…スキャン・チェイン、Ｓ０〜Ｓ２…ス
キャンクロック、Ｒ１〜Ｒ５…読み出し期間、Ｗ１〜Ｗ
４…書き込み期間。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大庭 健 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定のテストパターンに応じてメモリに
   対する書き込み、読み出しを行い、読み出したデータを
   調べることによってメモリ及びその周辺回路からなるメ
   モリ装置の動作の正常性を検査する電子回路の試験装置
   において、 当該メモリの入力回路を構成する複数の単位記憶回路を
   結合する第１のスキャン・チェインと、 前記テストパターンに応じたスキャン・データを、この
   第１のスキャン・チェインを通じて前記メモリに書き込
   む書き込み手段と、 さらに、当該メモリの出力回路を構成する複数の単位記
   憶回路を結合する第２のスキャン・チェインと、 書き込まれたスキャン・データを、この第２のスキャン
   ・チェインを通じて前記メモリから読み出す読み出し手
   段とを備えることを特徴とする電子回路の試験装置。
2. 【請求項２】 請求項１の電子回路の試験装置におい
   て、 外部機器を接続するために設けられた前記メモリ装置の
   外部端子と前記入力回路とのあいだにマルチプレクサを
   設けて、当該外部端子を試験時にも通常時にも使用する
   ことを特徴とする電子回路の試験装置。
3. 【請求項３】 請求項１の電子回路の試験装置におい
   て、 外部機器を接続するために設けられた前記メモリ装置の
   外部端子と前記出力回路とのあいだにマルチプレクサを
   設けて、当該外部端子を試験時にも通常時にも使用する
   ことを特徴とする電子回路の試験装置。
4. 【請求項４】 請求項１〜３の電子回路の試験装置にお
   いて、 前記メモリ装置は、前記メモリのほかに所定の機能を発
   揮するための内部ロジックを備えた特定用途向け集積回
   路であことを特徴とする電子回路の試験装置。