JPH11340426A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH11340426A JPH11340426A JP11080140A JP8014099A JPH11340426A JP H11340426 A JPH11340426 A JP H11340426A JP 11080140 A JP11080140 A JP 11080140A JP 8014099 A JP8014099 A JP 8014099A JP H11340426 A JPH11340426 A JP H11340426A
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 強誘電体層の機能を保持しつつシリコン層と
配線層との接続抵抗が小さい半導体装置およびその製造
方法を提供する。 【解決手段】 強誘電体層ＦＬが非可逆的に強誘電性を
失う温度以下の温度でシリサイド化する金属であるニッ
ケルにより構成された金属層３０を、ソースドレイン領
域２６の一方の上面に部分的に接するように形成する。
その後、強誘電体層ＦＬが非可逆的に強誘電性を失う温
度以下の温度で加熱することにより、金属層３０をシリ
サイド化してシリサイド層３１を形成する。したがっ
て、強誘電体層ＦＬの機能を劣化させることなく金属層
３０のうちＮ+拡散層２６の上面に接する部分を十分に
シリサイド化することができる。また、ニッケルは、強
誘電体層ＦＬに対する還元触媒作用は極めて低い。した
がって、シリサイド化されなかった金属層３０が、後工
程において強誘電体層ＦＬに悪影響をおよぼすこともな
い。
配線層との接続抵抗が小さい半導体装置およびその製造
方法を提供する。 【解決手段】 強誘電体層ＦＬが非可逆的に強誘電性を
失う温度以下の温度でシリサイド化する金属であるニッ
ケルにより構成された金属層３０を、ソースドレイン領
域２６の一方の上面に部分的に接するように形成する。
その後、強誘電体層ＦＬが非可逆的に強誘電性を失う温
度以下の温度で加熱することにより、金属層３０をシリ
サイド化してシリサイド層３１を形成する。したがっ
て、強誘電体層ＦＬの機能を劣化させることなく金属層
３０のうちＮ+拡散層２６の上面に接する部分を十分に
シリサイド化することができる。また、ニッケルは、強
誘電体層ＦＬに対する還元触媒作用は極めて低い。した
がって、シリサイド化されなかった金属層３０が、後工
程において強誘電体層ＦＬに悪影響をおよぼすこともな
い。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
び半導体装置の製造方法に関し、特に、強誘電体層を有
する半導体装置およびその製造方法に関する。
び半導体装置の製造方法に関し、特に、強誘電体層を有
する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】強誘電体層を有する半導体装置として、
強誘電体メモリが知られている。図１４、１５に、従来
の強誘電体メモリの断面構成の一部を示す。この強誘電
体メモリは、強誘電体膜ＦＬを下部電極ＬＥおよび上部
電極ＵＥで挟んで形成される強誘電体キャパシタＦＣ、
ＭＯＳＦＥＴ等を備えている。この強誘電体メモリは、
従来つぎのようにして形成されていた。
強誘電体メモリが知られている。図１４、１５に、従来
の強誘電体メモリの断面構成の一部を示す。この強誘電
体メモリは、強誘電体膜ＦＬを下部電極ＬＥおよび上部
電極ＵＥで挟んで形成される強誘電体キャパシタＦＣ、
ＭＯＳＦＥＴ等を備えている。この強誘電体メモリは、
従来つぎのようにして形成されていた。
【０００３】まず、図１４に示すように、半導体基板２
上に、素子分離のためのフィールド酸化膜４を形成し、
このフィールド酸化膜4で囲まれた素子領域内に、ＭＯ
ＳＦＥＴを設ける。この図では、Ｐ型シリコン基板表面
にＮ+拡散層６（ソース領域またはドレイン領域）が描
かれている。この上に、層間絶縁膜８を介して、強誘電
体キャパシタＦＣが形成される。強誘電体キャパシタＦ
Ｃは、下部電極ＬＥ、強誘電体層ＦＬ、上部電極ＵＥを
この順に積み重ねた構造を有している。
上に、素子分離のためのフィールド酸化膜４を形成し、
このフィールド酸化膜4で囲まれた素子領域内に、ＭＯ
ＳＦＥＴを設ける。この図では、Ｐ型シリコン基板表面
にＮ+拡散層６（ソース領域またはドレイン領域）が描
かれている。この上に、層間絶縁膜８を介して、強誘電
体キャパシタＦＣが形成される。強誘電体キャパシタＦ
Ｃは、下部電極ＬＥ、強誘電体層ＦＬ、上部電極ＵＥを
この順に積み重ねた構造を有している。
【０００４】つぎに、層間絶縁膜８にコンタクトホール
１８ａ、１８ｂを形成する。コンタクトホール１８ａ
は、Ｎ+拡散層６に到達するように形成される。コンタ
クトホール１８ｂは、強誘電体キャパシタＦＣの上部電
極ＵＥに到達するように形成される。
１８ａ、１８ｂを形成する。コンタクトホール１８ａ
は、Ｎ+拡散層６に到達するように形成される。コンタ
クトホール１８ｂは、強誘電体キャパシタＦＣの上部電
極ＵＥに到達するように形成される。
【０００５】この上に、図１５に示すように、チタン
（Ｔi）層１０、窒化チタン（ＴiＮ）等により構成され
たバリアメタル層１２、アルミ配線層１４、パッシベー
ション膜１６を形成する。ここでは、チタン層１０形成
後に、なんらかの加熱工程を設けることで、チタン層１
０と、シリコンで構成されたＮ+拡散層６との接触部分
１０ａのみがシリサイド化される。
（Ｔi）層１０、窒化チタン（ＴiＮ）等により構成され
たバリアメタル層１２、アルミ配線層１４、パッシベー
ション膜１６を形成する。ここでは、チタン層１０形成
後に、なんらかの加熱工程を設けることで、チタン層１
０と、シリコンで構成されたＮ+拡散層６との接触部分
１０ａのみがシリサイド化される。
【０００６】シリサイド化することにより、アルミ配線
層１４とＮ+拡散層６との間の接続抵抗を低減すること
ができる。
層１４とＮ+拡散層６との間の接続抵抗を低減すること
ができる。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の強誘電体メモリには、次のような問題があっ
た。強誘電体薄膜は高温において強誘電性を示さなくな
ることが知られている。原因は必ずしも明らかではない
が、さらに温度を上げると、元へ戻らなくなってしま
う。すなわち、ある温度以上になると非可逆的に強誘電
性を失ってしまうという問題があった。
うな従来の強誘電体メモリには、次のような問題があっ
た。強誘電体薄膜は高温において強誘電性を示さなくな
ることが知られている。原因は必ずしも明らかではない
が、さらに温度を上げると、元へ戻らなくなってしま
う。すなわち、ある温度以上になると非可逆的に強誘電
性を失ってしまうという問題があった。
【０００８】したがって、強誘電体層ＦＬの劣化を避け
るために、シリサイド化するための加熱温度を、あまり
高くすることができなかった。一方、この程度の温度で
は、チタンは十分にはシリサイド化されない。すなわ
ち、接触部分１０ａにおいてチタン層１０は十分にはシ
リサイド化されていなかった。この結果、チタン層１０
とＮ+拡散層６との接触部分１０ａは、実際には、ショ
ットキダイオードとしての性質を多分に残していた。す
なわち、接触抵抗はそれほど低くならず、また、抵抗値
が電圧依存特性を持っていた。その結果、高速応答が困
難である等の不具合が生じていた。
るために、シリサイド化するための加熱温度を、あまり
高くすることができなかった。一方、この程度の温度で
は、チタンは十分にはシリサイド化されない。すなわ
ち、接触部分１０ａにおいてチタン層１０は十分にはシ
リサイド化されていなかった。この結果、チタン層１０
とＮ+拡散層６との接触部分１０ａは、実際には、ショ
ットキダイオードとしての性質を多分に残していた。す
なわち、接触抵抗はそれほど低くならず、また、抵抗値
が電圧依存特性を持っていた。その結果、高速応答が困
難である等の不具合が生じていた。
【０００９】このような問題を解決するために、チタン
層１０に代えて、白金（Ｐt）層を用いる方法も考えら
れる。白金はチタンよりも低い低温でシリサイド化され
るため、強誘電体層ＦＬが劣化する温度以下の温度であ
っても十分にシリサイド化される。
層１０に代えて、白金（Ｐt）層を用いる方法も考えら
れる。白金はチタンよりも低い低温でシリサイド化され
るため、強誘電体層ＦＬが劣化する温度以下の温度であ
っても十分にシリサイド化される。
【００１０】しかしながら、白金は強い還元触媒作用を
示すため、その後、還元雰囲気で実行される加熱工程が
あると、シリサイド化されなかった白金の存在によって
酸化物である強誘電体の還元が助長され劣化してしま
う。このため、シリサイド化工程のあと、未反応の白金
を除去しておく必要がある。ところが、白金は王水を用
いて除去するほかなく、通常の半導体加工工程において
実施することは困難である。
示すため、その後、還元雰囲気で実行される加熱工程が
あると、シリサイド化されなかった白金の存在によって
酸化物である強誘電体の還元が助長され劣化してしま
う。このため、シリサイド化工程のあと、未反応の白金
を除去しておく必要がある。ところが、白金は王水を用
いて除去するほかなく、通常の半導体加工工程において
実施することは困難である。
【００１１】この発明は、このような問題点を解決し、
強誘電体層の機能を保持しつつシリコン層と配線層との
接続抵抗が小さい半導体装置およびその製造方法を提供
することを目的とする。
強誘電体層の機能を保持しつつシリコン層と配線層との
接続抵抗が小さい半導体装置およびその製造方法を提供
することを目的とする。
【００１２】
【課題を解決するための手段】請求項１の半導体装置に
おいては、シリサイド層が、実質的に強誘電体層が劣化
する温度以下の温度でシリサイド化する金属であって強
誘電体層に対する還元触媒作用の極めて低い金属であ
る、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎ
ｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選
ばれた少なくとも1種の金属を用いて形成されたシリサ
イド層を含むことを特徴とする。
おいては、シリサイド層が、実質的に強誘電体層が劣化
する温度以下の温度でシリサイド化する金属であって強
誘電体層に対する還元触媒作用の極めて低い金属であ
る、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎ
ｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選
ばれた少なくとも1種の金属を用いて形成されたシリサ
イド層を含むことを特徴とする。
【００１３】したがって、強誘電体層の機能を劣化させ
ることなく当該金属のうちシリコン層に接する部分を十
分にシリサイド化することができる。また、シリサイド
化されなかった金属部分が、後工程において強誘電体層
に悪影響をおよぼすこともない。すなわち、強誘電体層
の機能を保持しつつシリコン層と配線層との接続抵抗を
小さくすることができる。
ることなく当該金属のうちシリコン層に接する部分を十
分にシリサイド化することができる。また、シリサイド
化されなかった金属部分が、後工程において強誘電体層
に悪影響をおよぼすこともない。すなわち、強誘電体層
の機能を保持しつつシリコン層と配線層との接続抵抗を
小さくすることができる。
【００１４】請求項２の半導体装置においては、シリサ
イド層を、実質的に配線層が劣化する温度以下の温度で
シリサイド化する金属を用いて形成されていることを特
徴とする。したがって、配線層を形成したあとでシリサ
イド化を行なっても、配線層が劣化することはない。こ
のため、シリサイド化工程を配線層形成工程の前に実施
する必要がないので、工程の自由度が増大し、生産コス
トを抑えることが可能となる。
イド層を、実質的に配線層が劣化する温度以下の温度で
シリサイド化する金属を用いて形成されていることを特
徴とする。したがって、配線層を形成したあとでシリサ
イド化を行なっても、配線層が劣化することはない。こ
のため、シリサイド化工程を配線層形成工程の前に実施
する必要がないので、工程の自由度が増大し、生産コス
トを抑えることが可能となる。
【００１５】請求項３の半導体装置においては、シリサ
イド層を、配線層を覆う保護膜を形成する際の温度以下
の温度でシリサイド化する金属を用いて（シリサイド化
することにより）形成したことを特徴とする。したがっ
て、保護膜を形成する際の温度でシリサイド化を行なう
ことができる。このため、シリサイド化のための専用の
加熱工程を設けることなく、シリサイド化を行なうこと
ができる。すなわち、生産コストをさらに抑えることが
可能となる。
イド層を、配線層を覆う保護膜を形成する際の温度以下
の温度でシリサイド化する金属を用いて（シリサイド化
することにより）形成したことを特徴とする。したがっ
て、保護膜を形成する際の温度でシリサイド化を行なう
ことができる。このため、シリサイド化のための専用の
加熱工程を設けることなく、シリサイド化を行なうこと
ができる。すなわち、生産コストをさらに抑えることが
可能となる。
【００１６】請求項４の半導体装置においては、前記シ
リサイド層を、周期律表第8族第4周期に規定される物質
のシリサイド層で構成したことを特徴とする。
リサイド層を、周期律表第8族第4周期に規定される物質
のシリサイド層で構成したことを特徴とする。
【００１７】かかる構成によれば、周期律表第8族第4周
期に規定される物質すなわち、鉄、ニッケル、コバルト
のいずれかを用いるようにしているため、シリサイド化
が容易であり、強誘電体膜の劣化を招くことなく、低抵
抗のシリサイド層を形成することが可能となる。ちなみ
に鉄は、450〜550℃程度の加熱処理で容易にシリサイド
化がなされ、450〜550℃ではFeSiとなり、550℃ではFeS
i2となり、周期律表８族で原子量が小さいほど触媒効果
が小さいという効果がある。また、ニッケルは、 200〜
350 ℃程度の加熱処理でNi2Siとなり、 350〜700℃では
NiSi、775℃では、 NiSi2となる。またこのNiSi2の比抵
抗は 35.8Ω・cm程度であり、鉄についで触媒作用が小
さいという特徴がある。さらにまた、コバルトは、350
〜500 ℃程度の加熱処理でCo2Siとなり、425〜500 ℃で
はCoSiとなり、この比抵抗は 18Ω・cm程度であり、550
℃では、CoSi2となり、この比抵抗は 18Ω・cm程度とな
る。
期に規定される物質すなわち、鉄、ニッケル、コバルト
のいずれかを用いるようにしているため、シリサイド化
が容易であり、強誘電体膜の劣化を招くことなく、低抵
抗のシリサイド層を形成することが可能となる。ちなみ
に鉄は、450〜550℃程度の加熱処理で容易にシリサイド
化がなされ、450〜550℃ではFeSiとなり、550℃ではFeS
i2となり、周期律表８族で原子量が小さいほど触媒効果
が小さいという効果がある。また、ニッケルは、 200〜
350 ℃程度の加熱処理でNi2Siとなり、 350〜700℃では
NiSi、775℃では、 NiSi2となる。またこのNiSi2の比抵
抗は 35.8Ω・cm程度であり、鉄についで触媒作用が小
さいという特徴がある。さらにまた、コバルトは、350
〜500 ℃程度の加熱処理でCo2Siとなり、425〜500 ℃で
はCoSiとなり、この比抵抗は 18Ω・cm程度であり、550
℃では、CoSi2となり、この比抵抗は 18Ω・cm程度とな
る。
【００１８】請求項5の半導体装置によれば、前記シリ
サイド層が、ニッケルシリサイド層、コバルトシリサイ
ド層、鉄シリサイド層のいずれかであることを特徴とす
る。請求項６の半導体装置によれば、前記シリサイド層
は、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎ
ｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選
ばれた少なくとも1種の金属にマンガンまたはマグネシ
ウムを添加してなる物質のシリサイド層であることを特
徴とする。コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル
（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）
は、マンガンまたはマグネシウムを添加することによ
り、シリサイド化温度が低下し、より低い温度でシリサ
イド化することが可能となる。
サイド層が、ニッケルシリサイド層、コバルトシリサイ
ド層、鉄シリサイド層のいずれかであることを特徴とす
る。請求項６の半導体装置によれば、前記シリサイド層
は、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎ
ｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選
ばれた少なくとも1種の金属にマンガンまたはマグネシ
ウムを添加してなる物質のシリサイド層であることを特
徴とする。コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル
（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）
は、マンガンまたはマグネシウムを添加することによ
り、シリサイド化温度が低下し、より低い温度でシリサ
イド化することが可能となる。
【００１９】請求項7の半導体装置によれば、前記シリ
サイド層は、タングステン（Ｗ）、レニウム（Ｒｅ）、
チタン（Ｔｉ）、およびイリジウム（Ｉｒ）から選ばれ
た少なくとも1種の金属にマンガンまたはマグネシウム
を添加してなる物質のシリサイド層であることを特徴と
する。タングステンは高融点金属であり、単体ではシリ
サイド化しにくいが、マンガンあるいはマグネシウムを
添加することにより、シリサイド化が容易となる。また
タングステンシリサイドは極めて安定で低抵抗であり、
信頼性の高いコンタクト構造を得ることが可能となる。
さらにまた、レニウムは加工が容易である。チタンは、
通常のプロセスからの変更が最も少なくリスクを下げる
ことができる。イリジウムは、強誘電体メモリの電極と
して用いられるため、同一工程で成膜することも可能で
ある。
サイド層は、タングステン（Ｗ）、レニウム（Ｒｅ）、
チタン（Ｔｉ）、およびイリジウム（Ｉｒ）から選ばれ
た少なくとも1種の金属にマンガンまたはマグネシウム
を添加してなる物質のシリサイド層であることを特徴と
する。タングステンは高融点金属であり、単体ではシリ
サイド化しにくいが、マンガンあるいはマグネシウムを
添加することにより、シリサイド化が容易となる。また
タングステンシリサイドは極めて安定で低抵抗であり、
信頼性の高いコンタクト構造を得ることが可能となる。
さらにまた、レニウムは加工が容易である。チタンは、
通常のプロセスからの変更が最も少なくリスクを下げる
ことができる。イリジウムは、強誘電体メモリの電極と
して用いられるため、同一工程で成膜することも可能で
ある。
【００２０】請求項８の半導体装置によれば、前記配線
層はアルミニウムを含む層であることを特徴とする。ア
ルミニウムは低コストで成膜が容易であるが、比較的低
い温度で劣化し易いという問題があるが、コンタクトを
鉄、コバルト、ニッケル、クロム、モリブデンのシリサ
イド層を含むように構成しているため、比較的低温でシ
リサイド化可能であり、アルミニウム配線層の劣化を招
くこと無く形成可能であり、信頼性の高い半導体装置を
得ることが可能となる。
層はアルミニウムを含む層であることを特徴とする。ア
ルミニウムは低コストで成膜が容易であるが、比較的低
い温度で劣化し易いという問題があるが、コンタクトを
鉄、コバルト、ニッケル、クロム、モリブデンのシリサ
イド層を含むように構成しているため、比較的低温でシ
リサイド化可能であり、アルミニウム配線層の劣化を招
くこと無く形成可能であり、信頼性の高い半導体装置を
得ることが可能となる。
【００２１】請求項９の半導体装置によれば、前記保護
膜を窒化シリコン層を含む絶縁膜で構成したことを特徴
とする。保護膜に窒化シリコン層を含む場合、還元性雰
囲気である窒素雰囲気で成膜しなければならないが、本
発明でシリサイド層に用いられる金属は白金のように還
元触媒となることもなく、強誘電体膜を良好に維持する
ことができ、信頼性の高い半導体装置を得ることが可能
となる。
膜を窒化シリコン層を含む絶縁膜で構成したことを特徴
とする。保護膜に窒化シリコン層を含む場合、還元性雰
囲気である窒素雰囲気で成膜しなければならないが、本
発明でシリサイド層に用いられる金属は白金のように還
元触媒となることもなく、強誘電体膜を良好に維持する
ことができ、信頼性の高い半導体装置を得ることが可能
となる。
【００２２】請求項１０の半導体装置によれば、表面に
ＭＯＳＦＥＴの形成された半導体基板と、前記ＭＯＳＦ
ＥＴのソース・ドレイン領域の一方にコンタクトするよ
うに、前記半導体基板表面に、キャパシタ絶縁膜として
の強誘電体膜を配設してなる強誘電体キャパシタと、前
記ソース・ドレイン領域の内の他の一方を構成するシリ
コン層に電気的に接続されるコンタクト領域をもつよう
に、前記半導体基板上に層間絶縁膜を介して形成された
配線層とを具備し、前記コンタクト領域は、前記シリコ
ン層と前記配線層との間に介在せしめられた、コバルト
（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃ
ｒ）およびモリブデン（Ｍｏ）から選ばれた少なくとも
1種の金属を用いて形成されたシリサイド層を含むこと
を特徴とする。かかる構成によれば、コンタクト抵抗が
低く、強誘電体膜を良好に維持し信頼性の高い強誘電体
メモリ（ＦｅＲＡＭ）を得ることが可能となる。
ＭＯＳＦＥＴの形成された半導体基板と、前記ＭＯＳＦ
ＥＴのソース・ドレイン領域の一方にコンタクトするよ
うに、前記半導体基板表面に、キャパシタ絶縁膜として
の強誘電体膜を配設してなる強誘電体キャパシタと、前
記ソース・ドレイン領域の内の他の一方を構成するシリ
コン層に電気的に接続されるコンタクト領域をもつよう
に、前記半導体基板上に層間絶縁膜を介して形成された
配線層とを具備し、前記コンタクト領域は、前記シリコ
ン層と前記配線層との間に介在せしめられた、コバルト
（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃ
ｒ）およびモリブデン（Ｍｏ）から選ばれた少なくとも
1種の金属を用いて形成されたシリサイド層を含むこと
を特徴とする。かかる構成によれば、コンタクト抵抗が
低く、強誘電体膜を良好に維持し信頼性の高い強誘電体
メモリ（ＦｅＲＡＭ）を得ることが可能となる。
【００２３】また、このような半導体装置ではシリサイ
ド層を、半導体形成工程で通常用いられる腐食剤を用い
て除去できる金属を用いて形成している。したがって、
シリサイド化されなかった金属部分を除去する必要があ
る場合であっても、通常の腐食剤を用いる工程で容易に
除去することができる。
ド層を、半導体形成工程で通常用いられる腐食剤を用い
て除去できる金属を用いて形成している。したがって、
シリサイド化されなかった金属部分を除去する必要があ
る場合であっても、通常の腐食剤を用いる工程で容易に
除去することができる。
【００２４】請求項１１の半導体装置の製造方法におい
ては、実質的に強誘電体層が劣化する温度以下の温度で
シリサイド化する金属であって実質的に強誘電体層に対
する還元触媒作用の極めて低い金属の層を、シリコン層
の上面に部分的に接するように形成し、その後、実質的
に強誘電体層が劣化する温度以下の温度で加熱すること
により、当該金属の層をシリサイド化してシリサイド層
を形成することを特徴とする。
ては、実質的に強誘電体層が劣化する温度以下の温度で
シリサイド化する金属であって実質的に強誘電体層に対
する還元触媒作用の極めて低い金属の層を、シリコン層
の上面に部分的に接するように形成し、その後、実質的
に強誘電体層が劣化する温度以下の温度で加熱すること
により、当該金属の層をシリサイド化してシリサイド層
を形成することを特徴とする。
【００２５】すなわち、請求項11の半導体装置の製造方
法では、半導体基板表面にシリコン層を含む素子領域を
形成する工程と、前記素子領域の形成された半導体基板
表面に第1の層間絶縁膜を介して強誘電体層を形成する
工程と、その後、第2の層間絶縁膜を形成する工程と、
前記第1および第2の層間絶縁膜に対し、前記シリコン層
まで到達するように、コンタクト孔を形成する工程と、
少なくとも前記コンタクト孔内に露呈する前記シリコン
層表面に、 コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル
（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）か
ら選ばれた少なくとも1種の金属を含む金属層を形成す
る工程と、前記金属層の上層に導電性層を形成しパター
ニングすることにより配線層を形成する工程と、前記配
線層を形成する工程の前または後に、実質的に強誘電体
層が劣化する温度以下で加熱することにより、前記金属
層をシリサイド化してシリサイド層を形成するシリサイ
ド化工程とを含むことを特徴とする。
法では、半導体基板表面にシリコン層を含む素子領域を
形成する工程と、前記素子領域の形成された半導体基板
表面に第1の層間絶縁膜を介して強誘電体層を形成する
工程と、その後、第2の層間絶縁膜を形成する工程と、
前記第1および第2の層間絶縁膜に対し、前記シリコン層
まで到達するように、コンタクト孔を形成する工程と、
少なくとも前記コンタクト孔内に露呈する前記シリコン
層表面に、 コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル
（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）か
ら選ばれた少なくとも1種の金属を含む金属層を形成す
る工程と、前記金属層の上層に導電性層を形成しパター
ニングすることにより配線層を形成する工程と、前記配
線層を形成する工程の前または後に、実質的に強誘電体
層が劣化する温度以下で加熱することにより、前記金属
層をシリサイド化してシリサイド層を形成するシリサイ
ド化工程とを含むことを特徴とする。
【００２６】したがって、強誘電体層の機能を劣化させ
ることなく当該金属のうちシリコン層の上面に接する部
分を十分にシリサイド化することができる。また、シリ
サイド化されなかった金属部分が、後工程において強誘
電体層に悪影響をおよぼすこともない。すなわち、強誘
電体層の機能を損うことなくシリコン層と配線層との接
続抵抗を小さくすることができる。
ることなく当該金属のうちシリコン層の上面に接する部
分を十分にシリサイド化することができる。また、シリ
サイド化されなかった金属部分が、後工程において強誘
電体層に悪影響をおよぼすこともない。すなわち、強誘
電体層の機能を損うことなくシリコン層と配線層との接
続抵抗を小さくすることができる。
【００２７】請求項１２の半導体装置の製造方法におい
ては、前記シリサイド化工程は、前記配線層の形成後
に、実質的に前記配線層が劣化する温度以下で前記金属
層を加熱しシリサイド化する工程であることを特徴とす
る。したがって、シリサイド化工程における熱で配線層
が劣化することはない。このため、シリサイド化工程を
配線層形成工程の前に実施する必要がないので、工程の
自由度が増大し、生産コストを抑えることが可能とな
る。
ては、前記シリサイド化工程は、前記配線層の形成後
に、実質的に前記配線層が劣化する温度以下で前記金属
層を加熱しシリサイド化する工程であることを特徴とす
る。したがって、シリサイド化工程における熱で配線層
が劣化することはない。このため、シリサイド化工程を
配線層形成工程の前に実施する必要がないので、工程の
自由度が増大し、生産コストを抑えることが可能とな
る。
【００２８】請求項１３の半導体装置の製造方法におい
ては、前記シリサイド化工程は、前記配線層の形成後
に、450℃以下の温度で前記金属層を加熱しシリサイド
化する工程であることを特徴とする。したがって、シリ
サイド化工程における熱で強誘電体層が劣化することは
ない。
ては、前記シリサイド化工程は、前記配線層の形成後
に、450℃以下の温度で前記金属層を加熱しシリサイド
化する工程であることを特徴とする。したがって、シリ
サイド化工程における熱で強誘電体層が劣化することは
ない。
【００２９】請求項１４の半導体装置の製造方法におい
ては、更に、前記配線層の形成された半導体基板表面
に、保護膜を形成する工程を含み、前記シリサイド化工
程は、前記保護膜を形成する工程における加熱によって
実行されるようにしたことを特徴とする。配線層を形成
した後、配線層を覆う保護膜を形成するとともに、当該
保護膜を形成する際の熱を利用して金属の層をシリサイ
ド化することを特徴とする。したがって、シリサイド化
のための専用の加熱工程を設けることなく、シリサイド
化を行なうことができ、強誘電体膜が受ける加熱回数を
低減することができ、高品質の強誘電体メモリを提供す
ることが可能となる。また、生産コストをさらに抑える
ことが可能となる。
ては、更に、前記配線層の形成された半導体基板表面
に、保護膜を形成する工程を含み、前記シリサイド化工
程は、前記保護膜を形成する工程における加熱によって
実行されるようにしたことを特徴とする。配線層を形成
した後、配線層を覆う保護膜を形成するとともに、当該
保護膜を形成する際の熱を利用して金属の層をシリサイ
ド化することを特徴とする。したがって、シリサイド化
のための専用の加熱工程を設けることなく、シリサイド
化を行なうことができ、強誘電体膜が受ける加熱回数を
低減することができ、高品質の強誘電体メモリを提供す
ることが可能となる。また、生産コストをさらに抑える
ことが可能となる。
【００３０】請求項１５の半導体装置の製造方法におい
ては、前記シリサイド化工程は、前記配線層の形成工程
に先立ち、前記金属層を実質的に強誘電体層が劣化する
温度以下の温度でシリサイド化する工程と、続いて、前
記金属層のうちシリサイド化されなかった部分を選択的
にエッチング除去する工程とを含むことを特徴とする。
したがって、シリサイド化されなかった金属部分を除去
する必要がある場合であっても、通常の腐食剤を用いて
容易に除去することができる。
ては、前記シリサイド化工程は、前記配線層の形成工程
に先立ち、前記金属層を実質的に強誘電体層が劣化する
温度以下の温度でシリサイド化する工程と、続いて、前
記金属層のうちシリサイド化されなかった部分を選択的
にエッチング除去する工程とを含むことを特徴とする。
したがって、シリサイド化されなかった金属部分を除去
する必要がある場合であっても、通常の腐食剤を用いて
容易に除去することができる。
【００３１】請求項１６の半導体装置の製造方法におい
ては、前記金属層の形成工程は、前記半導体基板表面
に、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎ
ｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選
ばれた少なくとも1種の金属にマンガンまたはマグネシ
ウムを添加してなる物質層を形成する工程であることを
特徴とする。マンガンまたはマグネシウムを添加するこ
とにより、シリサイド化温度が低下し、より低い温度で
シリサイド化することが可能となる。
ては、前記金属層の形成工程は、前記半導体基板表面
に、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎ
ｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選
ばれた少なくとも1種の金属にマンガンまたはマグネシ
ウムを添加してなる物質層を形成する工程であることを
特徴とする。マンガンまたはマグネシウムを添加するこ
とにより、シリサイド化温度が低下し、より低い温度で
シリサイド化することが可能となる。
【００３２】請求項１７の半導体装置の製造方法におい
ては、前記金属層の形成工程は、タングステン（Ｗ）、
レニウム（Ｒｅ）、チタン（Ｔｉ）、およびイリジウム
（Ｉｒ）から選ばれた少なくとも1種の金属にマンガン
またはマグネシウムを添加してなる物質層を形成する工
程であることを特徴とする。このような金属は、単体で
はシリサイド化しにくいが、マンガンあるいはマグネシ
ウムを添加することにより、シリサイド化が容易とり、
信頼性の高いコンタクト構造を得ることが可能となる。
ては、前記金属層の形成工程は、タングステン（Ｗ）、
レニウム（Ｒｅ）、チタン（Ｔｉ）、およびイリジウム
（Ｉｒ）から選ばれた少なくとも1種の金属にマンガン
またはマグネシウムを添加してなる物質層を形成する工
程であることを特徴とする。このような金属は、単体で
はシリサイド化しにくいが、マンガンあるいはマグネシ
ウムを添加することにより、シリサイド化が容易とり、
信頼性の高いコンタクト構造を得ることが可能となる。
【００３３】請求項１８の半導体装置の製造方法におい
ては、前記シリサイド化工程は、4５0℃以下で加熱する
加熱工程であることを特徴とする。強誘電体膜の劣化を
招くこと無くシリサイド化が可能となり、信頼性の高い
強誘電体メモリを得ることが可能となる。
ては、前記シリサイド化工程は、4５0℃以下で加熱する
加熱工程であることを特徴とする。強誘電体膜の劣化を
招くこと無くシリサイド化が可能となり、信頼性の高い
強誘電体メモリを得ることが可能となる。
【００３４】請求項１９の半導体装置の製造方法におい
ては、前記配線層の形成工程は、アルミニウムを含む層
を形成する工程であることを特徴とする。アルミニウム
は低コストで成膜が容易であるが、比較的低い温度で劣
化し易いという問題があるが、コンタクトを鉄、コバル
ト、ニッケル、クロム、モリブデンのシリサイド層を含
むように構成しているため、比較的低温でシリサイド化
可能であり、アルミニウム配線層の劣化を招くこと無く
形成可能であり、信頼性の高い半導体装置を得ることが
可能となる。
ては、前記配線層の形成工程は、アルミニウムを含む層
を形成する工程であることを特徴とする。アルミニウム
は低コストで成膜が容易であるが、比較的低い温度で劣
化し易いという問題があるが、コンタクトを鉄、コバル
ト、ニッケル、クロム、モリブデンのシリサイド層を含
むように構成しているため、比較的低温でシリサイド化
可能であり、アルミニウム配線層の劣化を招くこと無く
形成可能であり、信頼性の高い半導体装置を得ることが
可能となる。
【００３５】請求項２０の半導体装置の製造方法におい
ては、前記保護膜の形成工程は、窒素雰囲気中でスパッ
タリングを行うことにより窒化シリコン膜を形成する工
程を含むことを特徴とする。還元性雰囲気である窒素雰
囲気でスパッタリング法により成膜する際、本発明でシ
リサイド層に用いられる金属は白金のように還元触媒と
なることはないため、強誘電体膜を良好に維持すること
ができ、信頼性の高い半導体装置を得ることが可能とな
る。
ては、前記保護膜の形成工程は、窒素雰囲気中でスパッ
タリングを行うことにより窒化シリコン膜を形成する工
程を含むことを特徴とする。還元性雰囲気である窒素雰
囲気でスパッタリング法により成膜する際、本発明でシ
リサイド層に用いられる金属は白金のように還元触媒と
なることはないため、強誘電体膜を良好に維持すること
ができ、信頼性の高い半導体装置を得ることが可能とな
る。
【００３６】なお、請求項において、ある層（たとえば
シリコン層）を「半導体基板に設ける」とは、半導体基
板に接してある層を形成する場合、半導体基板の上に形
成した一層以上の別の層の上にある層を形成する場合、
半導体基板自体がある層である場合を含む概念である。
シリコン層）を「半導体基板に設ける」とは、半導体基
板に接してある層を形成する場合、半導体基板の上に形
成した一層以上の別の層の上にある層を形成する場合、
半導体基板自体がある層である場合を含む概念である。
【００３７】
【発明の実施の形態】この発明の一実施形態による半導
体装置である強誘電体メモリ（ＦｅＲＡＭ）２０の断面
構成の一部を図１に示す。強誘電体メモリ２０は、強誘
電体キャパシタＦＣとＭＯＳＦＥＴとを備えている。こ
の構造ではストレージノードコンタクトに相当するコン
タクト領域を、４００℃程度の加熱処理によるニッケル
層３０のシリサイド化で形成されたニッケルシリサイド
３１で構成し、強誘電体膜の劣化を防止するものであ
る。
体装置である強誘電体メモリ（ＦｅＲＡＭ）２０の断面
構成の一部を図１に示す。強誘電体メモリ２０は、強誘
電体キャパシタＦＣとＭＯＳＦＥＴとを備えている。こ
の構造ではストレージノードコンタクトに相当するコン
タクト領域を、４００℃程度の加熱処理によるニッケル
層３０のシリサイド化で形成されたニッケルシリサイド
３１で構成し、強誘電体膜の劣化を防止するものであ
る。
【００３８】すなわち、Ｐ型のシリコンにより構成され
た半導体基板２２上の所定位置に、シリコン酸化物で構
成された素子分離用のフィールド酸化膜２４が形成さ
れ、フィールド酸化膜２４で区画された素子形成領域に
ゲート絶縁膜２５を介して多結晶シリコン膜からなるゲ
ート電極２７形成され、このゲート電極を挟んでソース
・ドレイン領域となるＮ+拡散層２６が形成されＭＯＳ
ＦＥＴを構成している。なお、図２-７の製造工程図に
おいては、説明の便宜上、ＭＯＳＦＥＴのＮ+拡散層
（Ｎ+型のシリコン層であるソース領域またはドレイン
領域）２６のみを描いている。
た半導体基板２２上の所定位置に、シリコン酸化物で構
成された素子分離用のフィールド酸化膜２４が形成さ
れ、フィールド酸化膜２４で区画された素子形成領域に
ゲート絶縁膜２５を介して多結晶シリコン膜からなるゲ
ート電極２７形成され、このゲート電極を挟んでソース
・ドレイン領域となるＮ+拡散層２６が形成されＭＯＳ
ＦＥＴを構成している。なお、図２-７の製造工程図に
おいては、説明の便宜上、ＭＯＳＦＥＴのＮ+拡散層
（Ｎ+型のシリコン層であるソース領域またはドレイン
領域）２６のみを描いている。
【００３９】フィールド酸化膜２４およびＭＯＳＦＥＴ
の上には、シリコン酸化物で構成された層間絶縁膜２８
が形成されている。層間絶縁膜２８に埋め込まれるよう
に、強誘電体キャパシタＦＣが形成されている。強誘電
体キャパシタＦＣは、プレート電極となる下部電極Ｌ
Ｅ、ＰＺＴ（ＰbＺrxＴi1-xＯ3）により構成された強誘
電体層ＦＬ、前記ＭＯＳＦＥＴのソース・ドレイン領域
の一方に接続されストレージノード電極を構成する上部
電極ＵＥをこの順に積み重ねた構造を有している。
の上には、シリコン酸化物で構成された層間絶縁膜２８
が形成されている。層間絶縁膜２８に埋め込まれるよう
に、強誘電体キャパシタＦＣが形成されている。強誘電
体キャパシタＦＣは、プレート電極となる下部電極Ｌ
Ｅ、ＰＺＴ（ＰbＺrxＴi1-xＯ3）により構成された強誘
電体層ＦＬ、前記ＭＯＳＦＥＴのソース・ドレイン領域
の一方に接続されストレージノード電極を構成する上部
電極ＵＥをこの順に積み重ねた構造を有している。
【００４０】なお、下部電極ＬＥや上部電極ＵＥの材質
は特に限定されるものではないが、たとえば、イリジウ
ム酸化物やイリジウムなどを用いることができる。ま
た、これらを重ねた積層構造の電極を用いることもでき
る。なお、この図では見えないが、図示領域以外の領域
に、コンタクト領域を有し下部電極も配線層によって電
圧を印加することができるように構成されている。
は特に限定されるものではないが、たとえば、イリジウ
ム酸化物やイリジウムなどを用いることができる。ま
た、これらを重ねた積層構造の電極を用いることもでき
る。なお、この図では見えないが、図示領域以外の領域
に、コンタクト領域を有し下部電極も配線層によって電
圧を印加することができるように構成されている。
【００４１】層間絶縁膜２８の上には、膜厚３０ｎｍの
ニッケル（Ｎi）により構成された金属層３０、膜厚１
０ｎｍの窒化チタン（ＴiＮ）等により構成されたバリ
アメタル層３２、アルミニウム・シリコン・銅合金（Ａ
l-Ｓi-Ｃu）により構成されたアルミ配線層３４（配線
層）が、この順に積み重ねるように形成されている。金
属層３０のうちＮ+拡散層２６と接触する部分はシリサ
イド化され、シリサイド層３１となっている。後述する
ように、このシリサイド層３１は、十分にシリサイド化
されている。したがって、アルミ配線層３４とＮ＋拡散
層２６との接続抵抗は極めて低い。またこの図では見え
ない位置にあるが、前記ＭＯＳＦＥＴのソース・ドレイ
ン領域の他の一方にも同様のコンタクトが形成され、ビ
ット線が接続されている。
ニッケル（Ｎi）により構成された金属層３０、膜厚１
０ｎｍの窒化チタン（ＴiＮ）等により構成されたバリ
アメタル層３２、アルミニウム・シリコン・銅合金（Ａ
l-Ｓi-Ｃu）により構成されたアルミ配線層３４（配線
層）が、この順に積み重ねるように形成されている。金
属層３０のうちＮ+拡散層２６と接触する部分はシリサ
イド化され、シリサイド層３１となっている。後述する
ように、このシリサイド層３１は、十分にシリサイド化
されている。したがって、アルミ配線層３４とＮ＋拡散
層２６との接続抵抗は極めて低い。またこの図では見え
ない位置にあるが、前記ＭＯＳＦＥＴのソース・ドレイ
ン領域の他の一方にも同様のコンタクトが形成され、ビ
ット線が接続されている。
【００４２】アルミ配線層３４の上部は、シリコン窒化
膜とシリコン酸化膜との２層膜により構成されたパッシ
ベーション膜３６（保護膜）により覆われている。
膜とシリコン酸化膜との２層膜により構成されたパッシ
ベーション膜３６（保護膜）により覆われている。
【００４３】つぎに、図２〜図７に基づいて、この強誘
電体メモリ２０の製造方法を説明する。まず、図２に示
すように、半導体基板２２上に、素子分離のためのフィ
ールド酸化膜２４を形成する。フィールド酸化膜２４
は、たとえばＬＯＣＯＳ（Local Oxidation of Silico
n）法を用いて形成することができる。
電体メモリ２０の製造方法を説明する。まず、図２に示
すように、半導体基板２２上に、素子分離のためのフィ
ールド酸化膜２４を形成する。フィールド酸化膜２４
は、たとえばＬＯＣＯＳ（Local Oxidation of Silico
n）法を用いて形成することができる。
【００４４】フィールド酸化膜２４で区画された素子形
成領域に、ＭＯＳＦＥＴを形成する。上述のように、図
２−７においては、説明の便宜上、ＭＯＳＦＥＴのＮ+
拡散層２６のみを描いている。フィールド酸化膜２４お
よびＭＯＳＦＥＴの上に、シリコン酸化物を堆積させる
ことより、層間絶縁膜２８ａを形成する。
成領域に、ＭＯＳＦＥＴを形成する。上述のように、図
２−７においては、説明の便宜上、ＭＯＳＦＥＴのＮ+
拡散層２６のみを描いている。フィールド酸化膜２４お
よびＭＯＳＦＥＴの上に、シリコン酸化物を堆積させる
ことより、層間絶縁膜２８ａを形成する。
【００４５】層間絶縁膜２８ａの上に強誘電体キャパシ
タＦＣを形成する。強誘電体キャパシタＦＣを形成する
には、まず、層間絶縁膜２８ａの上に、スパッタリング
法等を用いて下部電極ＬＥとなる導電体の層を形成し、
その上に、ゾル・ゲル法などのＭＯＤ（Metal Organic
Deposition）法や、スパッタリング法等を用いて強誘電
体層ＦＬとなる層を形成して結晶化させ、さらにその上
に、スパッタリング法等を用いて上部電極ＵＥとなる導
電体の層を形成する。その後、層間絶縁膜２８ａの上に
形成したこれら３つの層をエッチングによってパターニ
ングすることで、図２に示すような強誘電体キャパシタ
ＦＣが形成される。
タＦＣを形成する。強誘電体キャパシタＦＣを形成する
には、まず、層間絶縁膜２８ａの上に、スパッタリング
法等を用いて下部電極ＬＥとなる導電体の層を形成し、
その上に、ゾル・ゲル法などのＭＯＤ（Metal Organic
Deposition）法や、スパッタリング法等を用いて強誘電
体層ＦＬとなる層を形成して結晶化させ、さらにその上
に、スパッタリング法等を用いて上部電極ＵＥとなる導
電体の層を形成する。その後、層間絶縁膜２８ａの上に
形成したこれら３つの層をエッチングによってパターニ
ングすることで、図２に示すような強誘電体キャパシタ
ＦＣが形成される。
【００４６】つぎに、図３に示すように、この強誘電体
キャパシタＦＣの上に、シリコン酸化物を堆積させるこ
とより、層間絶縁膜２８ｂを形成する。すなわち、強誘
電体キャパシタＦＣが、層間絶縁膜２８ａと層間絶縁膜
２８ｂとに取り囲まれた形になる。この層間絶縁膜２８
ａおよび層間絶縁膜２８ｂを層間絶縁膜２８とする。
キャパシタＦＣの上に、シリコン酸化物を堆積させるこ
とより、層間絶縁膜２８ｂを形成する。すなわち、強誘
電体キャパシタＦＣが、層間絶縁膜２８ａと層間絶縁膜
２８ｂとに取り囲まれた形になる。この層間絶縁膜２８
ａおよび層間絶縁膜２８ｂを層間絶縁膜２８とする。
【００４７】つぎに、図４に示すように、エッチングに
より層間絶縁膜２８にコンタクトホール３８ａ、３８ｂ
を形成する。コンタクトホール３８ａは、Ｎ+拡散層２
６に到達するように形成される。コンタクトホール３８
ｂは、強誘電体キャパシタＦＣの上部電極ＵＥに到達す
るように形成される。
より層間絶縁膜２８にコンタクトホール３８ａ、３８ｂ
を形成する。コンタクトホール３８ａは、Ｎ+拡散層２
６に到達するように形成される。コンタクトホール３８
ｂは、強誘電体キャパシタＦＣの上部電極ＵＥに到達す
るように形成される。
【００４８】この上に、図５に示すようにスパッタリン
グ法や蒸着法等を用いてニッケル（Ｎi）により構成さ
れた金属層３０を形成する。シリサイド層３１は薄くて
も差し支えないことから、金属層３０の膜厚をできるだ
け薄くして、未反応のニッケルの量を少しでも少なくす
ることが好ましい。この実施形態においては、金属層３
０の膜厚が３００オングストローム程度になるように設
定している。
グ法や蒸着法等を用いてニッケル（Ｎi）により構成さ
れた金属層３０を形成する。シリサイド層３１は薄くて
も差し支えないことから、金属層３０の膜厚をできるだ
け薄くして、未反応のニッケルの量を少しでも少なくす
ることが好ましい。この実施形態においては、金属層３
０の膜厚が３００オングストローム程度になるように設
定している。
【００４９】つぎに、図６に示すように、スパッタリン
グ法等を用いて、金属層３０の上に積み上げるように、
膜厚１０ｎｍの窒化チタン（ＴiＮ）等により構成され
たバリアメタル層３２、および、アルミニウム・シリコ
ン・銅合金（Ａl-Ｓi-Ｃu）により構成されたアルミ配
線層３４を形成する。つぎに、フォトリソグラフィによ
りこれら３つの層を、所定の配線形状にパタ−ニングす
る。
グ法等を用いて、金属層３０の上に積み上げるように、
膜厚１０ｎｍの窒化チタン（ＴiＮ）等により構成され
たバリアメタル層３２、および、アルミニウム・シリコ
ン・銅合金（Ａl-Ｓi-Ｃu）により構成されたアルミ配
線層３４を形成する。つぎに、フォトリソグラフィによ
りこれら３つの層を、所定の配線形状にパタ−ニングす
る。
【００５０】最後に、図７に示すように、アルミ配線層
３４の上に、スパッタリング法によりシリコン窒化膜と
シリコン酸化膜との２層膜からなるパッシベーション膜
３６を形成する。このパッシベーション膜３６を形成す
る工程で基板温度は４００℃程度に昇温せしめられる。
この成膜工程の間、基板には４００℃程度の熱が加えら
れる。この程度の熱では、強誘電体層ＦＬが非可逆的に
強誘電性を失うことはない。また、アルミ配線層３４が
劣化することもない。
３４の上に、スパッタリング法によりシリコン窒化膜と
シリコン酸化膜との２層膜からなるパッシベーション膜
３６を形成する。このパッシベーション膜３６を形成す
る工程で基板温度は４００℃程度に昇温せしめられる。
この成膜工程の間、基板には４００℃程度の熱が加えら
れる。この程度の熱では、強誘電体層ＦＬが非可逆的に
強誘電性を失うことはない。また、アルミ配線層３４が
劣化することもない。
【００５１】このときの熱によって、金属層３０のうち
シリコンに接した部分がシリサイド化される。すなわ
ち、シリコンにより構成されたＮ+拡散層２６とニッケ
ルにより構成された金属層３０との接触部近傍が熱によ
りシリサイド化され、シリサイド層３１が形成される。
シリコンに接した部分がシリサイド化される。すなわ
ち、シリコンにより構成されたＮ+拡散層２６とニッケ
ルにより構成された金属層３０との接触部近傍が熱によ
りシリサイド化され、シリサイド層３１が形成される。
【００５２】チタン（Ｔi）等と異なり、ニッケル（Ｎ
i）は、パッシベーション膜３６を形成する工程におい
て加えられる程度の温度以下の温度でも十分にシリサイ
ド化される。したがって、上述のように、アルミ配線層
３４とＮ+拡散層２６との接続抵抗は極めて低くなる。
i）は、パッシベーション膜３６を形成する工程におい
て加えられる程度の温度以下の温度でも十分にシリサイ
ド化される。したがって、上述のように、アルミ配線層
３４とＮ+拡散層２６との接続抵抗は極めて低くなる。
【００５３】また、還元触媒作用の高い白金（Ｐt）等
と異なり、ニッケル（Ｎi）は還元触媒作用が極めて低
い。したがって、図７に示すパッシベーション膜３６が
還元雰囲気において形成される場合であっても、未反応
のまま残された金属層３０によって強誘電体層ＦＬに対
する還元反応が助長されることはない。
と異なり、ニッケル（Ｎi）は還元触媒作用が極めて低
い。したがって、図７に示すパッシベーション膜３６が
還元雰囲気において形成される場合であっても、未反応
のまま残された金属層３０によって強誘電体層ＦＬに対
する還元反応が助長されることはない。
【００５４】なお、強誘電体キャパシタＦＣの上部電極
ＵＥに接する金属層３０はシリサイド化されないが、上
部電極ＵＥおよび金属層３０は共に金属であるため、接
触部にショットキ接合が形成されることもなく、また、
接触抵抗も小さいので問題はない。
ＵＥに接する金属層３０はシリサイド化されないが、上
部電極ＵＥおよび金属層３０は共に金属であるため、接
触部にショットキ接合が形成されることもなく、また、
接触抵抗も小さいので問題はない。
【００５５】このように、この実施形態においては、強
誘電体層ＦＬが非可逆的に強誘電性を失う温度（この実
施形態においては４５０℃程度）以下の温度（ニッケル
の場合３５０℃程度）でシリサイド化する金属であっ
て、強誘電体層ＦＬに対する還元触媒作用の極めて低い
ニッケルにより構成された金属層３０を、ソース・ドレ
イン領域２６の一方の上面に部分的に接するように形成
し、その後、強誘電体層ＦＬが非可逆的に強誘電性を失
う温度以下の温度（この実施形態においては４００℃程
度）で加熱することにより、金属層３０をシリサイド化
してシリサイド層３１を形成するようにしている。
誘電体層ＦＬが非可逆的に強誘電性を失う温度（この実
施形態においては４５０℃程度）以下の温度（ニッケル
の場合３５０℃程度）でシリサイド化する金属であっ
て、強誘電体層ＦＬに対する還元触媒作用の極めて低い
ニッケルにより構成された金属層３０を、ソース・ドレ
イン領域２６の一方の上面に部分的に接するように形成
し、その後、強誘電体層ＦＬが非可逆的に強誘電性を失
う温度以下の温度（この実施形態においては４００℃程
度）で加熱することにより、金属層３０をシリサイド化
してシリサイド層３１を形成するようにしている。
【００５６】したがって、強誘電体層ＦＬの機能を劣化
させることなく金属層３０のうちソース・ドレイン領域
２６の上面に接する部分を十分にシリサイド化すること
ができる。また、シリサイド化されなかった金属層３０
が、後工程において強誘電体層ＦＬに悪影響をおよぼす
こともない。すなわち、強誘電体層ＦＬの機能を損うこ
となくソース・ドレイン領域２６とアルミ配線層３４と
の接続抵抗を小さくすることができる。
させることなく金属層３０のうちソース・ドレイン領域
２６の上面に接する部分を十分にシリサイド化すること
ができる。また、シリサイド化されなかった金属層３０
が、後工程において強誘電体層ＦＬに悪影響をおよぼす
こともない。すなわち、強誘電体層ＦＬの機能を損うこ
となくソース・ドレイン領域２６とアルミ配線層３４と
の接続抵抗を小さくすることができる。
【００５７】また、この実施形態においては、金属層３
０を形成した後、アルミ配線層３４を形成し、その後、
アルミ配線層３４が劣化する温度（たとえば、アルミ配
線層３４を構成する材料の融点）以下の温度（この実施
形態においては４００℃程度）で金属層３０をシリサイ
ド化するようにしている。
０を形成した後、アルミ配線層３４を形成し、その後、
アルミ配線層３４が劣化する温度（たとえば、アルミ配
線層３４を構成する材料の融点）以下の温度（この実施
形態においては４００℃程度）で金属層３０をシリサイ
ド化するようにしている。
【００５８】したがって、シリサイド化工程における熱
でアルミ配線層３４が劣化することはない。このため、
アルミ配線層３４を形成する工程の前にシリサイド化工
程を実施する必要がないので、工程の自由度が増大し、
生産コストを抑えることができる。
でアルミ配線層３４が劣化することはない。このため、
アルミ配線層３４を形成する工程の前にシリサイド化工
程を実施する必要がないので、工程の自由度が増大し、
生産コストを抑えることができる。
【００５９】さらに、この実施形態においては、アルミ
配線層３４を覆うパッシベーション膜３６を形成する際
の熱（この実施形態においては４００℃程度の熱）を利
用して金属層３０をシリサイド化するようにしている。
したがって、シリサイド化のための専用の加熱工程を設
けることなく、シリサイド化を行なうことができる。す
なわち、生産コストをさらに抑えることが可能となる。
配線層３４を覆うパッシベーション膜３６を形成する際
の熱（この実施形態においては４００℃程度の熱）を利
用して金属層３０をシリサイド化するようにしている。
したがって、シリサイド化のための専用の加熱工程を設
けることなく、シリサイド化を行なうことができる。す
なわち、生産コストをさらに抑えることが可能となる。
【００６０】ただし、この発明は、アルミ配線層３４を
覆うパッシベーション膜３６を形成する際の熱を利用し
て金属層３０をシリサイド化する製造方法に限定される
ものではない。たとえば、パッシベーション膜３６を形
成する前に、金属層３０をシリサイド化するように構成
することもできる。このように構成すると、パッシベー
ション膜３６を形成する際の温度ではシリサイド化が十
分でないような場合であっても、所望の温度で、十分に
シリサイド化することが可能となる。
覆うパッシベーション膜３６を形成する際の熱を利用し
て金属層３０をシリサイド化する製造方法に限定される
ものではない。たとえば、パッシベーション膜３６を形
成する前に、金属層３０をシリサイド化するように構成
することもできる。このように構成すると、パッシベー
ション膜３６を形成する際の温度ではシリサイド化が十
分でないような場合であっても、所望の温度で、十分に
シリサイド化することが可能となる。
【００６１】また、上述の実施形態においては、アルミ
配線層３４形成後にシリサイド化を行なうよう構成した
が、この発明はこれに限定されるものではない。すなわ
ち、アルミ配線層３４の形成前にシリサイド化を行なう
構成をとることもできる。この場合、アルミ配線層３４
が劣化する温度以上の温度で金属層３０をシリサイド化
することも可能となる。
配線層３４形成後にシリサイド化を行なうよう構成した
が、この発明はこれに限定されるものではない。すなわ
ち、アルミ配線層３４の形成前にシリサイド化を行なう
構成をとることもできる。この場合、アルミ配線層３４
が劣化する温度以上の温度で金属層３０をシリサイド化
することも可能となる。
【００６２】つぎに、この発明の他の実施形態による半
導体装置である強誘電体メモリ４０の断面構成の一部を
図１３に示す。強誘電体メモリ４０は、図７に示した強
誘電体メモリ２０と類似の構造であるが、未反応の金属
層３０が除去されている点で、強誘電体メモリ２０と異
なる。
導体装置である強誘電体メモリ４０の断面構成の一部を
図１３に示す。強誘電体メモリ４０は、図７に示した強
誘電体メモリ２０と類似の構造であるが、未反応の金属
層３０が除去されている点で、強誘電体メモリ２０と異
なる。
【００６３】この強誘電体メモリ４０の製造方法を、図
８〜図１３に基づいて説明する。なお、製造工程の前半
は、図２〜図３に示す工程と同様である。つぎに、図８
に示すように、エッチングにより層間絶縁膜２８にコン
タクトホール３８ａを形成する。コンタクトホール３８
ａは、Ｎ+拡散層２６に到達するように形成される。な
お、前述の実施形態と異なり、この時点では、コンタク
トホール３８ｂ（図４参照）は形成しない。
８〜図１３に基づいて説明する。なお、製造工程の前半
は、図２〜図３に示す工程と同様である。つぎに、図８
に示すように、エッチングにより層間絶縁膜２８にコン
タクトホール３８ａを形成する。コンタクトホール３８
ａは、Ｎ+拡散層２６に到達するように形成される。な
お、前述の実施形態と異なり、この時点では、コンタク
トホール３８ｂ（図４参照）は形成しない。
【００６４】この上に、図９に示すように、ターゲット
としてニッケルに２０重量％のマンガンを含有させたも
のを用い、スパッタリング法等を用いてマンガン含有ニ
ッケル（Ｎi）により構成された金属層３０を形成す
る。この実施形態においても、金属層３０の膜厚が３０
ｎｍ程度になるように設定している。
としてニッケルに２０重量％のマンガンを含有させたも
のを用い、スパッタリング法等を用いてマンガン含有ニ
ッケル（Ｎi）により構成された金属層３０を形成す
る。この実施形態においても、金属層３０の膜厚が３０
ｎｍ程度になるように設定している。
【００６５】つぎに、３８０℃程度の熱処理を行なうこ
とによって、金属層３０のうちシリコンに接した部分が
シリサイド化される。すなわち、シリコンにより構成さ
れたＮ+拡散層２６と金属層３０との接触部分が熱によ
り十分にシリサイド化され、シリサイド層３１（図１０
参照）が形成される。前述の実施形態と同様に、この程
度の熱では、強誘電体層ＦＬが非可逆的に強誘電性を失
うことはない。
とによって、金属層３０のうちシリコンに接した部分が
シリサイド化される。すなわち、シリコンにより構成さ
れたＮ+拡散層２６と金属層３０との接触部分が熱によ
り十分にシリサイド化され、シリサイド層３１（図１０
参照）が形成される。前述の実施形態と同様に、この程
度の熱では、強誘電体層ＦＬが非可逆的に強誘電性を失
うことはない。
【００６６】シリサイド化されずに未反応のまま残され
た金属層３０を、硫酸過水（硫酸と過酸化水素と純水と
を混合した溶液）やアンモニア過水（アンモニアと過酸
化水素と純水とを混合した溶液）など、半導体形成工程
で一般的に使用される腐食液を用いて除去する。図１０
に、未反応の金属層３０を除去したあとの状態を示す図
である。
た金属層３０を、硫酸過水（硫酸と過酸化水素と純水と
を混合した溶液）やアンモニア過水（アンモニアと過酸
化水素と純水とを混合した溶液）など、半導体形成工程
で一般的に使用される腐食液を用いて除去する。図１０
に、未反応の金属層３０を除去したあとの状態を示す図
である。
【００６７】つぎに、図１１に示すように、エッチング
により、層間絶縁膜２８にコンタクトホール３８ｂを形
成する。コンタクトホール３８ｂは、強誘電体キャパシ
タＦＣの上部電極ＵＥに到達するように形成される。
により、層間絶縁膜２８にコンタクトホール３８ｂを形
成する。コンタクトホール３８ｂは、強誘電体キャパシ
タＦＣの上部電極ＵＥに到達するように形成される。
【００６８】つぎに、図１２に示すように、窒化チタン
（ＴiＮ）等により構成されたバリアメタル層３２、お
よび、アルミニウム・シリコン・銅合金（Ａl-Ｓi-Ｃ
u）により構成されたアルミ配線層３４を形成する。つ
ぎに、これら２つの層を、所定の配線形状にパターニン
グする。最後に、図１３に示すように、アルミ配線層３
４の上にパッシベーション膜３６を形成する。
（ＴiＮ）等により構成されたバリアメタル層３２、お
よび、アルミニウム・シリコン・銅合金（Ａl-Ｓi-Ｃ
u）により構成されたアルミ配線層３４を形成する。つ
ぎに、これら２つの層を、所定の配線形状にパターニン
グする。最後に、図１３に示すように、アルミ配線層３
４の上にパッシベーション膜３６を形成する。
【００６９】このように、この実施形態においては、金
属層３０を形成した後、金属層３０を強誘電体層ＦＬが
劣化する温度以下の温度でシリサイド化し、つぎに、金
属層３０のうちシリサイド化されなかった部分を、半導
体形成工程で通常用いられる硫酸過水やアンモニア過水
を用いて除去し、その後、アルミ配線層３４を形成する
ようにしている。
属層３０を形成した後、金属層３０を強誘電体層ＦＬが
劣化する温度以下の温度でシリサイド化し、つぎに、金
属層３０のうちシリサイド化されなかった部分を、半導
体形成工程で通常用いられる硫酸過水やアンモニア過水
を用いて除去し、その後、アルミ配線層３４を形成する
ようにしている。
【００７０】したがって、シリサイド化されなかった金
属層３０を除去する必要がある場合、たとえば、金属層
３０と層間絶縁膜２８との結合力が小さい場合等には、
通常の腐食剤を用いて、未反応の金属層３０を容易に除
去することができる。
属層３０を除去する必要がある場合、たとえば、金属層
３０と層間絶縁膜２８との結合力が小さい場合等には、
通常の腐食剤を用いて、未反応の金属層３０を容易に除
去することができる。
【００７１】なお、上述の実施形態においては、金属層
として、マンガン含有ニッケル（Ｎi）により構成され
た金属層３０を用いたことによりシリサイド化温度がや
や低くてすむようになった。前記実施例では、金属層と
してニッケルおよびマンガン含有ニッケルを用いたが、
金属層を構成する物質はこれに限定されるものではな
い。マンガンの含有用についてはコンタクト抵抗と、シ
リサイド化温度の両方の観点から４５重量％以下が望ま
しい。更に望ましくは１０−３０重量％程度である。
として、マンガン含有ニッケル（Ｎi）により構成され
た金属層３０を用いたことによりシリサイド化温度がや
や低くてすむようになった。前記実施例では、金属層と
してニッケルおよびマンガン含有ニッケルを用いたが、
金属層を構成する物質はこれに限定されるものではな
い。マンガンの含有用についてはコンタクト抵抗と、シ
リサイド化温度の両方の観点から４５重量％以下が望ま
しい。更に望ましくは１０−３０重量％程度である。
【００７２】さらにまた、金属層の膜厚は１原子層から
５０ｎｍ程度が望ましく、更に望ましくは２０−４０ｎ
ｍ程度である。できるだけ完全にシリサイド化されるよ
うにするのが望ましい。また、たとえば、ニッケル（Ｎ
i）と同様に周期表第８族第４周期に規定されるコバル
ト（Ｃo）、鉄（Ｆe）や、周期表第８族第４周期に規定
される物質以外の物質を、金属層に用いることもでき
る。
５０ｎｍ程度が望ましく、更に望ましくは２０−４０ｎ
ｍ程度である。できるだけ完全にシリサイド化されるよ
うにするのが望ましい。また、たとえば、ニッケル（Ｎ
i）と同様に周期表第８族第４周期に規定されるコバル
ト（Ｃo）、鉄（Ｆe）や、周期表第８族第４周期に規定
される物質以外の物質を、金属層に用いることもでき
る。
【００７３】また、これらの物質は、単体として金属層
に用いられる他、合金の形で金属層に用いることもでき
る。たとえば、上記各物質を、それぞれ、マンガン（Ｍ
n）やマグネシウム（Ｍg）との合金の形で用いることが
できる。上記各物質にマンガン（Ｍn）やマグネシウム
（Ｍg）を加えることにより、さらにシリサイド化を促
進することができるので好都合である。なお、タングス
テン（Ｗ）、レニウム（Ｒe）、チタン（Ｔi）、イリジ
ウム（Ｉr）なども、マンガン（Ｍn）やマグネシウム
（Ｍg）との合金の形で用いることによってシリサイド
化を促進することができる。
に用いられる他、合金の形で金属層に用いることもでき
る。たとえば、上記各物質を、それぞれ、マンガン（Ｍ
n）やマグネシウム（Ｍg）との合金の形で用いることが
できる。上記各物質にマンガン（Ｍn）やマグネシウム
（Ｍg）を加えることにより、さらにシリサイド化を促
進することができるので好都合である。なお、タングス
テン（Ｗ）、レニウム（Ｒe）、チタン（Ｔi）、イリジ
ウム（Ｉr）なども、マンガン（Ｍn）やマグネシウム
（Ｍg）との合金の形で用いることによってシリサイド
化を促進することができる。
【００７４】また、上述の各実施形態においては、強誘
電体層としてＰＺＴを用いたが、強誘電体層はこれに限
定されるものではない。強誘電体層として、たとえば、
さらにランタン（Ｌa）を加えたＰＬＺＴや、ニオブ
（Ｎb）を加えたＰＮＺＴを用いることもできる。ま
た、強誘電体層として、ＳＢＴ等を用いることもでき
る。
電体層としてＰＺＴを用いたが、強誘電体層はこれに限
定されるものではない。強誘電体層として、たとえば、
さらにランタン（Ｌa）を加えたＰＬＺＴや、ニオブ
（Ｎb）を加えたＰＮＺＴを用いることもできる。ま
た、強誘電体層として、ＳＢＴ等を用いることもでき
る。
【００７５】また、上述の各実施形態においては、配線
層として、アルミニウム・シリコン・銅合金（Ａl-Ｓi-
Ｃu）により構成されたアルミ配線層３４を例に説明し
たが、配線層はこれに限定されるものではない。たとえ
ば、アルミニウム・シリコン合金（Ａl-Ｓi）により構
成された金属配線層や、アルミニウムにより構成された
金属配線層を用いることができる。また、アルミニウム
を含まない金、銅などの金属配線層や、多結晶シリコン
など非金属で構成された非金属配線層を用いることもで
きる。
層として、アルミニウム・シリコン・銅合金（Ａl-Ｓi-
Ｃu）により構成されたアルミ配線層３４を例に説明し
たが、配線層はこれに限定されるものではない。たとえ
ば、アルミニウム・シリコン合金（Ａl-Ｓi）により構
成された金属配線層や、アルミニウムにより構成された
金属配線層を用いることができる。また、アルミニウム
を含まない金、銅などの金属配線層や、多結晶シリコン
など非金属で構成された非金属配線層を用いることもで
きる。
【００７６】また、上述の各実施形態においては、アル
ミ配線層３４の下にバリアメタル層３２を形成するよう
構成したが、バリアメタル層３２を形成しないようにす
ることもできる。たとえば、配線層の構成成分が不純物
として周囲に拡散するおそれのないタングステンなどの
場合等には、バリアメタル層３２を形成しなくてもよ
い。
ミ配線層３４の下にバリアメタル層３２を形成するよう
構成したが、バリアメタル層３２を形成しないようにす
ることもできる。たとえば、配線層の構成成分が不純物
として周囲に拡散するおそれのないタングステンなどの
場合等には、バリアメタル層３２を形成しなくてもよ
い。
【００７７】また、上述の各実施形態においては、半導
体装置として強誘電体メモリを例に説明したが、この発
明はこれに限定されるものではなく、ＦＥＴのゲート絶
縁膜に強誘電体膜を用いたＭＩＳ構造の強誘電体メモリ
をはじめ、強誘電体層を有する半導体装置一般に適用す
ることができる。
体装置として強誘電体メモリを例に説明したが、この発
明はこれに限定されるものではなく、ＦＥＴのゲート絶
縁膜に強誘電体膜を用いたＭＩＳ構造の強誘電体メモリ
をはじめ、強誘電体層を有する半導体装置一般に適用す
ることができる。
【００７８】
【発明の効果】以上説明してきたように、本発明の半導
体装置によれば、シリサイド層が、実質的に強誘電体層
が劣化する温度以下の温度でシリサイド化する金属であ
って強誘電体層に対する還元触媒作用の極めて低い金属
である、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎ
ｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選
ばれた少なくとも1種の金属をシリサイド化することに
よって形成されているため、強誘電体層の機能を劣化さ
せることなく当該金属のうちシリコン層に接する部分を
十分にシリサイド化することができる。また、シリサイ
ド化されなかった金属部分が、後工程において強誘電体
層に悪影響をおよぼすこともない。このように本発明に
よれば、強誘電体層の機能を保持しつつシリコン層と配
線層との接続抵抗を小さくすることができる。
体装置によれば、シリサイド層が、実質的に強誘電体層
が劣化する温度以下の温度でシリサイド化する金属であ
って強誘電体層に対する還元触媒作用の極めて低い金属
である、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎ
ｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選
ばれた少なくとも1種の金属をシリサイド化することに
よって形成されているため、強誘電体層の機能を劣化さ
せることなく当該金属のうちシリコン層に接する部分を
十分にシリサイド化することができる。また、シリサイ
ド化されなかった金属部分が、後工程において強誘電体
層に悪影響をおよぼすこともない。このように本発明に
よれば、強誘電体層の機能を保持しつつシリコン層と配
線層との接続抵抗を小さくすることができる。
【図１】図１は、本発明の一実施形態による半導体装置
である強誘電体メモリ２０を説明するための断面図であ
る。
である強誘電体メモリ２０を説明するための断面図であ
る。
【図２】図２は、強誘電体メモリ２０の製造方法を説明
するための断面図である。
するための断面図である。
【図３】図３は、強誘電体メモリ２０の製造方法を説明
するための断面図である。
するための断面図である。
【図４】図４は、強誘電体メモリ２０の製造方法を説明
するための断面図である。
するための断面図である。
【図５】図５は、強誘電体メモリ２０の製造方法を説明
するための断面図である。
するための断面図である。
【図６】図６は、強誘電体メモリ２０の製造方法を説明
するための断面図である。
するための断面図である。
【図７】図７は、強誘電体メモリ２０の製造方法を説明
するための断面図である。
するための断面図である。
【図８】図８は、この発明の他の実施形態による半導体
装置である強誘電体メモリ４０の製造方法を説明するた
めの断面図である。
装置である強誘電体メモリ４０の製造方法を説明するた
めの断面図である。
【図９】図９は、強誘電体メモリ４０の製造方法を説明
するための断面図である。
するための断面図である。
【図１０】図１０は、強誘電体メモリ４０の製造方法を
説明するための断面図である。
説明するための断面図である。
【図１１】図１１は、この発明の他の実施形態による半
導体装置である強誘電体メモリ４０の製造方法を説明す
るための断面図である。
導体装置である強誘電体メモリ４０の製造方法を説明す
るための断面図である。
【図１２】図１２は、強誘電体メモリ４０の製造方法を
説明するための断面図である。
説明するための断面図である。
【図１３】図１３は、強誘電体メモリ４０の製造方法を
説明するための断面図である。
説明するための断面図である。
【図１４】図１４は、従来の強誘電体メモリの製造方法
を説明するための図面である。
を説明するための図面である。
【図１５】図１５は、従来の強誘電体メモリの製造方法
を説明するための図面である。
を説明するための図面である。
２６・・・・・・Ｎ+拡散層 ３０・・・・・・金属層 ３１・・・・・・シリサイド層 ＦＬ・・・・・・強誘電体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (20)
- 【請求項１】表面にシリコン層を含む素子領域の形成さ
れた半導体基板と、前記半導体基板表面に形成された強
誘電体層と、前記シリコン層に電気的に接続されるコン
タクト領域をもつように、前記半導体基板上に層間絶縁
膜を介して形成された配線層とを具備し、 前記コンタクト領域は、前記シリコン層と前記配線層と
の間に介在せしめられ、コバルト（Ｃｏ）、鉄（Ｆ
ｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびモリブ
デン（Ｍｏ）から選ばれた少なくとも1種の金属を用い
て形成されたシリサイド層を含むことを特徴とする半導
体装置。 - 【請求項２】前記シリサイド層は、実質的に前記配線層
が劣化する温度以下の温度でシリサイド化する金属を用
いて形成されていることを特徴とする請求項1記載の半
導体装置。 - 【請求項３】前記シリサイド層は、前記配線層を覆う保
護膜を形成する際の温度以下の温度でシリサイド化する
金属を用いて形成されていることを特徴とする請求項２
記載の半導体装置。 - 【請求項４】前記シリサイド層は、周期律表第8族第4周
期に規定される物質のシリサイド層であることを特徴と
する請求項1記載の半導体装置。 - 【請求項５】前記シリサイド層は、ニッケルシリサイド
層、コバルトシリサイド層、鉄シリサイド層のいずれか
であることを特徴とする請求項1記載の半導体装置。 - 【請求項６】前記シリサイド層は、コバルト（Ｃｏ）、
鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）および
モリブデン（Ｍｏ）から選ばれた少なくとも1種の金属
にマンガンまたはマグネシウムを添加してなる物質のシ
リサイド層であることを特徴とする請求項1記載の半導
体装置。 - 【請求項７】前記シリサイド層は、タングステン
（Ｗ）、レニウム（Ｒｅ）、チタン（Ｔｉ）、およびイ
リジウム（Ｉｒ）から選ばれた少なくとも1種の金属に
マンガンまたはマグネシウムを添加してなる物質のシリ
サイド層であることを特徴とする請求項1記載の半導体
装置。 - 【請求項８】前記配線層はアルミニウムを含む層である
ことを特徴とする請求項６記載の半導体装置。 - 【請求項９】前記保護膜は窒化シリコン層を含む絶縁膜
であることを特徴とする請求項１記載の半導体装置。 - 【請求項１０】表面にＭＯＳＦＥＴの形成された半導体
基板と、前記ＭＯＳＦＥＴのソース・ドレイン領域の一
方にコンタクトするように、前記半導体基板表面に、キ
ャパシタ絶縁膜としての強誘電体膜を配設してなる強誘
電体キャパシタと、前記ソース・ドレイン領域の内の他
の一方を構成するシリコン層に電気的に接続されるコン
タクト領域をもつように、前記半導体基板上に層間絶縁
膜を介して形成された配線層とを具備し、 前記コンタクト領域は、前記シリコン層と前記配線層と
の間に介在せしめられた、コバルト（Ｃｏ）、鉄（Ｆ
ｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびモリブ
デン（Ｍｏ）から選ばれた少なくとも1種の金属を用い
て形成されたシリサイド層を含むことを特徴とする半導
体装置。 - 【請求項１１】半導体基板表面にシリコン層を含む素子
領域を形成する工程と、前記素子領域の形成された半導
体基板表面に第1の層間絶縁膜を介して強誘電体層を形
成する工程と、その後、第2の層間絶縁膜を形成する工
程と、前記第1および第2の層間絶縁膜に対し、前記シリコ
ン層まで到達するように、コンタクト孔を形成する工程
と、少なくとも前記コンタクト孔内に露呈する前記シリ
コン層表面に、 コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケ
ル（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）
から選ばれた少なくとも1種の金属を含む金属層を形成
する工程と、 前記金属層の上層に導電性層を形成しパターニングする
ことにより配線層を形成する工程と、前記配線層を形成
する工程の前または後に、実質的に、強誘電体層が劣化
する温度以下で加熱することにより、前記金属層をシリ
サイド化してシリサイド層を形成するシリサイド化工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項１２】前記シリサイド化工程は、前記配線層の
形成後に、実質的に前記配線層が劣化する温度以下で前
記金属層を加熱しシリサイド化する工程であることを特
徴とする請求項１１に記載の半導体装置の製造方法。 - 【請求項１３】前記シリサイド化工程は、前記配線層の
形成後に、450℃以下の温度で前記金属層を加熱しシリ
サイド化する工程であることを特徴とする請求項１２に
記載の半導体装置の製造方法。 - 【請求項１４】更に、前記配線層の形成された半導体基
板表面に、保護膜を形成する工程を含み、 前記シリサイド化工程は、前記保護膜を形成する工程に
おける加熱によって実行されるようにしたことを特徴と
する請求項１２に記載の半導体装置の製造方法。 - 【請求項１５】前記シリサイド化工程は、前記配線層の
形成工程に先立ち、前記金属層を実質的に強誘電体層が
劣化する温度以下の温度でシリサイド化する工程と、 続いて、前記金属層のうちシリサイド化されなかった部
分を、選択的にエッチング除去する工程とを含むことを
特徴とする請求項１１に記載の半導体装置の製造方法。 - 【請求項１６】前記金属層の形成工程は、前記半導体基
板表面に、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル
（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）か
ら選ばれた少なくとも1種の金属にマンガンまたはマグ
ネシウムを添加してなる物質層を形成する工程であるこ
とを特徴とする請求項１１に記載の半導体装置の製造方
法。 - 【請求項１７】前記金属層の形成工程は、タングステン
（Ｗ）、レニウム（Ｒｅ）、チタン（Ｔｉ）、およびイ
リジウム（Ｉｒ）から選ばれた少なくとも1種の金属に
マンガンまたはマグネシウムを添加してなる物質層を形
成する工程であることを特徴とする請求項１１に記載の
半導体装置の製造方法。 - 【請求項１８】前記シリサイド化工程は、4５0℃以下で
加熱する加熱工程であることを特徴とする請求項１１に
記載の半導体装置の製造方法。 - 【請求項１９】前記配線層の形成工程は、アルミニウム
を含む層を形成する工程であることを特徴とする請求項
１１に記載の半導体装置の製造方法。 - 【請求項２０】前記保護膜の形成工程は、窒素雰囲気中
でスパッタリングを行うことにより窒化シリコン膜を形
成する工程を含むことを特徴とする請求項１４に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08014099A JP4727012B2 (ja) | 1998-03-24 | 1999-03-24 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-75904 | 1998-03-24 | ||
| JP7590498 | 1998-03-24 | ||
| JP1998075904 | 1998-03-24 | ||
| JP08014099A JP4727012B2 (ja) | 1998-03-24 | 1999-03-24 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340426A true JPH11340426A (ja) | 1999-12-10 |
| JP4727012B2 JP4727012B2 (ja) | 2011-07-20 |
Family
ID=26417063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08014099A Expired - Fee Related JP4727012B2 (ja) | 1998-03-24 | 1999-03-24 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4727012B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463243B1 (ko) * | 2000-06-24 | 2004-12-29 | 주식회사 하이닉스반도체 | 티타늄나이트라이드 확산방지막의 실리콘 플라즈마 처리에따른 캐패시터 하부전극의 실리사이드화를 방지할 수 있는반도체 메모리 소자 제조 방법 |
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-
1999
- 1999-03-24 JP JP08014099A patent/JP4727012B2/ja not_active Expired - Fee Related
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