JPH11340436A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH11340436A JPH11340436A JP10143540A JP14354098A JPH11340436A JP H11340436 A JPH11340436 A JP H11340436A JP 10143540 A JP10143540 A JP 10143540A JP 14354098 A JP14354098 A JP 14354098A JP H11340436 A JPH11340436 A JP H11340436A
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】
【課題】 パッドポリシリコンを薄膜化でき、均一性を
向上可能にするゲート電極を有する半導体記憶装置の製
造方法を提供する。 【解決手段】 ゲートフォトレジスト工程を２回に分割
し、第１のゲートフォトレジスト工程では、第１のゲー
トパターンをマスクとしてエッチングを行うことによ
り、ゲート電極間にパッドポリシリコン膜が存在する部
分を形成する。次に、ポリシリコンを全面に成膜し、第
２のゲートフォトレジスト工程として、第２のゲートパ
ターン１１をマスクとしてエッチングを行うことによ
り、ゲート電極の間にパッドポリシリコンが存在しない
部分を形成する。その後、ＬＤＤ層３０、第１の層間絶
縁膜１２、ビットコンタクト１３、ビット線１４、第２
の層間絶縁膜１５、容量コンタクト１６、容量下部電極
１７、容量絶縁膜１８、容量上部電極１９、第３の層間
絶縁膜２０を形成する。
向上可能にするゲート電極を有する半導体記憶装置の製
造方法を提供する。 【解決手段】 ゲートフォトレジスト工程を２回に分割
し、第１のゲートフォトレジスト工程では、第１のゲー
トパターンをマスクとしてエッチングを行うことによ
り、ゲート電極間にパッドポリシリコン膜が存在する部
分を形成する。次に、ポリシリコンを全面に成膜し、第
２のゲートフォトレジスト工程として、第２のゲートパ
ターン１１をマスクとしてエッチングを行うことによ
り、ゲート電極の間にパッドポリシリコンが存在しない
部分を形成する。その後、ＬＤＤ層３０、第１の層間絶
縁膜１２、ビットコンタクト１３、ビット線１４、第２
の層間絶縁膜１５、容量コンタクト１６、容量下部電極
１７、容量絶縁膜１８、容量上部電極１９、第３の層間
絶縁膜２０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に関し、特に、パッドポリシリコンの薄膜化及び
均一性を向上可能にするゲート電極を有する半導体記憶
装置の製造方法に関する。
造方法に関し、特に、パッドポリシリコンの薄膜化及び
均一性を向上可能にするゲート電極を有する半導体記憶
装置の製造方法に関する。
【０００２】
【従来の技術】集積回路の微細化及び高集積化に伴い、
ＤＲＡＭ内の配線及びコンタクトサイズが縮小すると共
に、コンタクトと配線との間のマージンが極めて縮小さ
れるようになった。これらが縮小することにより、コン
タクトと下地ワード線のショートが多発し、セルの形成
が困難になる。この問題を解決するためにパッドポリシ
リコンをセル内で使用する方法がある。
ＤＲＡＭ内の配線及びコンタクトサイズが縮小すると共
に、コンタクトと配線との間のマージンが極めて縮小さ
れるようになった。これらが縮小することにより、コン
タクトと下地ワード線のショートが多発し、セルの形成
が困難になる。この問題を解決するためにパッドポリシ
リコンをセル内で使用する方法がある。
【０００３】図１２（Ａ）乃至図１２（Ｅ）及び図１３
（Ａ）乃至図１３（Ｂ）は従来の半導体記憶装置の製造
方法を工程順に示す断面図である。図１２（Ａ）に示す
ように、半導体基板５１の表面に素子分離膜５２を選択
的に形成することにより、素子領域を区画する。次に、
全面にゲート酸化膜５３を形成する。次いでゲート酸化
膜５３の上にゲート下部電極５４としてポリシリコンを
１００ｎｍ形成する。その後、ゲート下部電極５４の上
にゲート上部電極５５としてＷＳｉを１５０ｎｍ形成す
る。このゲート下部及び上部両電極でワード線が構成さ
れる。その後、ゲート上部電極５５上にマスク酸化膜５
６を２００ｎｍ程度形成する。
（Ａ）乃至図１３（Ｂ）は従来の半導体記憶装置の製造
方法を工程順に示す断面図である。図１２（Ａ）に示す
ように、半導体基板５１の表面に素子分離膜５２を選択
的に形成することにより、素子領域を区画する。次に、
全面にゲート酸化膜５３を形成する。次いでゲート酸化
膜５３の上にゲート下部電極５４としてポリシリコンを
１００ｎｍ形成する。その後、ゲート下部電極５４の上
にゲート上部電極５５としてＷＳｉを１５０ｎｍ形成す
る。このゲート下部及び上部両電極でワード線が構成さ
れる。その後、ゲート上部電極５５上にマスク酸化膜５
６を２００ｎｍ程度形成する。
【０００４】その後、図１２（Ｂ）に示すように、マス
ク酸化膜５６の上にゲート電極となるレジスト膜５７を
形成する。レジスト膜５７をマスクとして、マスク酸化
膜５６、ゲート上部電極５５、ゲート下部電極５４と順
次エッチングしてもよい。その後イオン注入工程を用い
て、開口したシリコン基板中にＮ型拡散層５８を形成す
る。その後、図１２（Ｃ）に示すように、全面にサイド
ウォール酸化膜５９を成膜し、パッドポリシリコンが形
成される拡散層のみ開口するようにサイドウォール酸化
膜５９をエッチング除去する。このとき用いるマスクパ
ターンを図１４に示す。また、図１５に従来の半導体記
憶装置の配線レイアウトパターンの平面図を示す。図１
５に示したパターンはフィールド、ゲート及びパッドポ
リシリコンである。図１４に示したパターンを用いてレ
ジストマスクに酸化膜エッチバックを行うことにより、
セル上の酸化膜と、周辺回路部でパッドポリシリコンを
形成する拡散層上の酸化膜とが除去できる。その後、図
１２（Ｅ）に示すように全面にパッドを形成するポリシ
リコン６０を成膜する。その後、図１３（Ａ）に示すよ
うにパッドポリシリコンのレジストパターン６１を形成
し、パッドポリシリコン６０をエッチングする。その
後、図１３（Ｂ）に示すようにレジストパターンを除去
することによりパッドポリシリコンを形成できる。
ク酸化膜５６の上にゲート電極となるレジスト膜５７を
形成する。レジスト膜５７をマスクとして、マスク酸化
膜５６、ゲート上部電極５５、ゲート下部電極５４と順
次エッチングしてもよい。その後イオン注入工程を用い
て、開口したシリコン基板中にＮ型拡散層５８を形成す
る。その後、図１２（Ｃ）に示すように、全面にサイド
ウォール酸化膜５９を成膜し、パッドポリシリコンが形
成される拡散層のみ開口するようにサイドウォール酸化
膜５９をエッチング除去する。このとき用いるマスクパ
ターンを図１４に示す。また、図１５に従来の半導体記
憶装置の配線レイアウトパターンの平面図を示す。図１
５に示したパターンはフィールド、ゲート及びパッドポ
リシリコンである。図１４に示したパターンを用いてレ
ジストマスクに酸化膜エッチバックを行うことにより、
セル上の酸化膜と、周辺回路部でパッドポリシリコンを
形成する拡散層上の酸化膜とが除去できる。その後、図
１２（Ｅ）に示すように全面にパッドを形成するポリシ
リコン６０を成膜する。その後、図１３（Ａ）に示すよ
うにパッドポリシリコンのレジストパターン６１を形成
し、パッドポリシリコン６０をエッチングする。その
後、図１３（Ｂ）に示すようにレジストパターンを除去
することによりパッドポリシリコンを形成できる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
従来の方法によりパッドポリシリコンを形成すると、ゲ
ート間隔が広い部分がありパッドポリシリコンの急峻な
段６３が発生する。この急峻な段があるとパッドエッチ
ング時にその側壁にポリシリコンの一部が残留し、それ
がマスクとなってパッドポリシリコンにエッチングされ
ない部分６２ができる。
従来の方法によりパッドポリシリコンを形成すると、ゲ
ート間隔が広い部分がありパッドポリシリコンの急峻な
段６３が発生する。この急峻な段があるとパッドエッチ
ング時にその側壁にポリシリコンの一部が残留し、それ
がマスクとなってパッドポリシリコンにエッチングされ
ない部分６２ができる。
【０００６】また、パッドポリシリコンのフォトリソグ
ラフィー工程では、フォトレジスト寸法のばらつき及び
下地フィールドとゲート電極との目ずれ等により、パッ
ドエッチング時に下地シリコン基板が損傷する。この基
板の損傷６４を防止する有力な方法として、フォトレジ
スト寸法より大きくしたサイドウォール酸化膜をマスク
としてパッドポリシリコンをエッチングする方法がある
が、この方法ではパッドポリシリコンの急峻な段部に酸
化膜が残り、パッドポリシリコンにエッチングされない
部分ができる問題は解決されない。
ラフィー工程では、フォトレジスト寸法のばらつき及び
下地フィールドとゲート電極との目ずれ等により、パッ
ドエッチング時に下地シリコン基板が損傷する。この基
板の損傷６４を防止する有力な方法として、フォトレジ
スト寸法より大きくしたサイドウォール酸化膜をマスク
としてパッドポリシリコンをエッチングする方法がある
が、この方法ではパッドポリシリコンの急峻な段部に酸
化膜が残り、パッドポリシリコンにエッチングされない
部分ができる問題は解決されない。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、パッドポリシリコンを薄膜化することがで
き、均一性を向上可能にするゲート電極を有する半導体
記憶装置の製造方法を提供することを目的とする。
のであって、パッドポリシリコンを薄膜化することがで
き、均一性を向上可能にするゲート電極を有する半導体
記憶装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体記憶
装置の製造方法は、パッドポリシコンをセル内で使用す
る半導体記憶装置の製造方法において、第１のゲートパ
ターンをマスクとしてマスク酸化膜、ゲート上部電極及
びゲート下部電極のエッチングを行うことによりパッド
ポリシコンが形成される部分のゲート電極を形成する第
１電極形成工程と、第２のゲートパターンをマスクとし
てマスク酸化膜、ゲート上部電極及びゲート下部電極の
エッチングを行うことによりパッドポリシコンが形成さ
れない部分のゲート電極を形成する第２電極形成工程
と、を有し、２段階でゲート電極を形成することを特徴
とする。また、前記第１電極形成工程の後に、前記第１
のゲートパターンの上にパッドポリシリコンを形成する
工程と、前記パッドポリシリコンの上に第２のゲートパ
ターンを形成する工程と、を有することが好ましい。な
お、前記第１電極形成工程の後に、前記第１のゲートパ
ターンの上にパッドポリシリコンを形成する工程と、前
記パッドポリシリコンの上に酸化膜を形成する工程と、
前記酸化膜の上に第２のゲートパターンを形成する工程
と、を有しても良い。
装置の製造方法は、パッドポリシコンをセル内で使用す
る半導体記憶装置の製造方法において、第１のゲートパ
ターンをマスクとしてマスク酸化膜、ゲート上部電極及
びゲート下部電極のエッチングを行うことによりパッド
ポリシコンが形成される部分のゲート電極を形成する第
１電極形成工程と、第２のゲートパターンをマスクとし
てマスク酸化膜、ゲート上部電極及びゲート下部電極の
エッチングを行うことによりパッドポリシコンが形成さ
れない部分のゲート電極を形成する第２電極形成工程
と、を有し、２段階でゲート電極を形成することを特徴
とする。また、前記第１電極形成工程の後に、前記第１
のゲートパターンの上にパッドポリシリコンを形成する
工程と、前記パッドポリシリコンの上に第２のゲートパ
ターンを形成する工程と、を有することが好ましい。な
お、前記第１電極形成工程の後に、前記第１のゲートパ
ターンの上にパッドポリシリコンを形成する工程と、前
記パッドポリシリコンの上に酸化膜を形成する工程と、
前記酸化膜の上に第２のゲートパターンを形成する工程
と、を有しても良い。
【０００９】
【発明の実施の形態】以下、本発明の実施例に係る半導
体記憶装置の製造方法について、添付の図面を参照して
具体的に説明する。図１（Ａ）乃至図１（Ｅ）及び図２
（Ａ）乃至図２（Ｄ）は本発明の第１の実施例に係る半
導体記憶装置の製造方法を工程順に示す断面図又は平面
図である。図１（Ａ）に示すように、半導体基板１の表
面に素子分離膜２を選択的に形成することにより、素子
領域を区画する。次に、全面にゲート酸化膜３を形成す
る。次いでゲート酸化膜３の上にゲート下部電極４とし
てポリシリコンを１００ｎｍ形成する。その後、ゲート
下部電極４の上にゲート上部電極５としてＷＳｉを１５
０ｎｍ形成する。このゲート下部及び上部両電極でワー
ド線が構成される。その後、ゲート上部電極５上にマス
ク酸化膜６を２００ｎｍ程度形成する。
体記憶装置の製造方法について、添付の図面を参照して
具体的に説明する。図１（Ａ）乃至図１（Ｅ）及び図２
（Ａ）乃至図２（Ｄ）は本発明の第１の実施例に係る半
導体記憶装置の製造方法を工程順に示す断面図又は平面
図である。図１（Ａ）に示すように、半導体基板１の表
面に素子分離膜２を選択的に形成することにより、素子
領域を区画する。次に、全面にゲート酸化膜３を形成す
る。次いでゲート酸化膜３の上にゲート下部電極４とし
てポリシリコンを１００ｎｍ形成する。その後、ゲート
下部電極４の上にゲート上部電極５としてＷＳｉを１５
０ｎｍ形成する。このゲート下部及び上部両電極でワー
ド線が構成される。その後、ゲート上部電極５上にマス
ク酸化膜６を２００ｎｍ程度形成する。
【００１０】その後、図１（Ｂ）に示すように、マスク
酸化膜６の上に第１のレジスト膜７を形成する。
酸化膜６の上に第１のレジスト膜７を形成する。
【００１１】この第１のレジスト膜の形状を平面図を用
いて説明する。図３に本発明で形成するＤＲＡＭの平面
図を示す。図３はフィールド３１とゲート電極３０とパ
ッドポリシリコン３２の各パターンを図示した。セル部
はすべての拡散層上にパッドポリシリコンを形成し、周
辺回路部では一部のフィールドパターンに対してパッド
を形成する。図４に図１（Ｂ）に示した第１のゲートパ
ターンの平面図を示す。図中で多数の点が描かれている
領域はゲートパターンが形成される部分である。第１の
ゲートパターンではパッドポリシリコンを使用しない部
分のゲート電極部をパターニングする。その他の部分は
ゲート電極が残るようにレジストを残す。
いて説明する。図３に本発明で形成するＤＲＡＭの平面
図を示す。図３はフィールド３１とゲート電極３０とパ
ッドポリシリコン３２の各パターンを図示した。セル部
はすべての拡散層上にパッドポリシリコンを形成し、周
辺回路部では一部のフィールドパターンに対してパッド
を形成する。図４に図１（Ｂ）に示した第１のゲートパ
ターンの平面図を示す。図中で多数の点が描かれている
領域はゲートパターンが形成される部分である。第１の
ゲートパターンではパッドポリシリコンを使用しない部
分のゲート電極部をパターニングする。その他の部分は
ゲート電極が残るようにレジストを残す。
【００１２】その後、図１（Ｃ）に示すように第１のレ
ジスト膜７をマスクとしてマスク酸化膜６をエッチング
する。その後マスク酸化膜６をマスクとしてゲート上部
電極５及びゲート下部電極４をエッチングし、ゲート電
極をパターニングする。このときレジスト膜７をマスク
として、マスク酸化膜６、ゲート上部電極５、ゲート下
部電極４と順次エッチングしてもよい。このようにし
て、パッドポリシコンが形成される部分のゲート電極を
形成する。その後イオン注入工程を用いて、開口したシ
リコン基板中にＮ型拡散層８を形成する。その後図１
（Ｄ）に示すように、全面にサイド酸化膜を成膜し全面
エッチバックすることによりサイドウォール酸化膜９を
形成する。その後、図１（Ｅ）に示すように全面にパッ
ドを形成するポリシリコン１０を成膜する。その後、図
２（Ａ）に示すようにポリシリコン１０の上に所定の形
状のレジスト膜２１を形成し、このレジスト膜２１をマ
スクとしてポリシリコン１０をエッチングする。その
後、図２（Ｂ）に示すように、第２のゲートパターンを
用いて、ゲートのレジストパターン１１をパターニング
する。
ジスト膜７をマスクとしてマスク酸化膜６をエッチング
する。その後マスク酸化膜６をマスクとしてゲート上部
電極５及びゲート下部電極４をエッチングし、ゲート電
極をパターニングする。このときレジスト膜７をマスク
として、マスク酸化膜６、ゲート上部電極５、ゲート下
部電極４と順次エッチングしてもよい。このようにし
て、パッドポリシコンが形成される部分のゲート電極を
形成する。その後イオン注入工程を用いて、開口したシ
リコン基板中にＮ型拡散層８を形成する。その後図１
（Ｄ）に示すように、全面にサイド酸化膜を成膜し全面
エッチバックすることによりサイドウォール酸化膜９を
形成する。その後、図１（Ｅ）に示すように全面にパッ
ドを形成するポリシリコン１０を成膜する。その後、図
２（Ａ）に示すようにポリシリコン１０の上に所定の形
状のレジスト膜２１を形成し、このレジスト膜２１をマ
スクとしてポリシリコン１０をエッチングする。その
後、図２（Ｂ）に示すように、第２のゲートパターンを
用いて、ゲートのレジストパターン１１をパターニング
する。
【００１３】この第２のレジスト膜の形状を平面図を用
いて説明する。図５は図２に示した第２のゲートパター
ンを示すの平面図である。図中で多数の点が描かれてい
る領域はゲートパターンが形成される部分である。第２
のゲートパターンは第１のゲートパターンをマスクとし
てエッチングを行いパッドポリシコンが形成される部分
のゲート電極を形成した部分及びパッドポリシリコンを
使用する周辺回路部のゲートパターンをパターニングし
たものである。その後、図２（Ｃ）に示すようにレジス
ト膜１１をマスクとしてマスク酸化膜６、ゲート上部電
極５、ゲート下部電極４を順次エッチングする。これに
よって、ゲート電極とパッドポリシリコンが形成でき
る。
いて説明する。図５は図２に示した第２のゲートパター
ンを示すの平面図である。図中で多数の点が描かれてい
る領域はゲートパターンが形成される部分である。第２
のゲートパターンは第１のゲートパターンをマスクとし
てエッチングを行いパッドポリシコンが形成される部分
のゲート電極を形成した部分及びパッドポリシリコンを
使用する周辺回路部のゲートパターンをパターニングし
たものである。その後、図２（Ｃ）に示すようにレジス
ト膜１１をマスクとしてマスク酸化膜６、ゲート上部電
極５、ゲート下部電極４を順次エッチングする。これに
よって、ゲート電極とパッドポリシリコンが形成でき
る。
【００１４】図２（Ｄ）にセルの断面図を示す。図２
（Ｃ）に示した構造に加えて、周辺のトランジスタを形
成するためのＬＤＤ層３０、Ｎ型拡散層１とが形成され
ている。パッド電極上に第１の層間絶縁膜１２が形成さ
れており、ビットコンタクト１３とビット線１４が形成
されている。第２の層間絶縁膜１５を形成後、容量コン
タクト１６及び容量下部電極１７が形成されている。容
量下部電極上に容量絶縁膜１８及び容量上部電極１９を
形成し、第３の層間絶縁膜２０を形成する。
（Ｃ）に示した構造に加えて、周辺のトランジスタを形
成するためのＬＤＤ層３０、Ｎ型拡散層１とが形成され
ている。パッド電極上に第１の層間絶縁膜１２が形成さ
れており、ビットコンタクト１３とビット線１４が形成
されている。第２の層間絶縁膜１５を形成後、容量コン
タクト１６及び容量下部電極１７が形成されている。容
量下部電極上に容量絶縁膜１８及び容量上部電極１９を
形成し、第３の層間絶縁膜２０を形成する。
【００１５】このように、ゲートフォトレジスト工程を
２回に分けることにより、パッドポリシリコンを形成す
るときに段ができなくなるため、フォトレジスト及びエ
ッチングが容易になる。
２回に分けることにより、パッドポリシリコンを形成す
るときに段ができなくなるため、フォトレジスト及びエ
ッチングが容易になる。
【００１６】図６（Ａ）乃至図６（Ｅ）及び図７（Ａ）
乃至図７（Ｅ）は本発明の第２の実施例に係る半導体装
置の製造方法を工程順に示す断面図である。図６（Ａ）
に示すように、半導体基板１の表面に素子分離膜２を選
択的に形成することにより、素子領域を区画する。次
に、全面にゲート酸化膜３を形成する。次いでゲート酸
化膜３の上にゲート下部電極４としてポリシリコンを１
００ｎｍ形成する。その後、ゲート下部電極４の上にゲ
ート上部電極５としてＷＳｉを１５０ｎｍ形成する。こ
のゲート下部及び上部両電極でワード線が構成される。
その後、ゲート上部電極５上にマスク酸化膜６を２００
ｎｍ程度形成する。
乃至図７（Ｅ）は本発明の第２の実施例に係る半導体装
置の製造方法を工程順に示す断面図である。図６（Ａ）
に示すように、半導体基板１の表面に素子分離膜２を選
択的に形成することにより、素子領域を区画する。次
に、全面にゲート酸化膜３を形成する。次いでゲート酸
化膜３の上にゲート下部電極４としてポリシリコンを１
００ｎｍ形成する。その後、ゲート下部電極４の上にゲ
ート上部電極５としてＷＳｉを１５０ｎｍ形成する。こ
のゲート下部及び上部両電極でワード線が構成される。
その後、ゲート上部電極５上にマスク酸化膜６を２００
ｎｍ程度形成する。
【００１７】その後、図６（Ｂ）に示すように、マスク
酸化膜６の上に第１のレジスト膜７を形成する。
酸化膜６の上に第１のレジスト膜７を形成する。
【００１８】この第１のレジスト膜の形状を平面図を用
いて説明する。図８に本発明で形成するＤＲＡＭの平面
図を示す。図８はフィールド３１とゲート電極３０とパ
ッドポリシリコン３２の各パターンを図示した。セル部
はすべての拡散層上にパッドを形成し、周辺回路部では
一部のフィールドパターンに対してパッドを形成する。
図９に図６（Ｂ）に示した第１のゲートパターンの平面
図を示す。図中で多数の点が描かれている領域はゲート
パターンが形成される部分である。第１のゲートパター
ンではセル内のゲート電極と周辺回路部でパッドポリシ
リコンを使用する部分のゲート電極部をパターニングす
る。その他の部分はゲート電極が残るようにレジストを
残す。
いて説明する。図８に本発明で形成するＤＲＡＭの平面
図を示す。図８はフィールド３１とゲート電極３０とパ
ッドポリシリコン３２の各パターンを図示した。セル部
はすべての拡散層上にパッドを形成し、周辺回路部では
一部のフィールドパターンに対してパッドを形成する。
図９に図６（Ｂ）に示した第１のゲートパターンの平面
図を示す。図中で多数の点が描かれている領域はゲート
パターンが形成される部分である。第１のゲートパター
ンではセル内のゲート電極と周辺回路部でパッドポリシ
リコンを使用する部分のゲート電極部をパターニングす
る。その他の部分はゲート電極が残るようにレジストを
残す。
【００１９】その後、図６（Ｃ）に示すように第１のレ
ジスト膜７をマスクとしてマスク酸化膜６をエッチング
する。その後マスク酸化膜６をマスクとしてゲート上部
電極５及びゲート下部電極４をエッチングし、ゲート電
極をパターニングする。このときレジスト膜７をマスク
として、マスク酸化膜６、ゲート上部電極５、ゲート下
部電極４と順次エッチングしてもよい。その後イオン注
入工程を用いて、開口したシリコン基板中にＮ型拡散層
８を形成する。その後図６（Ｄ）に示すように、全面に
サイド酸化膜を成膜し全面エッチバックすることにより
サイドウォール酸化膜９を形成する。その後、図６
（Ｅ）に示すようにパッドポリシリコン１０とマスク酸
化膜２２を全面に順次堆積する。その後、図７（Ａ）に
示すようにパッドポリシリコンのレジストパターン２１
を形成し、マスク酸化膜２２をエッチングする。その
後、図７（Ｂ）に示すように全面に酸化膜を成膜し全面
エッチバックを行い、マスク酸化膜２２の側壁にサイド
ウォール酸化膜２３を形成する。その後、図７（Ｃ）に
示すように酸化膜２３，２４をマスクとしてパッドポリ
シリコンをパターニングする。その後、図７（Ｄ）に示
すように、第２のゲートパターンを使用して、ゲートの
レジストパターン１１をパターニングする。
ジスト膜７をマスクとしてマスク酸化膜６をエッチング
する。その後マスク酸化膜６をマスクとしてゲート上部
電極５及びゲート下部電極４をエッチングし、ゲート電
極をパターニングする。このときレジスト膜７をマスク
として、マスク酸化膜６、ゲート上部電極５、ゲート下
部電極４と順次エッチングしてもよい。その後イオン注
入工程を用いて、開口したシリコン基板中にＮ型拡散層
８を形成する。その後図６（Ｄ）に示すように、全面に
サイド酸化膜を成膜し全面エッチバックすることにより
サイドウォール酸化膜９を形成する。その後、図６
（Ｅ）に示すようにパッドポリシリコン１０とマスク酸
化膜２２を全面に順次堆積する。その後、図７（Ａ）に
示すようにパッドポリシリコンのレジストパターン２１
を形成し、マスク酸化膜２２をエッチングする。その
後、図７（Ｂ）に示すように全面に酸化膜を成膜し全面
エッチバックを行い、マスク酸化膜２２の側壁にサイド
ウォール酸化膜２３を形成する。その後、図７（Ｃ）に
示すように酸化膜２３，２４をマスクとしてパッドポリ
シリコンをパターニングする。その後、図７（Ｄ）に示
すように、第２のゲートパターンを使用して、ゲートの
レジストパターン１１をパターニングする。
【００２０】この第２のレジスト膜の形状を平面図を用
いて説明する。図１０に図７に示した第２のゲートパタ
ーンの平面図を示す。図中で多数の点が描かれている領
域はゲートパターンが形成される部分である。第２のゲ
ートパターンは第１のゲートパターンをマスクとしてエ
ッチングを行いゲート電極を形成した部分及びパッドポ
リシリコンを使用する周辺回路部のゲートパターンをパ
ターニングしたものである。その後、図７（Ｅ）に示す
ようにレジスト膜１１をマスクとしてマスク酸化膜６、
ゲート上部電極５、ゲート下部電極４を順次エッチング
する。これによって、ゲート電極とパッドポリシリコン
が形成できる。
いて説明する。図１０に図７に示した第２のゲートパタ
ーンの平面図を示す。図中で多数の点が描かれている領
域はゲートパターンが形成される部分である。第２のゲ
ートパターンは第１のゲートパターンをマスクとしてエ
ッチングを行いゲート電極を形成した部分及びパッドポ
リシリコンを使用する周辺回路部のゲートパターンをパ
ターニングしたものである。その後、図７（Ｅ）に示す
ようにレジスト膜１１をマスクとしてマスク酸化膜６、
ゲート上部電極５、ゲート下部電極４を順次エッチング
する。これによって、ゲート電極とパッドポリシリコン
が形成できる。
【００２１】図１１にセルの断面図を示す。図７（Ｅ）
に示した構造に加えて、周辺のトランジスタを形成する
ためのＬＤＤ層３０及びＮ型拡散層３１とが形成されて
いる。パッド電極上に第１の層間絶縁膜１２が形成され
ており、ビットコンタクト１３とビット線１４が形成さ
れている。第２の層間絶縁膜１５を形成後、容量コンタ
クト１６、容量下部電極１７が形成されている。容量下
部電極上に容量絶縁膜１８，容量上部電極１９を形成
し、第３の層間絶縁膜２０を形成する。
に示した構造に加えて、周辺のトランジスタを形成する
ためのＬＤＤ層３０及びＮ型拡散層３１とが形成されて
いる。パッド電極上に第１の層間絶縁膜１２が形成され
ており、ビットコンタクト１３とビット線１４が形成さ
れている。第２の層間絶縁膜１５を形成後、容量コンタ
クト１６、容量下部電極１７が形成されている。容量下
部電極上に容量絶縁膜１８，容量上部電極１９を形成
し、第３の層間絶縁膜２０を形成する。
【００２２】この方法により半導体記憶装置を製造する
ことにより、パッドポリシリコンをエッチングする際に
エッチングされない部分がなくなり、パッドポリシリコ
ンとコンタクトとのマージン及びパッドポリシリコンと
下地拡散層とのマージンを増加させることができる。
ことにより、パッドポリシリコンをエッチングする際に
エッチングされない部分がなくなり、パッドポリシリコ
ンとコンタクトとのマージン及びパッドポリシリコンと
下地拡散層とのマージンを増加させることができる。
【００２３】
【発明の効果】以上詳述したように、本発明に係る半導
体記憶装置の製造方法を使用すれば、ゲートフォトレジ
ストを２回に分けることにより、パッドポリシリコンを
形成するときにゲートを平坦にすることができ、フォト
レジスト及びエッチングが容易になる。また、パッドポ
リシリコンを形成するゲート間隔をセルの間隔にほぼ合
わせることにより、パッドポリシリコンの膜厚が成膜膜
厚のみで決定でき、薄膜化が可能となり、また、均一性
が向上する。
体記憶装置の製造方法を使用すれば、ゲートフォトレジ
ストを２回に分けることにより、パッドポリシリコンを
形成するときにゲートを平坦にすることができ、フォト
レジスト及びエッチングが容易になる。また、パッドポ
リシリコンを形成するゲート間隔をセルの間隔にほぼ合
わせることにより、パッドポリシリコンの膜厚が成膜膜
厚のみで決定でき、薄膜化が可能となり、また、均一性
が向上する。
【図１】本発明の第１の実施例に係る半導体記憶装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図２】図１の次工程を示す断面図である。
【図３】本発明の第１の実施例に係る半導体記憶装置を
示す正面図である。
示す正面図である。
【図４】本発明の第１の実施例に係る半導体記憶装置の
第１のレジストパターンを示す正面図である。
第１のレジストパターンを示す正面図である。
【図５】本発明の第１の実施例に係る半導体記憶装置の
第２のレジストパターンを示す正面図である。
第２のレジストパターンを示す正面図である。
【図６】本発明の第２の実施例に係る半導体記憶装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図７】図６の次工程を示す断面図である。
【図８】本発明の第１の実施例に係る半導体記憶装置を
示す正面図である。
示す正面図である。
【図９】本発明の第１の実施例に係る半導体記憶装置の
第１のレジストパターンを示す正面図である。
第１のレジストパターンを示す正面図である。
【図１０】本発明の第１の実施例に係る半導体記憶装置
の第２のレジストパターンを示す正面図である。
の第２のレジストパターンを示す正面図である。
【図１１】本発明の第１の実施例に係る半導体記憶装置
のセルを示す断面図である。
のセルを示す断面図である。
【図１２】従来の半導体記憶装置の製造方法を示す断面
図である。
図である。
【図１３】図１１の次工程を示す断面図である。
【図１４】従来の半導体記憶装置のレジストパターンを
示す断面図である。
示す断面図である。
【図１５】従来の半導体記憶装置を示す正面図である。
１，５１；半導体基板 ２，５２；素子分離膜 ３，５３；ゲート酸化膜 ４，５４；ゲート下部電極 ５，５５；ゲート上部電極 ６，５６；マスク酸化膜 ７，１１，２１，５７，６１；レジストパターン ８，５８；Ｎ型拡散層 ９，２３，５９；サイドウォール １０，３２，６０；パッドポリシリコン １２；第１の層間絶縁膜 １３；ビットコンタクト １４；ビット線 １５；第２の層間絶縁膜 １６；容量コンタクト １７；容量下部電極 １８；容量絶縁膜 １９；容量上部電極 ２０；第３の層間絶縁膜 ３０；ゲート電極 ３１；フィールド ３２；パッドポリシリコン ６２；エッチングされずに残留したパッドポリシリコン ６３；急峻な段 ６４；基板の損傷
Claims (7)
- 【請求項１】 セル内にパッドポリシコンが設けられた
半導体記憶装置の製造方法において、半導体基板上にゲ
ート下部電極、ゲート上部電極及びマスク絶縁膜となる
積層膜を形成する工程と、この積層膜を第１の第１のゲ
ートパターンでエッチングする工程と、前記積層膜を第
２のゲートパターンでエッチングする工程とを有するこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記第１ゲートパターンによる積層膜の
エッチングにより第１群のゲート電極が形成され、この
第１群のゲート電極間に前記パッドポリシリコン膜が形
成されることを特徴とする請求項１に記載の半導体記憶
装置の製造方法。 - 【請求項３】 前記第２ゲートパターンによる積層膜の
エッチングにより形成された第２群のゲート電極の間に
は前記パッドポリシリコン膜が存在しないことを特徴と
する請求項１又は２に記載の半導体記憶装置の製造方
法。 - 【請求項４】 前記第１のゲートパターンによりエッチ
ングされた後の前記積層膜の側面に側壁絶縁膜を形成す
る工程を有することを特徴とする請求項１乃至３のいず
れか１項に記載の半導体記憶装置の製造方法。 - 【請求項５】 前記パッドポリシリコン膜を形成する工
程とパッドポリシリコン膜エッチングする工程との間
に、第２のマスク絶縁膜を形成し、この第２のマスク絶
縁膜を前記第１のゲートパターンに対応するパターンで
エッチングする工程とを有することを特徴とする請求項
１乃至４のいずれか１項に記載の半導体記憶装置の製造
方法。 - 【請求項６】 前記パッドポリシリコン膜のエッチング
工程はエッチング後の前記第２のマスク絶縁膜をマスク
として行うことを特徴とする請求項５に記載の半導体記
憶装置の製造方法。 - 【請求項７】 前記第２のマスク膜のエッチング後に、
その側面に側壁絶縁膜を形成した後、前記パッドポリシ
リコン膜をエッチングすることを特徴とする請求項６に
記載の半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10143540A JPH11340436A (ja) | 1998-05-25 | 1998-05-25 | 半導体記憶装置の製造方法 |
| US09/306,802 US6184145B1 (en) | 1998-05-25 | 1999-05-07 | Method of manufacturing semi-conductor memory device using two etching patterns |
| CN99107374A CN1236974A (zh) | 1998-05-25 | 1999-05-18 | 用两个腐蚀图形制造半导体存储器件的方法 |
| KR1019990018681A KR100341159B1 (ko) | 1998-05-25 | 1999-05-24 | 2 개의 에칭 패턴을 이용하는 반도체 메모리 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10143540A JPH11340436A (ja) | 1998-05-25 | 1998-05-25 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340436A true JPH11340436A (ja) | 1999-12-10 |
Family
ID=15341136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10143540A Pending JPH11340436A (ja) | 1998-05-25 | 1998-05-25 | 半導体記憶装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6184145B1 (ja) |
| JP (1) | JPH11340436A (ja) |
| KR (1) | KR100341159B1 (ja) |
| CN (1) | CN1236974A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319166B1 (ko) * | 1999-12-28 | 2001-12-29 | 박종섭 | 반도체소자의 금속배선 형성방법 |
| US7538377B2 (en) | 2005-02-16 | 2009-05-26 | Elpida Memory, Inc. | Semiconductor memory device |
| US7618869B2 (en) | 2005-11-14 | 2009-11-17 | Elpida Memory, Inc. | Manufacturing method for increasing product yield of memory devices suffering from source/drain junction leakage |
| US7645653B2 (en) | 2006-08-25 | 2010-01-12 | Elpida Memory, Inc. | Method for manufacturing a semiconductor device having a polymetal gate electrode structure |
| JP2010118599A (ja) * | 2008-11-14 | 2010-05-27 | Toshiba Corp | 半導体装置の製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343777A (ja) * | 2001-03-12 | 2002-11-29 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2007066958A (ja) * | 2005-08-29 | 2007-03-15 | Nec Electronics Corp | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4053349A (en) * | 1976-02-02 | 1977-10-11 | Intel Corporation | Method for forming a narrow gap |
| JPH07105442A (ja) | 1993-09-30 | 1995-04-21 | Sanyo Electric Co Ltd | 自動販売機の商品搬出装置 |
| BE1007768A3 (nl) * | 1993-11-10 | 1995-10-17 | Philips Electronics Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting en halfgeleiderinrichting vervaardigd met een dergelijke werkwijze. |
| US5661053A (en) * | 1994-05-25 | 1997-08-26 | Sandisk Corporation | Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
| US5811329A (en) * | 1996-06-03 | 1998-09-22 | Micron Technology, Inc. | Method of forming CMOS circuitry including patterning a layer of conductive material overlying field isolation oxide |
-
1998
- 1998-05-25 JP JP10143540A patent/JPH11340436A/ja active Pending
-
1999
- 1999-05-07 US US09/306,802 patent/US6184145B1/en not_active Expired - Fee Related
- 1999-05-18 CN CN99107374A patent/CN1236974A/zh active Pending
- 1999-05-24 KR KR1019990018681A patent/KR100341159B1/ko not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100319166B1 (ko) * | 1999-12-28 | 2001-12-29 | 박종섭 | 반도체소자의 금속배선 형성방법 |
| US7538377B2 (en) | 2005-02-16 | 2009-05-26 | Elpida Memory, Inc. | Semiconductor memory device |
| US7618869B2 (en) | 2005-11-14 | 2009-11-17 | Elpida Memory, Inc. | Manufacturing method for increasing product yield of memory devices suffering from source/drain junction leakage |
| US7645653B2 (en) | 2006-08-25 | 2010-01-12 | Elpida Memory, Inc. | Method for manufacturing a semiconductor device having a polymetal gate electrode structure |
| JP2010118599A (ja) * | 2008-11-14 | 2010-05-27 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6184145B1 (en) | 2001-02-06 |
| KR100341159B1 (ko) | 2002-06-20 |
| CN1236974A (zh) | 1999-12-01 |
| KR19990088511A (ko) | 1999-12-27 |
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