JPH05226661A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH05226661A
JPH05226661A JP4029561A JP2956192A JPH05226661A JP H05226661 A JPH05226661 A JP H05226661A JP 4029561 A JP4029561 A JP 4029561A JP 2956192 A JP2956192 A JP 2956192A JP H05226661 A JPH05226661 A JP H05226661A
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Abstract

(57)【要約】 【目的】 縦方向チャネルＭＯＳゲート構造を有する半
導体装置の微細化、高集積化及びオン抵抗の低減を図
る。 【構成】 ソース領域５の表面からボディ３を通ってＮ
拡散領域２へかけて溝４０が掘られており、溝４０の内
部でＮ拡散領域２と向かい合う部分にはゲート酸化膜１
３を介して埋め込みゲート電極４が、ソース領域５と向
かい合う部分には拡散源不純物を含んだ埋め込み酸化膜
１５が、それぞれ充填されている。ソース領域５の不純
物濃度の分布は溝４０の深さ方向に一様であり、溝４０
から離れる方向に従って低下してゆく。 【効果】 オン時には電流は溝に沿って流れ、これに対
する抵抗は低く抑えられる。また隣接する溝同士の間隔
を狭くして溝を形成することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は縦方向チャネルＭＯＳ
ゲート構造を有する半導体装置、特にＵ溝、Ｖ溝を有す
るパワーデバイスに関するものである。
【０００２】
【従来の技術】パワーデバイスのＭＯＳＦＥＴ構造とし
ては、基板表面に沿って横方向にチャネルを形成したい
わゆるＤＭＯＳＦＥＴ構造が主流となっている。ところ
がこの構造ではオン電圧の低減の為にユニットセルを微
細化したり、高集積化を図ることが困難であると指摘さ
れている。
【０００３】このため、Ｕ溝を有したり、トレンチ構造
を有するＭＯＳＦＥＴが提案されている。図１７にＵ溝
ゲート構造を有する従来のパワーＭＯＳＦＥＴの構造を
示す。
【０００４】ドレイン電極メタル７、ドレイン領域１、
Ｎ拡散領域２、ボディ３がこの順に積層されている。ボ
ディ３の表面には不純物拡散によってソース領域５が形
成されている。そしてソース領域５からボディ３を貫通
してＮ拡散領域２に至るＵ溝４０が掘られ、その内部に
はゲート酸化膜１３を介して埋込ゲート電極４が設けら
れている。ソース電極メタル６はソース領域５及びボデ
ィ３上を覆っているが、埋込ゲート電極４とは酸化膜１
４で絶縁されている。この様なＵ溝ゲート構造において
は、Ｕ溝４０の全側壁にチャネルが形成され、Ｕ溝４０
の長さを１００％有効に利用できるので、オン電圧の低
減を図るには有利である。しかし微細化、高集積化を図
るために隣接するＵ溝４０の間隔を狭くすると、隣接す
るソース領域５同士の間にボディ３を露呈させることが
困難となる。これはソース領域５の中央にＵ溝４０を配
置する際に要求される写真製版のパターン精度及び重ね
合わせ精度等の製造技術上の問題から受ける制約に起因
する。
【０００５】このような問題を回避するための構造も提
案されている。図１８に他の従来のパワーＭＯＳＦＥＴ
の構造を示す。矩形状のソース領域５はＵ溝４０と垂直
の方向に、一定の間隔をあけて形成されている。この間
隔においてボディ３がその表面に露呈し、ソース電極メ
タル６によってソース領域５とボディ３が短絡されてい
る。このような構造においては、Ｕ溝４０のパターンと
は関係なく自己整合的にチャネル領域が形成されるの
で、ソース領域５とＵ溝４０との位置関係をそれほど高
精度に定める必要はなく、高度なパターン精度も必要と
されることはない。
【０００６】
【発明が解決しようとする課題】しかし、図１８に示し
た構造は図１７に示した構造と比較するとチャネル領域
が減少する。これを改善するためにはソース領域５の幅
を拡げ、ボディ３がその表面において露呈する面積を小
さくすることも考えられる。この場合、ソース領域５と
ボディ３がソース電極メタル６によって短絡されている
場所からソース領域５の中央付近の場所までの距離が大
きくなり、寄生ＮＰＮトランジスタによる不良動作を抑
制しにくくなってしまう。
【０００７】更に図１７，図１８のいずれに示すＭＯＳ
ＦＥＴにおいても、オン電圧を低く抑えることができな
い。図１９にＵ溝４０近傍の構造を表す断面図とＸＸ′
方向の（厚み方向の）不純物濃度のプロファイルを示
す。この構造は図１７、図１８のいずれに示すＭＯＳＦ
ＥＴにおいても当てはまる。オン状態では電子はソース
領域５、ボディ３、Ｎ拡散領域２、ドレイン領域１へと
流れる（電流は電子の流れと逆方向である）。従ってオ
ン抵抗は、ソース領域５に存在するソース抵抗ＲS 、Ｕ
溝４０近傍においてボディ３に形成されるチャネルに存
在するチャネル抵抗ＲC 、Ｎ拡散領域２に存在する抵抗
ＲN 、ドレイン領域１に存在するドレイン抵抗ＲD によ
って決まる。
【０００８】ところで、ソース抵抗ＲS はソース領域５
の不純物濃度の分布で定まる。従来の構造においてはソ
ース領域５はボディ３の表面からの不純物拡散によって
形成されるため、比較的高濃度に分布している不純物領
域５ａは、ボディ３の表面近傍にのみ形成される。この
ためソース領域５における不純物濃度は図１９のプロフ
ァイルに示されるように、ドレイン領域１へ向かうにつ
れて低く分布し、ソース抵抗ＲS もドレイン領域１に近
い部分で増大する。従って全体としてオン抵抗を低減す
ることが困難であった。
【０００９】結局、従来の縦方向チャネルＭＯＳゲート
構造を有する半導体装置ではソース領域の形成の微細化
が困難であり、本来は有利である微細化や高集積化への
対応が十分発揮できないという問題点があった。更には
オン抵抗を抑えることが困難であるという問題点もあっ
た。
【００１０】この発明は、上記のような問題点を解消す
るためになされたもので、微細でかつオン抵抗が低く、
微細化や高集積化への対応が可能な半導体装置と、その
製造に適した製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明にかかる半導体
装置は、第１及び第２主面を有する第１導電型の第１半
導体層と、第１主面上に形成された第２導電型の第２半
導体層と、第２半導体層上に選択的に形成された第１導
電型の第３半導体層と、第３半導体層の表面から第２半
導体層を貫通して第１半導体層まで達する溝と、少なく
とも第２半導体層に対峙する溝の内壁上に形成された誘
電体層と、誘電体層を介して溝の内壁上に形成された制
御電極と、第３半導体層に対峙する溝の内壁の一部の上
に形成され、制御電極を覆う、第１導電型の不純物を有
する絶縁体層とを備える。そして第３半導体層は溝近傍
において、その厚み方向に一様な不純物濃度を有する。
【００１２】また、この発明にかかる半導体装置の製造
方法は、第１及び第２主面を有する第１導電型の第１半
導体層を準備し、第２導電型の第２半導体層を第１主面
上に形成する。そして第２半導体層の表面から貫通して
第１半導体層に達し、第２半導体層表面近傍の第１領域
と第１領域以外の第２領域とを有する溝を形成する。こ
の後、誘電体層を第２領域において溝の内壁上に形成
し、制御電極を誘電体層上に形成し、第１導電型の拡散
源不純物を有する絶縁体層を少なくとも溝の第１領域の
内壁上に形成する。そして絶縁体層から拡散源不純物を
拡散させて、少なくとも第１領域よりも第２半導体層の
厚み方向に長い第１導電型の第３半導体層を、第２半導
体層上であって溝に接して選択的に形成する。
【００１３】
【作用】この発明における第３半導体層は、溝内部に設
けられた拡散源不純物を有する絶縁体層からの不純物拡
散によって形成され、その不純物濃度は電流の流れる方
向に対して一様に分布し、また溝から離れるに従って低
下する。このため第３半導体層中で溝近傍を流れる電流
によって発生する電圧降下は低く抑えられ、また隣接す
る溝同士の間隔を容易に狭めることができる。
【００１４】
【実施例】図１にこの発明の第１実施例であるＮチャネ
ルパワーＭＯＳＦＥＴの構造を示す。Ｎ+ 型半導体から
なるドレイン領域１、Ｎ型半導体からなるＮ拡散領域
（ドリフト層）２、Ｐ型半導体からなるボディ３がこの
順に積層されている。ボディ３の表面にはソース領域５
が選択的に形成されており、ここからボディ３を貫通し
てＮ拡散領域２に至る溝４０が掘られている。溝４０の
内部は、その底部からソース領域５の底部よりも上方の
位置までがゲート酸化膜１３を介して埋込ゲート電極４
によって充填され、更に溝４０の内部の上部にはＮ型不
純物を含んだ埋込み酸化膜１５が充填されている。ソー
ス電極メタル６はソース領域５及びボディ３を短絡する
ように覆って形成されており、埋込ゲート電極４とは埋
込み酸化膜１５によって絶縁されている。
【００１５】ソース領域５は埋込酸化膜１５からの不純
物拡散によって形成され、比較的高濃度の不純物領域５
ａはソース領域５のうちの溝近傍に形成されている。
【００１６】図２に第１実施例のＭＯＳＦＥＴの溝近傍
の構造を表す断面図と、ＸＸ′方向の（厚み方向の）不
純物濃度のプロファイルを示す。この実施例ではソース
領域５の不純物濃度はその厚み方向で一様に分布する。
即ち破線で示す従来の不純物濃度の分布よりも、ソース
領域５の底部において不純物濃度が大きい。従ってソー
ス抵抗ＲS を従来の場合に比較して小さく抑えることが
できる。
【００１７】更に、ソース領域５の幅Ｌは１μｍ以下
に、特に約３００ｎｍ〜５００ｎｍに形成することがで
き、この場合においても溝近傍において比較的高濃度の
不純物領域５ａを確保することができる。そのため、隣
接する溝同士の間隔を狭めることが容易であり、素子の
微細化、高集積化が可能となる。
【００１８】このような構造を有するＭＯＳＦＥＴを実
現するための具体的な手法について説明する。図３乃至
図１４に第２実施例として第１実施例のＭＯＳＦＥＴの
製造方法を工程順に示す。
【００１９】ドレイン領域１となるＮ+ 型半導体基板上
にエピタキシャル成長法によってＮ拡散領域２を形成す
る（図３）。そしてボディ３の表面に酸化膜１１を形成
し、これを介した注入等によってＮ拡散領域２の表面へ
とＰ型不純物を拡散し、ボディ３を形成する（図４）。
【００２０】この後酸化膜１１を除去し、酸化を行って
ボディ３の表面に５０ｎｍ〜７０ｎｍ厚の窒化膜２１
を、１００ｎｍ以下の薄い酸化膜１２を下地にして形成
し、更に厚いＣＶＤ酸化膜２３を形成する。そして溝を
掘るべき領域において酸化膜１２，１３及び窒化膜２１
を選択的に除去し、ボディ３を選択的に露呈させる（図
５）。薄い酸化膜１２は望ましくは３０ｎｍ〜１００ｎ
ｍの厚さとする。
【００２１】次にＣＶＤ酸化膜２３をエッチングマスク
として異方性エッチングを行ない溝４０を掘る（図
６）。前述のように、隣接する溝の間隔Ｙは１．５〜
２．０μｍにまで縮めることが可能である。ＭＯＳＦＥ
Ｔのオン状態においてボディ３やチャネルが形成できる
ように、溝４０はボディ３を貫通するように形成され
る。この後ＣＶＤ酸化膜２３を除去する。
【００２２】次に窒化膜２１によってボディ３の表面の
酸化を抑えつつ、酸化を行って溝４０の内癖にゲート酸
化膜１３を形成する（図７）。更にドープトポリシリコ
ン等の厚い導電性膜４ａで溝４０を完全に充填する。溝
４０を完全に充填し、後工程でその頂部を平坦化するた
め、溝４０の幅の１／２の寸法の約２．５〜３倍程度の
厚みに形成する（図８）。
【００２３】次に、形成された導電性膜４ａをエッチバ
ック等によって平坦化する。これにより窒化膜２１が露
呈し、溝４０の内部にのみ導電性膜４ａが残置される
（図９）。この後、窒化膜２１によってボディ３の表面
の酸化を抑えつつ、導電性膜４ａの上部を酸化して酸化
膜４ｂを形成し、その下部に導電性膜４ａを残置して埋
込ゲート電極４とする（図１０）。酸化膜４ｂの厚みは
ソース領域５の深さ方向の寸法を決定するため、ボディ
３よりも深く形成されることはない。
【００２４】次に酸化膜４ｂと、これに接する部分の酸
化膜１３を除去し、溝４０の上部を露呈させる。これに
より、ボディ３は凹部４１を有する（図１１）。そして
窒化膜２１を除去し、Ｎ型不純物を含む酸化膜１５ａを
ＣＶＤ法により厚く形成して凹部４１を埋め込む。そし
て熱処理を行うことによって酸化膜１５ａからボディ３
へと不純物を拡散させてＮ+ 型のソース領域５を形成す
る（図１２）。例えば１０20〜１０21ｃｍ-3の不純物濃
度で燐（Ｐ）、砒素（Ａｓ）を有する酸化膜を用いた場
合には、９５０℃、３０分間の熱処理により、溝４０近
傍における不純物濃度が５×１０19ｃｍ-3以上となるソ
ース領域５を形成することができる。この拡散により、
ソース領域５は不純物濃度の分布がボディ３の厚み方向
に一様となる。しかも酸化膜１２が拡散を阻止するの
で、溝４０から遠ざかるにつれてソース領域５の不純物
濃度は減少してゆく。また溝４０を先に形成してここか
ら拡散を行うため、ソース領域５は溝４０について自己
整合的に形成されることになる。
【００２５】この後、酸化膜１５ａを酸化膜１２と共に
エッチングして平坦化することにより埋込酸化膜１５が
残置され、ボディ３及びソース領域５が露呈する（図１
３）。ＣＶＤ法で形成された酸化膜１５ａと比較して、
酸化膜１２はそのエッチングレートが小さい場合がある
ので、図５において説明したように薄く形成しておく必
要がある。さもなければ酸化膜１２を除去し尽くす前
に、溝４０内の酸化膜１５ａまで除去されるおそれがあ
る。
【００２６】そして図１３に示された構造の上面及び下
面にソース電極メタル６及びドレイン電極メタル７をそ
れぞれ形成し、第１実施例のＭＯＳＦＥＴが形成される
（図１４）。
【００２７】なお、導電性膜４ａの上部を除去して埋込
電極４を残置する工程は、導電性膜４ａを酸化しない方
法でもよい。平坦化の際のエッチングを過剰に行って凹
部５１を堀り、ここに露呈したゲート酸化膜１３を更に
エッチングして除去する方法も取ることができ、製造工
程が簡易になる。
【００２８】上記実施例においてはＮチャネルパワーＭ
ＯＳＦＥＴについて説明したが、用いられる半導体の導
電型のすべてを逆にしたＰチャネルパワーＭＯＳＦＥＴ
につていも、この発明を適用することができる。
【００２９】更にこの発明の第３実施例として、図１６
に示すように第１実施例のドレイン領域１をＰ+ 型の半
導体層２２に交替した構造を有する絶縁ゲート型バイポ
ーラトランジスタ（ＩＧＢＴ）を提供することができ、
第１実施例と同様の効果を奏することができる。
【００３０】
【発明の効果】以上に説明したように、この発明によれ
ば、第３導体層の不純物濃度が、第２半導体の厚み方向
に一様となって形成されるため、この領域を流れる電流
に対する抵抗を小さく抑え、オン抵抗が低減した半導体
装置を得ることができる。また、第３半導体層の不純物
濃度が溝から離れるに従って低くなるため、溝近傍での
第３半導体の不純物濃度を低下させずに、第３半導体層
の溝の幅方向の長さを低減できるため、微細化、高集積
化が容易な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例を示す断面斜視図であ
る。
【図２】この発明の第１実施例を説明する説明図であ
る。
【図３】この発明の第２実施例を工程順に示す断面図で
ある。
【図４】この発明の第２実施例を工程順に示す断面図で
ある。
【図５】この発明の第２実施例を工程順に示す断面図で
ある。
【図６】この発明の第２実施例を工程順に示す断面図で
ある。
【図７】この発明の第２実施例を工程順に示す断面図で
ある。
【図８】この発明の第２実施例を工程順に示す断面図で
ある。
【図９】この発明の第２実施例を工程順に示す断面図で
ある。
【図１０】この発明の第２実施例を工程順に示す断面図
である。
【図１１】この発明の第２実施例を工程順に示す断面図
である。
【図１２】この発明の第２実施例を工程順に示す断面図
である。
【図１３】この発明の第２実施例を工程順に示す断面図
である。
【図１４】この発明の第２実施例を工程順に示す断面図
である。
【図１５】凹部５１を掘る工程を示す断面図である。
【図１６】この発明の第３実施例を示す断面斜視図であ
る。
【図１７】従来の技術を示す断面図である。
【図１８】従来の技術を示す断面図である。
【図１９】従来の技術を示す説明図である。
【符号の説明】
１ ドレイン領域 ２ Ｎ拡散領域 ３ ボディ ４ 埋込みゲート電極 ５ ソース領域 １３ ゲート酸化膜 １５ 埋込み酸化膜

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１及び第２主面を有する第１導電型の
    第１半導体層と、 前記第１主面上に形成された第２導電型の第２半導体層
    と、 前記第２半導体層上に選択的に形成された第１導電型の
    第３半導体層と、 前記第３半導体層の表面から前記第２半導体層を貫通し
    て前記第１半導体層まで達する溝と、 少なくとも前記第２半導体層に対峙する前記溝の内壁上
    に形成された誘電体層と、 前記誘電体層を介して前記溝の内壁上に形成された制御
    電極と、 前記第３半導体層に対峙する前記溝の内壁の一部の上に
    形成され、第１導電型の不純物を有する絶縁体層と、 を備え、 前記第３半導体層は前記溝近傍において、その厚み方向
    に一様な不純物濃度を有する半導体装置。
  2. 【請求項２】 （ａ）第１及び第２主面を有する第１導
    電型の第１半導体層を準備する工程と、 （ｂ）第２導電型の第２半導体層を前記第１主面上に形
    成する工程と、 （ｃ）前記第２半導体層の表面から貫通して前記第１半
    導体層に達し、前記第２半導体層表面近傍の第１領域と
    前記第１領域以外の第２領域とを有する溝を形成する工
    程と、 （ｄ）誘電体層を前記第２領域において前記溝の内壁上
    に形成する工程と、 （ｅ）制御電極を前記誘電体層上に形成する工程と、 （ｆ）第１導電型の拡散源不純物を有する絶縁体層を少
    なくとも前記溝の前記第１領域の内壁上に形成する工程
    と、 （ｇ）前記絶縁体層から前記拡散源不純物を拡散させ
    て、少なくとも前記第１領域よりも前記第２半導体層の
    厚み方向に長い第１導電型の第３半導体層を、前記第２
    半導体層上であって前記溝に接して選択的に形成する工
    程と、 を備える半導体装置の製造方法。
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