JPH11352521A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 画素毎に設けられる半導体素子のリーク電流
を低減させ、また、オン電流を増加させることが可能な
液晶表示装置を提供する。 【解決手段】 第１の基板と、第２の基板と、前記第１
の基板と第２の基板との間に狭持される液晶層と、前記
第１の基板上に形成される半導体素子を有し、マトリク
ス状に配置される複数の画素と、前記半導体素子を形成
する半導体層と、前記半導体層の一方の面側に形成され
る制御電極層と、前記半導体層の他方の面側に形成され
る遮光膜とを有する。また、第１の方向に延長して設け
られ、前記第１の方向に連続して設けられる各画素の制
御電極層に、制御電圧を印加する複数の走査信号線を有
し、前記遮光膜は、前記半導体層と同一工程により形成
される層を挟んで、前記各走査信号線と対向して設けら
れ、前記各走査信号線に印加される制御電圧が供給され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、ポリ・シリコン・トランジスタで構成され
るＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
方式の液晶表示装置に適用して有効な技術に関するもの
である。

【０００２】

【従来の技術】従来液晶表示装置の一つとして、画素毎
に能動素子を有し、この能動素子をスイッチング動作さ
せるアクティブマトリクス型液晶表示装置が知られてい
る。このアクティブマトリクス型液晶表示装置の一つ
に、能動素子として、アモルファス・シリコン・トラン
ジスタ、あるいは、ポリ・シリコン・トランジスタで構
成される薄膜トランジスタを使用するＴＦＴ方式のアク
ティブマトリクス型液晶表示装置が知られている。なお
これ以降、本明細書中では、アモルファス・シリコン・
トランジスタをアモルファス−ＳｉＴｒ、ポリ・シリコ
ン・トランジスタをＰｏｌｙ−ＳｉＴｒ、アモルファス
・シリコン・トランジスタを使用したＴＦＴ方式の液晶
表示装置をアモルファス−ＳｉＴｒ−ＴＦＴ液晶表示装
置、ポリ・シリコン・トランジスタを使用したＴＦＴ方
式の液晶表示装置をＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表
示装置と称する。アモルファス−ＳｉＴｒ−ＴＦＴ液晶
表示装置は、パソコンあるいはテレビの表示装置として
広く使用されている。しかしながら、アモルファス−Ｓ
ｉＴｒ−ＴＦＴ液晶表示装置では、液晶を駆動するため
の駆動回路を、液晶表示パネルの周辺に設ける必要があ
った。これに対して、近年、Ｐｏｌｙ−ＳｉＴｒ素子を
使用したＴＦＴ方式の液晶表示装置が開発され、例え
ば、液晶プロジェクタ、あるいはヘッドマウント（眼鏡
型）ディスプレイ等に使用されている。このＰｏｌｙ−
ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パネルでは、
アモルファス−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表
示パネル同様、石英あるいはガラス基板上にＰｏｌｙ−
ＳｉＴｒを、マトリクス状に配置・形成する。さらに、
Ｐｏｌｙ−ＳｉＴｒの動作速度がアモルファス−ＳｉＴ
ｒよりも高速であるため、Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ
液晶表示装置の液晶パネルでは、その周辺回路も同一基
板上に作り込むことが可能である。なお、このような技
術に関しては、例えば、「日経エレクトロニクス」，日
経マグロウヒル社，１９９４年２月２８日，ｐｐ１０３
〜ｐｐ１０９に記載されている。

【０００３】

【発明が解決しようとする課題】従来から液晶表示装置
においては、液晶表示パネルの高解像度化が要求されて
おり、液晶表示パネルの解像度が、例えば、ＶＧＡ表示
モードの６４０×４８０画素からＳＶＧＡ表示モードの
８００×６００画素と拡大されてきているが、近年、液
晶表示パネルの大画面化の要求に伴って、ＸＧＡ表示モ
ードの１０２４×７６８画素以上（ＳＸＧＡ表示モード
の１２８０×１０２４画素あるいはＵＸＧＡ表示モード
の１６００×１２００画素）とさらなる高解像度化が要
求されている。液晶プロジェクタに使用される液晶表示
装置においても、このような高解像度化が要望されてい
るが、液晶プロジェクタに使用される液晶表示装置にあ
っては、液晶表示パネルの大きさが制限されるので、こ
の高解像度化により、各画素の大きさが小さくなり、ス
クリーンに表示される画像の輝度が不足（表示画像が暗
く）なる。そのため、光源から照射される照射光の照度
を大きくする必要があるが、その場合には、光源の消費
電力等が増大するという問題点があった。本発明は、前
記従来技術の問題点を解決するためになされたものであ
り、本発明の目的は、液晶表示装置において、画素の開
口率を向上させて、表示画像の輝度を向上させることが
可能となる技術を提供することにある。また、本発明の
他の目的は、液晶表示装置において、画素毎に設けられ
る半導体素子のリーク電流を低減させ、また、オン電流
を増加させることが可能となる技術を提供することにあ
る。本発明の前記ならびにその他の目的と新規な特徴
は、本明細書の記述及び添付図面によって明らかにす
る。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、液晶表示装置にお
いて、第１の基板と、第２の基板と、前記第１の基板と
第２の基板との間に狭持される液晶層と、前記第１の基
板上に形成される半導体素子を有し、マトリクス状に配
置される複数の画素と、前記半導体素子を形成する半導
体層と、前記半導体層の一方の面側に形成される制御電
極層と、前記半導体層の他方の面側に形成される遮光膜
とを有することを特徴とする。また、本発明は、第１の
方向に延長して設けられ、前記第１の方向に連続して設
けられる各画素の制御電極層に、制御電圧を印加する複
数の走査信号線を有し、前記遮光膜は、前記半導体層と
同一工程により形成される層を挟んで、前記各走査信号
線と対向して設けられ、前記各走査信号線に印加される
制御電圧が供給されることを特徴とする。また、本発明
は、第１の方向に延長して設けられ、前記第１の方向に
連続して設けられる各画素の制御電極層に、制御電圧を
印加する複数の走査信号線を有し、前記遮光膜は、前記
半導体層と同一工程により形成される層を挟んで、前記
各走査信号線と対向して設けられ、また、前記遮光膜
は、前記各走査信号線に印加される制御電圧が供給さ
れ、前記半導体素子を制御することを特徴とする。ま
た、本発明は、第１の方向に延長して設けられ、前記第
１の方向に連続して設けられる各画素の制御電極層に、
制御電圧を印加する複数の走査信号線を有し、前記遮光
膜は、前記半導体層と同一工程により形成される層を挟
んで、前記各走査信号線と対向して設けられ、前記各走
査信号線に印加される制御電圧と同期した電圧が供給さ
れることを特徴とする。また、本発明は、前記各走査信
号線および遮光膜が、前記第１の方向に連続して設けら
れる画素列に隣接する画素列の各画素間に、第２の方向
に延長して設けられる櫛歯状の延長部を有し、前記半導
体層と同一工程により形成される層は、前記第１の方向
に連続して設けられる画素列に隣接する画素列の各画素
に制御電圧を印加する走査信号線の一部、および櫛歯状
の延長部の下側に設けられることを特徴とする。

【０００５】

【発明の実施の形態】以下、本発明を、ポリ・シリコン
・トランジスタを使用したＴＦＴ方式の液晶表示装置に
適用した実施の形態を図面を参照して詳細に説明する。
なお、実施の形態を説明するための全図において、同一
機能を有するものは同一符号を付け、その繰り返しの説
明は省略する。

【０００６】［実施の形態１］図１は、本発明の実施の
形態１のＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液
晶表示パネルの概略構成を示す断面図である。本実施の
形態の液晶表示パネルは、ＴＦＴ電極基板１０と、対向
電極基板２０と、ＴＦＴ電極基板１０と対向電極基板２
０との間に注入・封止される液晶３０とで構成される。
なお、図１において、４０はシール剤、５０は光源であ
る。対向電極基板２０はガラス基板（本願発明の第２の
基板）２１を有し、ガラス基板２１の液晶３０側の表面
には、遮光膜２２、コモン電極（ＩＴＯ２）、配向膜２
３とが順次積層される。この遮光膜２２は、図２に示す
ように、ガラス基板２１の周囲にのみ形成され、また、
ガラス基板２１の反対側の表面には、偏光板２４が形成
される。ＴＦＴ電極基板１０は石英基板（本願発明の第
１の基板）１１を有し、石英基板１１の液晶３０側の表
面には、画素部１２および周辺回路部１３、配向膜１４
とが順次積層される。また、石英基板１１の反対側の表
面には、偏光板１５が形成される。

【０００７】図３は、図１に示すＴＦＴ電極基板１０の
画素部１２の概略構成を示す図である。なお、この図３
では、裏面遮光膜（ＢＳ）、走査信号線（Ｇ）、薄膜ト
ランジスタ（ＴＦＴ）、映像信号線（Ｄ）および画素電
極（ＩＴＯ１）の配置関係を主に図示してあり、コンタ
クトホール等は一部省略している。本実施の形態の画素
部１２のより詳細な構造は、後述する図４を参照された
い。図３に示すように、ＴＦＴ電極基板１０の画素部１
２は、マトリクス状に配置された画素を有し、各画素は
隣接する２本の走査信号線（ゲート信号線または水平信
号線）（Ｇ）と、隣接する２本の映像信号線（ドレイン
信号線または垂直信号線）（Ｄ）との交差領域（４本の
信号線で囲まれた領域）内に配置される。各画素は、薄
膜トランジスタ（ＴＦＴ）と画素電極（ＩＴＯ１）およ
び付加容量（ＣＳＴＧ）を含んでいる。マトリクス状に
配置された各画素の各列毎の各薄膜トランジスタ（ＴＦ
Ｔ）のドレイン電極は、それぞれ映像信号線（Ｄ）に接
続され、また、マトリクス状に配置された各画素の各行
毎の各薄膜トランジスタ（ＴＦＴ）のソース電極は、画
素電極（ＩＴＯ１）に接続される。なお、ドレイン電極
およびソース電極は、本来その間のバイアス極性によっ
て決まるもので、本実施の形態の液晶表示装置では、そ
の極性は動作中反転するので、ドレイン電極、ソース電
極は動作中入れ替わるものであるが、本明細書では、便
宜上一方をドレイン電極、他方をソース電極と固定して
説明する。また、各走査信号線（Ｇ）は、マトリクス状
に配置された各画素の各行毎の各薄膜トランジスタ（Ｔ
ＦＴ）のゲート電極を構成する。さらに、画素電極（Ｉ
ＴＯ１）の端部は、容量線（Ｃ）と重なるようにされ、
これにより、付加容量（ＣＳＴＧ）が構成される。

【０００８】図４は、図３に示すＡ−Ａ’線で切断した
断面を示す断面図である。図３に示すように、薄膜トラ
ンジスタ（ＴＦＴ）は、映像信号線（Ｄ）と走査信号線
（Ｇ）との交差領域に、映像信号線（Ｄ）と平行（また
は走査信号線（Ｇ）と直交する方向）に形成される。こ
の薄膜トランジスタ（ＴＦＴ）は、Ｐｏｌｙ−ＳｉＴｒ
から成る半導体層（ＦＧ）で構成され、この半導体層
（ＦＧ）の表面（液晶側の面）側には、ゲート絶縁膜を
兼ねる第２の層間絶縁膜（ＩＬＡ３）を介して、ゲート
電極を兼ねる走査信号線（Ｇ）が形成される。さらに、
本実施の形態では、半導体層（ＦＧ）の裏面（石英基板
１１側の面）側には、ゲート絶縁膜を兼ねる第１の層間
絶縁膜（ＩＬＡ２）を介して、裏面遮光膜（ＢＳ）が設
けられる。この裏面遮光膜（ＢＳ）は、走査信号線
（Ｇ）に沿って、かつ、走査信号線（Ｇ）の幅より幅広
に形成され、これにより、例えば、石英基板１１で反射
されて薄膜トランジスタ（ＴＦＴ）に入射される光を遮
光することができる。

【０００９】一般に、液晶プロジェクタにおいては、光
源からの照射光を液晶表示パネルに照射し、液晶表示パ
ネルに生成される画像により、液晶表示パネルを透過す
る照射光を制御し、当該制御された照射光をスクリーン
に照射して画像を表示する。また、画素毎に設けられる
薄膜トランジスタは、光が入射されるとフォトコン等が
発生し、薄膜トランジスタが誤動作する。そのため、従
来の液晶表示プロジェクタに使用されるＴＦＴ方式の液
晶表示装置の液晶パネルにおいては、光源側に遮光膜を
設け、光源からの照射光が直接薄膜トランジスタに入射
されるのを防止している。しかしながら、液晶表示プロ
ジェクタにより表示される画像として、ますます高輝度
の画像が要求され、そのため、光源の照度も、ますます
強くなる傾向にある（今後は１０００万ルクス程度）。
そして、光源の照度が増大するに伴い、液晶表示プロジ
ェクタに使用されるＴＦＴ方式の液晶表示装置の液晶表
示パネルでは、光源側から直接薄膜トランジスタに入射
される照射光以外に、照射光が反射されて光源側とは反
対側の表示面側から薄膜トランジスタに入射される光に
より、薄膜トランジスタが誤動作するという問題点があ
った。しかしながら、本実施の形態では、裏面遮光膜
（ＢＳ）を設けるようにしたので、例えば、石英基板１
１で反射されて薄膜トランジスタ（ＴＦＴ）に入射され
る光を遮光することができる。

【００１０】半導体層（ＦＧ）のドレイン領域（ＤＦ
Ｇ）は、第３の層間絶縁膜（ＩＬＡ４）に形成されたコ
ンタクトホール（ＣＨ１）を介して、第３の層間絶縁膜
（ＩＬＡ４）上に形成された映像信号線（Ｄ）に接続さ
れる。また、半導体層（ＦＧ）のソース領域（ＳＦＧ）
は、第１の導電膜（ＣＶＬ１）および第２の導電膜（Ｃ
ＶＬ２）を介して、画素電極（ＩＴＯ１）に接続され
る。即ち、半導体層（ＦＧ）のソース領域（ＳＦＧ）
は、第３の層間絶縁膜（ＩＬＡ４）に形成されたコンタ
クトホール（ＣＨ２）を介して、第３の層間絶縁膜（Ｉ
ＬＡ４）上に形成された第１の導電膜（ＣＶＬ１）に接
続され、第１の導電膜（ＣＶＬ１）は、第４の層間絶縁
膜（ＩＬＡ５）に形成されたコンタクトホール（ＣＨ
３）を介して、第４の層間絶縁膜（ＩＬＡ５）上に形成
された第２の導電膜（ＣＶＬ２）に接続され、さらに、
第２の導電膜（ＣＶＬ２）は、平坦化膜（ＯＣ）に形成
されたコンタクトホール（ＣＨ４）を介して、平坦化膜
（ＯＣ）上に形成された画素電極（ＩＴＯ１）に接続さ
れる。ここで、第２の導電膜（ＣＶＬ２）は、第４の層
間絶縁膜（ＩＬＡ５）上で、半導体層（ＦＧ）の領域ま
で延長され、この第２の導電膜（ＣＶＬ２）は、表面側
遮光膜を形成する。

【００１１】図５は、本実施の形態の半導体層（ＦＧ）
で形成される薄膜トランジスタ（ＴＦＴ）および従来の
薄膜トランジスタ（ＴＦＴ）の等化回路を示す図であ
り、図５（ａ）が、本実施の形態の薄膜トランジスタ
（ＴＦＴ）の等化回路、図５（ｂ）が、従来の薄膜トラ
ンジスタ（ＴＦＴ）の等化回路である。図５（ａ）の等
化回路から分かるように、本実施の形態の薄膜トランジ
スタ（ＴＦＴ）は、所謂バックゲート電極付きの薄膜ト
ランジスタ（ＴＦＴ）を構成する。

【００１２】図６は、本実施の形態の薄膜トランジスタ
（ＴＦＴ）における、バックゲート電極に印加するバッ
クゲート電圧（Ｖ_BS）とソース・ドレイン間電流
（Ｉ_DS）の関係を示すグラフである。図６（ａ）は、薄
膜トランジスタ（ＴＦＴ）がオフとなるゲート電圧（Ｖ
goff）をゲート電極に印加した場合の、バックゲート電
圧（Ｖ_BS）とソース・ドレイン間電流（Ｉ_DS）の関係を
示すグラフである。この図６（ａ）から分かるように、
薄膜トランジスタ（ＴＦＴ）がオフとなるゲート電圧
（Ｖgoff）をゲート電極に印加した場合には、バックゲ
ート電極に０Ｖのバックゲート電圧（Ｖ_BS）を印加する
ことにより、オフ電流（所謂リーク電流）が最小とな
る。また、図６（ｂ）は、薄膜トランジスタ（ＴＦＴ）
がオンとなるゲート電圧（Ｖgon）をゲート電極に印加
した場合の、バックゲート電圧（Ｖ_BS）とソース・ドレ
イン間電流（Ｉ_DS）の関係を示すグラフである。この図
６（ｂ）から分かるように、薄膜トランジスタ（ＴＦ
Ｔ）がオンとなるゲート電圧（Ｖgon）をゲート電極に
印加した場合には、バックゲート電極に印加する電圧を
大きくすることにより、オン電流が増大させることがで
きる。

【００１３】本実施の形態では、このバックゲート電極
を構成する裏面遮光膜（ＢＳ）に、ゲート電極に印加す
るゲート電圧（Ｖg）を印加する。そのため、図７に示
すように、図１に示すＴＦＴ電極基板１０の画素部１２
の周辺部において、裏面遮光膜（ＢＳ）と走査信号線
（Ｇ）とを電気的に接続する。なお、図７は、裏面遮光
膜（ＢＳ）と走査信号線（Ｇ）との接続方法を説明する
ための要部断面図であり、同図に示すように、走査信号
線（Ｇ）を、第３の層間絶縁膜（ＩＬＡ４）に形成され
たコンタクトホール（ＣＨ５）を介して、第３の層間絶
縁膜（ＩＬＡ４）上に形成されたＡｌ等の第３の導電膜
（ＣＶＬ３）に接続し、また、この第３の導電膜（ＣＶ
Ｌ３）と裏面遮光膜（ＢＳ）とを、第１の層間絶縁膜
（ＩＬＡ２）ないし第３の層間絶縁膜（ＩＬＡ４）に形
成されたコンタクトホール（ＣＨ６）を介して接続し
て、裏面遮光膜（ＢＳ）と走査信号線（Ｇ）とを電気的
に接続する。

【００１４】図８〜図１０は、図１に示すＴＦＴ電極基
板１０の画素部１２の製造方法を説明するための図であ
る。以下、図８〜図１０を用いて、図１に示すＴＦＴ電
極基板１０の画素部１２の製造方法を説明する。始め
に、図８（ａ）に示すように、石英基板１１上に、例え
ば、低圧ＣＶＤ法によりＳｉＯ₂膜を堆積し、バッファ
層としての下地絶縁膜（ＩＬＡ１）を形成する。次に、
図８（ｂ）に示すように、下地絶縁膜（ＩＬＡ１）上
に、例えば、スパッタ法により金属膜を形成した後、パ
ターンニングして、裏面遮光膜（ＢＳ）を形成する。こ
こで、この裏面遮光膜（ＢＳ）は、後述する半導体層
（ＦＧ）形成工程において、高温に晒される関係上、モ
リブデン、タングステン、チタン等の高融点金属材料で
構成するのが望ましく、さらに、この裏面遮光膜（Ｂ
Ｓ）は、ＳｉＯ₂膜と接する面側の一部、あるいは全部
が金属シリサイド膜で構成される。次に、図８（ｃ）に
示すように、裏面遮光膜（ＢＳ）および下地絶縁膜（Ｉ
ＬＡ１）上に、例えば、低圧ＣＶＤ法によりＳｉＯ₂膜
を堆積し、ゲート酸化膜を兼用する第１の層間絶縁膜
（ＩＬＡ２）を形成する。

【００１５】次に、図８（ｄ）に示すように、第１の層
間絶縁膜（ＩＬＡ２）上に、例えば、ＣＶＤ法によりポ
リ・シリコンを形成した後、パターンニングして、半導
体層（ＦＧ）を生成する。次に、図８（ｅ）に示すよう
に、半導体層（ＦＧ）および第１の層間絶縁膜（ＩＬＡ
２）上に、例えば、低圧ＣＶＤ法によりＳｉＯ₂膜を堆
積し、ゲート酸化膜を兼用する第２の層間絶縁膜（ＩＬ
Ａ３）を形成する。

【００１６】次に、図８（ｆ）に示すように、第２の層
間絶縁膜（ＩＬＡ３）上に、例えば、ＣＶＤ法によりポ
リ・シリコンを形成した後、パターンニングして、走査
信号線（またはゲート電極）（Ｇ）を形成する。次に、
図８（ｇ）に示すように、走査信号線（Ｇ）および第２
の層間絶縁膜（ＩＬＡ３）上に、例えば、低圧ＣＶＤ法
によりＳｉＯ₂膜、およびＣＶＤ法により燐を含んだＳ
ｉＯ₂ 膜を順次堆積し、第３の層間絶縁膜（ＩＬＡ４）
を形成する。

【００１７】次に、図９（ａ）に示すように、第３の層
間絶縁膜（ＩＬＡ４）に、コンタクトホール（ＣＨ１）
とコンタクトホール（ＣＨ２）とを形成する。次に、図
９（ｂ）に示すように、第３の層間絶縁膜（ＩＬＡ４）
上に、例えば、スパッタ法により、Ａｌ等の金属膜を形
成した後、パターンニングして、映像信号線（Ｄ）と第
１の導電膜（ＣＶＬ１）とを形成する。次に、図９
（ｃ）に示すように、映像信号線（Ｄ）、第１の導電膜
（ＣＶＬ１）および第３の層間絶縁膜（ＩＬＡ４）上
に、例えば、ソースガスとしてテトラエソキシシラス
（ＴＥＯＳ）ガスを使用するＣＶＤ法によりＳｉＯ₂膜
を堆積し、第４の層間絶縁膜（ＩＬＡ５）を形成する。
次に、図９（ｄ）に示すように、第４の層間絶縁膜（Ｉ
ＬＡ５）に、コンタクトホール（ＣＨ３）を形成する。
次に、図９（ｅ）に示すように、第４の層間絶縁膜（Ｉ
ＬＡ５）上に、例えば、スパッタ法により、Ａｌ，Ｍｏ
等の金属膜を形成した後、パターンニングして、第２の
導電膜（ＣＶＬ２）を形成する。

【００１８】次に、図１０（ａ）に示すように、第４の
層間絶縁膜（ＩＬＡ５）および第２の導電膜（ＣＶＬ
２）上に、平坦化膜（ＯＣ）を形成する。図１０（ｃ）
に示すように、この平坦化膜（ＯＣ）は、例えば、ソー
スガスとしてテトラエトキシシラン（ＴＥＯＳ）ガスを
使用するＣＶＤ法により堆積されたＳｉＯ₂膜、回転塗
布法により形成されたＳＯＧ膜、およびプラズマＣＶＤ
法により堆積されたＳｉＮ膜で構成される。最後に、図
１０（ｂ）に示すように、平坦化膜（ＯＣ）にコンタク
トホール（ＣＨ４）を形成した後、例えば、スパッタ法
により、ＩＴＯ膜を形成した後、パターンニングして、
画素電極（ＩＴＯ１）を形成する。

【００１９】図１１は、本実施の形態のＰｏｌｙ−Ｓｉ
Ｔｒ−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路
を示す図である。なお、図１１は回路図であるが、実際
の幾何学的配置に対応して描かれており、また、本実施
の形態の液晶表示パネルでは、走査信号線（Ｇ）が
（ｍ）本で構成され、映像信号線（Ｄ）が（ｎ）本で構
成されているが、図１１では、走査信号線（Ｇ）は５
本、映像信号線（Ｄ）は７本しか図示していない。前記
した如く、マトリクス状に配置された各画素の各列毎の
各薄膜トランジスタ（ＴＦＴ）のドレイン電極は、それ
ぞれ映像信号線（Ｄ）に接続され、この映像信号線
（Ｄ）は、それぞれサンプルホールド回路を構成するス
イッチングトランジスタ（ＳＨ１〜ＳＨ７）を介して、
対応するビデオ信号線（Ｓ１〜Ｓ６）に接続される。こ
のスイッチングトランジスタ（ＳＨ１〜ＳＨ７）は６個
ずつグループ化され、各グループを構成する各スイッチ
ングトランジスタ（ＳＨ１〜ＳＨ６）（あるいはＳＨ７
〜ＳＨ１２（図示せず））のゲート電極には、インバー
タ回路（ＩＮＶ１〜ＩＮＶ４）を介して、水平シフトレ
ジスタ（ＨＳＲ）の各出力端子（ＳＧ１，ＳＧ２）から
出力されるビデオ信号取り込み用信号が印加される。マ
トリクス状に配置された各画素の各行毎の各薄膜トラン
ジスタ（ＴＦＴ）のゲート電極を兼ねる走査信号線
（Ｇ）は垂直シフトレジスタ（ＶＳＲ）に接続される。
各薄膜トランジスタ（ＴＦＴ）は、ゲート電極に正のバ
イアス電圧を印加すると導通し、ゲート電極に負のバイ
アス電圧を印加すると不導通になる。また、画素電極
（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層
が設けられるので、各画素電極（ＩＴＯ１）には、液晶
容量（Ｃ_LC）が等化的に接続され、また、図１１に示す
容量線（Ｃ）には、コモン電極（ＩＴＯ２）に印加され
る（Ｖｃｏｍ）の電位の電圧が印加される。このスイッ
チングトランジスタ（ＳＨ１〜ＳＨ７）、水平走査シフ
トレジスタ（ＨＳＲ）、インバータ回路（ＩＮＶ１〜Ｉ
ＮＶ４）および垂直走査シフトレジスタ（ＶＳＲ）は、
液晶表示パネルに組み込まれており、薄膜トランジスタ
（ＴＦＴ）と同じくＰｏｌｙ−ＳｉＴｒで構成され、同
一の基板上に形成される。

【００２０】次に、図１１に示す液晶表示パネルの動作
の概略を説明する。図１１に示す垂直走査シフトレジス
タ（ＶＳＲ）は、スタートパルス（ＤＹ）および垂直駆
動用クロック信号（ＣＬＹ）により走査信号線（Ｇ）を
順次選択して、選択した走査信号線（Ｇ）に正のバイア
ス電圧を出力する。これにより、選択された走査信号線
（Ｇ）をゲート電極とする薄膜トランジスタ（ＴＦＴ）
がオンとなる。また、水平走査シフトレジスタ（ＨＳ
Ｒ）は、スタートパルス（ＤＸ）および水平駆動用クロ
ック信号（ＣＬＸ）により、順次各出力端子からビデオ
信号取り込み用信号を順次出力する。このビデオ信号取
り込み用信号は、インバータ回路（ＩＮＶ１〜ＩＮＶ
４）で順次電流が増幅され、各スイッチングトランジス
タ（ＳＨ１〜ＳＨ７）のゲート電極に印加される。これ
により、各グループを構成する各スイッチングトランジ
スタ（ＳＨ１〜ＳＨ６、あるいは、ＳＨ７〜ＳＨ１２）
がオンとなり、それにより、ビデオ信号線（Ｓ１〜Ｓ
６）から６分割されたビデオ信号が、対応する６本の映
像信号線（Ｄ）に出力される。したがって、選択された
走査信号線（Ｇ）をゲート電極とする薄膜トランジスタ
（ＴＦＴ）に対応する画素に、サンプリングされたビデ
オ信号（ビデオ信号の電圧）が書き込まれ、液晶表示パ
ネルに表示される。また、水平走査シフトレジスタ（Ｈ
ＳＲ）とインバータ回路（ＩＮＶ１〜ＩＮＶ４）とは水
平方向走査回路を構成し、水平走査シフトレジスタ（Ｈ
ＳＲ）は、（ｎ）本の映像信号線（Ｄ）を分割駆動（走
査）する相数を（Ｎ）とするとき、（ｎ／Ｎ）個の出力
端子を有する。また、垂直走査シフトレジスタ（ＶＳ
Ｒ）は垂直方向走査回路を構成する。なお、図１１に示
す液晶表示パネルにおいて、ＳＧ１およびＳＧ２は、そ
れぞれ水平走査シフトレジスタ（ＨＳＲ）の第１番目お
よび第２番目の出力端子を示している。

【００２１】図１２は、図１１に示すＰｏｌｙ−ＳｉＴ
ｒ−ＴＦＴ液晶表示装置の周辺回路の概略回路構成を示
すブロック図である。同図において、ＴＦＴ−ＬＣＤは
液晶表示パネル、３０１はコントロールＩＣ回路、３０
２はディジタル／アナログ（Ｄ／Ａ）変換器、３０４は
サンプルホールド回路、３０５はドライバＩＣ回路、３
０６は信号処理回路である。本体側から送信される表示
データ（Ｒ（赤）・Ｇ（緑）・Ｂ（青）の中の１つ）は
Ｄ／Ａ変換器３０２でアナログのビデオ信号とされる。
なお、本体側からビデオ信号が供給される場合には、前
記Ｄ／Ａ変換器３０２は必要ない。

【００２２】図１１に示す液晶表示パネルでは、映像信
号線（Ｄ）を６相に分けて駆動（走査）するため、ビデ
オ信号もそれに併せて６相に分割する必要がある。その
ため、Ｄ／Ａ変換器３０２からのビデオ信号は、水平駆
動用クロック信号（ＣＬＸ）と同期したサンプルホール
ド（Ｓ／Ｈ）用クロックに基づき、サンプルホールド回
路３０４で６相に分割される。さらに、この６相に分割
されたビデオ信号は、タイミングが調整されて同一の位
相とされ、サンプルホールド回路３０４から出力され
る。さらに、６相に分割されたビデオ信号は、信号処理
回路３０６で、増幅処理・γ処理・交流化処理が施さ
れ、液晶表示パネル（ＴＦＴ−ＬＣＤ）のビデオ信号線
（Ｓ１〜Ｓ６）に供給される。ここで、γ処理は、液晶
層のガンマ特性を補正するための信号処理であり、交流
化処理は、液晶層に直流電圧が印加されるのを防止する
ための信号処理である。なお、サンプルホールド回路３
０４と信号処理回路３０６の順序を入れ替えた回路構成
とすることも可能である。また、前記図１１に示す液晶
表示パネルは、多色表示可能なカラー液晶表示パネルで
あってもよく、その場合には、Ｒ・Ｇ・Ｂの各表示デー
タを、それぞれＤ／Ａ変換器３０２でビデオ信号に変換
し、当該各ビデオ信号をそれぞれサンプルホールド回路
３０４で６相に分割し、液晶表示パネルのビデオ信号線
（Ｓ１〜Ｓ６）に供給するようにすればよい。但し、多
色表示可能なカラー液晶表示パネルにおいては、前記図
１１に示す液晶表示パネルに、Ｒ・Ｇ・Ｂ用の薄膜トラ
ンジスタ（ＴＦＴ）、Ｒ・Ｇ・Ｂ用の映像信号線（Ｄ）
およびカラーフィルタを設け、Ｒ・Ｇ・Ｂのビデオ信号
をそれぞれの映像信号線（Ｄ）に供給する必要がある。
また、１個の半導体集積回路（ＬＳＩ）で構成されるコ
ントロールＩＣ回路３０１は、本体側からの水平同期信
号（Ｈ−ＳＹＮＣ）、垂直同期信号（Ｖ−ＳＹＮＣ）、
クロックパルス（ＣＬＫ）に基づいて、水平駆動用クロ
ック信号（ＣＬＸ）、垂直駆動用クロック信号（ＣＬ
Ｙ）、サンプルホールド（Ｓ／Ｈ）用クロック等を生成
する。また、ドライバＩＣ回路３０５は、水平駆動用ク
ロック信号（ＣＬＸ）、垂直駆動用クロック信号（ＣＬ
Ｙ）等を、液晶表示パネル（ＴＦＴ−ＬＣＤ）を動作さ
せるために必要な電圧まで増幅する。

【００２３】このように、本実施の形態では、裏面遮光
膜（ＢＳ）を設けるようにしたので、光源（図１の５
０）側とは反対側の表示面側から薄膜トランジスタ（Ｔ
ＦＴ）に入射される光により、薄膜トランジスタ（ＴＦ
Ｔ）が誤動作するのを防止することが可能となる。ま
た、この裏面遮光膜（ＢＳ）に、走査信号線（Ｇ）に印
加するゲート電圧を印加するようにしたので、薄膜トラ
ンジスタ（ＴＦＴ）がオフのときのリーク電流を低減
し、薄膜トランジスタ（ＴＦＴ）がオンのときのオン電
流を増加させることが可能となる。これにより、各画素
に映像信号電圧を余裕を持って書き込むことができ、さ
らに、各画素に書き込まれた映像信号電圧を長時間保持
することができるので良好な画像を得ることが可能とな
る。なお、バックゲート電極を構成する裏面遮光膜（Ｂ
Ｓ）に、ゲート電極に印加するゲート電圧（Ｖg）と同
期した電圧を印加するようにしてもよい。

【００２４】［実施の形態２］本実施の形態のＰｏｌｙ
−ＳｉＴｒ−ＴＦＴ液晶表示装置は、各画素の開口率を
向上させた実施の形態である。図１３は、本発明の実施
の形態２における、ＴＦＴ電極基板１０の画素部１２の
概略構成を示す図である。なお、この図１３では、裏面
遮光膜（ＢＳ）、走査信号線（Ｇ）、薄膜トランジスタ
（ＴＦＴ）、映像信号線（Ｄ）および画素電極（ＩＴＯ
１）の配置関係を主に図示してあり、コンタクトホール
等は一部省略している。本実施の形態の画素部１２のよ
り詳細な構造は、図１４を参照されたい。図１４は、図
１３に示すＢ−Ｂ’線で切断した断面を示す断面図、図
１５は、図１３に示すＣ−Ｃ’線で切断した断面を示す
断面図である。なお、図１３〜図１５において、図３お
よび図４と同一の符合は、図３および図４と同一物を表
し、その説明は省略する。図１３〜図１５に示すよう
に、本実施の形態では、下地絶縁膜（ＩＬＡ１）上に、
裏面遮光膜（ＢＳ）が井桁状に形成され、映像信号線
（Ｄ）および走査信号線（Ｇ）は、この井桁状の裏面遮
光膜（ＢＳ）上の領域に形成される。また、半導体層
（ＦＧ）のソース領域（ＳＦＧ）は、第１の層間絶縁膜
（ＩＬＡ２）上を、映像信号線（Ｄ）下の領域、およ
び、前段（または後段）のゲート信号線（Ｇ）下の領域
まで延長される。そして、この井桁状の裏面遮光膜（Ｂ
Ｓ）には、一定の電圧（例えば、コモン電極（ＩＴＯ
２）に印加するＶｃｏｍの電圧）が印加されるので、映
像信号線（Ｄ）下の領域、および、後段（または前段）
のゲート信号線（Ｇ）下の領域のソース領域（ＳＦＧ）
と、井桁状の裏面遮光膜（ＢＳ）とで、付加容量（ＣＳ
ＴＧ）が構成されることになる。したがって、本実施の
形態では、容量線（Ｃ）が必要なくなり、その分、各画
素の開口率を向上させることができ、さらに、画素電極
（ＩＴＯ１）を取り囲むように、裏面遮光膜（ＢＳ）が
設けられるので、この部分から洩れる光を遮断すること
ができるのでコントラスト比を増大させることができ
る。本発明者によって実際に作成された液晶表示パネル
では、画素の開口率は、５５％に向上させることができ
た。

【００２５】液晶プロジェクタに使用される液晶表示装
置においては、高解像度化が要望されているが、液晶プ
ロジェクタに使用される液晶表示装置にあっては、液晶
表示パネルの大きさが制限されるので、この高解像度化
により、各画素の大きささが小さくなり、スクリーンに
表示される画像の輝度が不足（表示画像が暗く）なる。
そのため、光源から照射される照射光の照度を大きくす
る必要があるが、その場合には、光源の消費電力等が増
大するという問題点があった。しかしながら、本実施の
形態では、容量線（Ｃ）が必要なくなり、その分、各画
素の開口率を向上させることができるので、光源の消費
電力等が増大させる必要がなくなる。

【００２６】図１６は、本実施の形態において、井桁状
の裏面遮光膜（ＢＳ）に、一定の電圧が印加するための
構造の一例を示す要部断面図である。この図１６に示す
構造では、図１に示すＴＦＴ電極基板１０の画素部１２
の周辺部に、Ａｌ等の金属膜からなるパッド部（ＰＡ
Ｄ）を設け、このパッド部（ＰＡＤ）を介して、一定の
電圧（例えば、コモン電極（ＩＴＯ２）に印加するＶｃ
ｏｍの電圧）を印加するようにしたものである。

【００２７】図１７は、本実施の形態のＰｏｌｙ−Ｓｉ
Ｔｒ−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路
を示す図である。なお、本実施の形態では、裏面遮光膜
（ＢＳ）を井桁状に形成したが、これに限らず、図１８
に示すように、裏面遮光膜（ＢＳ）をゲート信号線
（Ｇ）と平行に設け、半導体層（ＦＧ）のソース領域
（ＳＦＧ）を、ゲート信号線（Ｇ）下の領域まで延長す
るようにしてもよい。また、図１９に示すように、裏面
遮光膜（ＢＳ）を映像信号線（Ｄ）と平行に設け、半導
体層（ＦＧ）のソース領域（ＳＦＧ）を、映像信号線
（Ｄ）下の領域まで延長するようにしてもよい。なお、
図１８、図１９では、裏面遮光膜（ＢＳ）、走査信号線
（Ｇ）、薄膜トランジスタ（ＴＦＴ）、映像信号線
（Ｄ）および画素電極（ＩＴＯ１）の配置関係を主に図
示してあり、コンタクトホール等は一部省略している。
さらに、本実施の形態では、半導体層（ＦＧ）のソース
領域（ＳＦＧ）を延長し、このソース領域（ＳＦＧ）が
延長された部分と、裏面遮光膜（ＢＳ）との間で容量素
子を構成するようにしたが、半導体層（ＦＧ）のソース
領域（ＳＦＧ）を延長する代わりに、例えば、Ａｌ、あ
るいは高融点金属等の金属膜を形成することも可能であ
る。

【００２８】［実施の形態３］本実施の形態のＰｏｌｙ
−ＳｉＴｒ−ＴＦＴ液晶表示装置も、各画素の開口率を
向上させるようにしたものである。図２０は、本発明の
実施の形態３における、ＴＦＴ電極基板１０の画素部１
２の要部断面を示す断面図である。なお、図２０におい
て、図３および図４と同一の符合は、図３および図４と
同一物を表し、その説明は省略する。図２０に示すよう
に、本実施の形態では、平坦化膜（ＯＣ）上にＩＴＯ膜
からなる透明導電膜（ＩＴＯ３）を形成し、当該透明導
電膜（ＩＴＯ３）上に第５の層間絶縁膜（ＩＬＡ６）を
形成し、この層間絶縁膜（ＩＬＡ６）上に、画素電極
（ＩＴＯ１）を形成する。この場合に、図２１に示すよ
うに、透明導電膜（ＩＴＯ３）は、画素電極（ＩＴＯ
１）と第２の導電膜（ＣＶＬ２）と接続するコンタクト
ホール（ＣＨ４）の部分を除き、画素部２１の全面に形
成される。また、この透明導電膜（ＩＴＯ３）には、一
定の電圧（例えば、コモン電極（ＩＴＯ２）に印加する
Ｖｃｏｍの電圧）が印加される。これにより、画素電極
（ＩＴＯ１）と透明導電膜（ＩＴＯ３）で、付加容量
（ＣＳＴＧ）が構成されることになる。したがって、本
実施の形態では、容量線（Ｃ）が必要なくなり、その
分、各画素の開口率を向上させることができる。

【００２９】なお、本実施の形態において、裏面遮光膜
（ＢＳ）は、前記実施の形態１のように、バックゲート
電極と動作させてもよく、また、前記実施の形態２のよ
うに、裏面遮光膜（ＢＳ）と、半導体層（ＦＧ）のソー
ス領域（ＳＦＧ）とで、容量を形成するようにしてもよ
い。また、透明導電膜（ＩＴＯ３）は、全面に形成する
代わりに、行あるいは列方向に、複数の帯状に形成する
ようにしてもよい。

【００３０】［実施の形態４］本発明の実施の形態４の
Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置は、半導体層
（ＦＧ）のソース領域（ＳＦＧ）を、前段（または後
段）の走査信号線（Ｇ）および裏面遮光膜（ＢＳ）と重
なるように形成し、かつ、裏面遮光膜（ＢＳ）にゲート
電極に印加するゲート電圧（Ｖｇ）を印加するようにし
たものである。図２２は、本実施の形態の裏面遮光膜
（ＢＳ）の形状を、図２４は、本実施の形態の走査信号
線（Ｇ）の形状を示す図である。図２２に示すように、
本実施の形態の裏面遮光膜（ＢＳ）は櫛歯状の延長部
（ＢＳｂ）を有し、また、図２４に示すように、本実施
の形態の走査信号線（Ｇ）は、櫛歯状の延長部（Ｇｂ）
を有する。これら、櫛歯状の延長部（ＢＳｂ，Ｇｂ）
は、映像信号線（Ｄ）の下側に設けられる。なお、図２
２において、ＢＳａは、薄膜トランジスタ（ＴＦＴ）の
遮光領域であり、また、図２４において、Ｇａは、薄膜
トランジスタ（ＴＦＴ）のゲート電極である。

【００３１】図２３は、本実施の形態の半導体層（Ｆ
Ｇ）の形状を示す図である。図２３に示すように、本実
施の形態では、裏面遮光膜（ＢＳ）と走査信号線（Ｇ）
とが半導体層（ＦＧ）を挟んで対向するように、半導体
層（ＦＧ）のソース領域（ＳＦＧ）は、前段（または後
段）の走査信号線（Ｇ）の櫛歯状の延長部（Ｇｂ）下を
通って、前段（または後段）の走査信号線（Ｇ）の一部
の領域下まで延長される。なお、図２３において、ＦＧ
ａが薄膜トランジスタ（ＴＦＴ）が形成される領域であ
る。また、本実施の形態において、薄膜トランジスタ
（ＴＦＴ）は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ Ｓｔｒｕｃｔｕｒｅ）構造とされる。さら
に、半導体層（ＦＧ）は、層間絶縁膜（ＩＬＡ２）を介
して、裏面遮光膜（ＢＳ）の上側に設けられ、かつ、層
間絶縁膜（ＩＬＡ３）を介して、走査信号線（Ｇ）の下
側に設けられることはいうまでもない。

【００３２】図２５は、本実施の形態の映像信号線
（Ｄ）および第１の導電膜（ＣＶＬ１）の形状を示す図
である。本実施の形態の映像信号線（Ｄ）および第１の
導電膜（ＣＶＬ１）は、層間絶縁膜（ＩＬＡ４）を介し
て、走査信号線（Ｇ）の上側に設けられる。図２５に示
すように、本実施の形態の映像信号線（Ｄ）は、引出し
部（Ｄａ）を有し、この引出し部（Ｄａ）は、コンタク
トホール（ＣＨ１）を介して、半導体層（ＦＧ）のドレ
イン領域（ＤＦＧ）に接続される。また、半導体層（Ｆ
Ｇ）のソース領域（ＳＦＧ）は、コンタクトホール（Ｃ
Ｈ２）を介して、第１の導電膜（ＣＶＬ１）に接続され
る。図２６は、本実施の形態の第２の導電膜（ＣＶＬ
２）の形状を示す図である。本実施の形態の第２の導電
膜（ＣＶＬ２）は、層間絶縁膜（ＩＬＡ５）を介して、
第１の導電膜（ＣＶＬ１）の上側に設けられ、第２の導
電膜（ＣＶＬ２）は、コンタクトホール（ＣＨ３）を介
して、第１の導電膜（ＣＶＬ１）と接続される。なお、
図２６において、第４の導電膜（ＣＶＬ４）は、ドメイ
ンを低減させるために設けられる。図２７は、本実施の
形態の画素電極（ＩＴＯ１）の形状を示す図である。本
実施の形態の画素電極（ＩＴＯ１）は、平坦化膜（Ｏ
Ｃ）を介して、第２の導電膜（ＣＶＬ２）の上側に設け
られ、画素電極（ＩＴＯ１）は、コンタクトホール（Ｃ
Ｈ４）を介して、第２の導電膜（ＣＶＬ２）と接続され
る。図２８は、本実施の形態のＴＦＴ基板の画素部の概
略構成を示す図であり、前記図２２ないし図２７に示す
裏面遮光膜（ＢＳ）、半導体層（ＦＧ）、各信号線
（Ｄ，Ｇ）、導電層（ＣＶＬ１，ＣＶＬ２）および画素
電極（ＩＴＯ１）を重ね合わせた状態を示す図である。
本実施の形態によれば、画素の開口率を、６５％に向上
させることができた。

【００３３】図２９は、本実施の形態の１画素の等化回
路を示す図である。同図において、第１の保持容量（Ｃ
ａｄｄ）は、走査信号線（Ｇ）と半導体層（ＦＧ）との
間で形成される容量、また、第２の保持容量（Ｃａｄｄ
Ｂ）は、裏面遮光膜（ＢＳ）と半導体層（ＦＧ）との間
で形成される容量である。図３０は、本実施の形態４の
Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置の液晶表示パ
ネルの等化回路を示す図である。なお、図３０は回路図
であるが、実際の幾何学的配置に対応して描かれてお
り、また、本実施の形態の液晶表示パネルでは、走査信
号線（Ｇ）が（ｍ）本で構成され、映像信号線（Ｄ）が
（ｎ）本で構成されているが、図３０では、走査信号線
（Ｇ）は８本、映像信号線（Ｄ）は１４本しか図示して
いない。マトリクス状に配置された各画素の各列毎の各
薄膜トランジスタ（ＴＦＴ）のドレイン電極は、それぞ
れ映像信号線（Ｄ）に接続され、この映像信号線（Ｄ）
は、サンプルホールド回路（ＳＨＤ）を介して、対応す
るビデオ信号線（ＶＳＩＧ１〜ＶＳＩＧ１２）に接続さ
れる。ここで、サンプルホールド回路（ＳＨＤ）は、ト
ランスファゲート回路（ＳＴ１〜ＳＴ１４）で構成さ
れ、さらに、このトランスファゲート回路（ＳＴ１〜Ｓ
Ｔ１４）は、１２個ずつグループ化され、各グループを
構成するトランスファゲート回路（ＳＴ１〜ＳＴ１２）
のゲート電極には、水平方向走査回路（ＨＳＲＣ）の正
相出力端子（ＳＧ１，ＳＧ２）および逆相出力端子（／
ＳＧ１，／ＳＧ２）から出力されるビデオ信号取り込み
用信号が印加される。さらに、各映像信号線（Ｄ）は、
プリチャージ回路（ＣＰＣ）に接続され、このプリチャ
ージ回路（ＣＰＣ）は、複数のトランスファゲート回路
（ＳＴＣ）で構成され、この複数のトランスファゲート
回路（ＳＴＣ）は、プリチャージ駆動回路（ＰＣＤ）か
らのプリチャージ電圧取り込み信号により駆動される。
また、マトリクス状に配置された各画素の各行毎の各薄
膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走
査信号線（Ｇ）に接続される。なお、トランスファゲー
ト回路（ＳＴ１〜ＳＴ１４）、水平走査シフトレジスタ
（ＨＳＲ）、垂直走査シフトレジスタ（ＶＳＲ）、プリ
チャージ回路（ＣＰＣ）およびプリチャージ駆動回路
（ＰＣＤ）は、液晶表示パネルに組み込まれており、薄
膜トランジスタ（ＴＦＴ）と同じくＰｏｌｙ−ＳｉＴｒ
で構成され、同一の基板上に形成される。

【００３４】以下、本実施の形態の液晶表示パネルの動
作について簡単に説明する。図３０に示す垂直走査シフ
トレジスタ（ＶＳＲ）は、スタートパルス（ＤＹ）およ
び垂直駆動用クロック信号（ＣＬＹ）により走査信号線
（Ｇ）を順次選択して、選択した走査信号線（Ｇ）に正
のバイアス電圧を出力する。これにより、選択された走
査信号線（Ｇ）をゲート電極とする薄膜トランジスタ
（ＴＦＴ）がオンとなる。また、水平方向走査回路（Ｈ
ＳＲＣ）は、スタートパルス（ＤＸ）および水平駆動用
クロック信号（ＣＬＸ）により、順次各出力端子からビ
デオ信号取り込み用信号を順次出力する。このビデオ信
号取り込み用信号は、各トランスファゲート回路（ＳＴ
１〜ＳＴ１４）のゲート電極に印加される。これによ
り、各グループを構成する各トランスファゲート回路
（ＳＴ１〜ＳＴ１２）がオンとなり、それにより、ビデ
オ信号線（ＶＳＩＧ１〜ＶＳＩＧ１２）から１２分割さ
れたビデオ信号が、対応する１２本の映像信号線（Ｄ）
に出力される。したがって、選択された走査信号線
（Ｇ）をゲート電極とする薄膜トランジスタ（ＴＦＴ）
に対応する画素に、サンプリングされたビデオ信号（ビ
デオ信号の電圧）が書き込まれ、液晶表示パネルに表示
される。なお、水平方向走査回路（ＨＳＲＣ）は、例え
ば、図１１に示す水平走査シフトレジスタ（ＨＳＲ）と
インバータ回路（ＩＮＶ１〜ＩＮＶ４）とを含んで構成
される。また、垂直走査シフトレジスタ（ＶＳＲ）は垂
直方向走査回路を構成する。

【００３５】図３１は、図３０に示すプリチャージ回路
（ＣＰＣ）およびプリチャージ駆動回路（ＰＣＤ）の動
作を説明するための図であり、図３０に示すプリチャー
ジ回路（ＣＰＣ）およびプリチャージ駆動回路（ＰＣ
Ｄ）に入力される各信号のタイミングチャートを示す図
である。ビデオ信号の１水平方向走査期間のブランキン
グ期間内に、イネーブル信号（ＶＥＮＢ）がＬｏｗ（以
下、Ｌレベルと称する。）となり、薄膜トランジスタ
（ＴＦＴ）のゲート電極に印加する電圧をＬレベルとし
て、薄膜トランジスタ（ＴＦＴ）をオフとする。また、
このイネーブル信号（ＶＥＮＢ）がＬレベル内に、プリ
チャージ信号（ＰＣＰ）がＨｉｇｈ（以下、Ｈレベルと
称する。）となる。これにより、プリチャージ駆動回路
（ＰＣＤ）は、プリチャージ回路（ＣＰＣ）に対して、
プリチャージ回路（ＣＰＣ）を構成する複数のトランス
ファゲート回路（ＳＴＣ）をオンとする、プリチャージ
電圧取り込み信号を出力する。したがって、各映像信号
線（Ｄ）は、１ライン毎に、プリチャージ電圧（ＰＣ
Ｓ）により、正または負の所定の電圧にプリチャージさ
れ、それにより、各画素に映像信号電圧を書き込み時の
書き込み時間を短くすることができる。

【００３６】このように、本実施の形態によれば、画素
の開口率を向上させることができ、また、保持容量の値
を大きくすることが可能となる。また、裏面遮光膜（Ｂ
Ｓ）に、走査信号線（Ｇ）に印加するゲート電圧を印加
するようにしたので、薄膜トランジスタ（ＴＦＴ）がオ
フのときのリーク電流を低減し、薄膜トランジスタ（Ｔ
ＦＴ）がオンのときのオン電流を増加させることが可能
となる。さらに、各映像信号線（Ｄ）を、１ライン毎
に、正または負の所定の電圧にプリチャージするように
したので、各画素に映像信号電圧を書き込み時の書き込
み時間を短くすることができる。これにより、各画素に
映像信号電圧を余裕を持って書き込むことができ、さら
に、各画素に書き込まれた映像信号電圧を長時間保持す
ることができるので良好な画像を得ることが可能とな
る。

【００３７】図３８は、液晶プロジェクタの使用状態の
一例を示す図である。同図において、１００は液晶プロ
ジェクタが設置される部屋、１０１は液晶プロジェク
タ、１０２はスクリーン、１０３は設置台である。液晶
プロジェクタ１０１は、設置台１０３に設置して使用す
るのが一般的であるが、図３８に示すように、液晶プロ
ジェクタ１０１を天井に設置して使用する場合が想定さ
れる。このような場合には、液晶プロジェクタ１０１に
使用されるＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置に
おいて、上下反転駆動（走査信号線（Ｄ）の走査方向を
上下反転する駆動方法）が必要となる。しかしながら、
従来のＴＦＴ方式の液晶表示装置では、上下反転駆動を
行うと表示画像の表示品質が劣化するという問題点があ
った。これに対して、本実施の形態のＰｏｌｙ−ＳｉＴ
ｒ−ＴＦＴ液晶表示装置では、表示画像の表示品質を劣
化させることなく、上下反転駆動を行うことが可能であ
る。

【００３８】［実施の形態５］本発明の実施の形態５の
Ｐｏｌｙ−ＳｉＴｒ−ＴＦＴ液晶表示装置も、半導体層
（ＦＧ）のソース領域（ＳＦＧ）を、前段（または後
段）の走査信号線（Ｇ）および裏面遮光膜（ＢＳ）と重
なるように形成し、かつ、裏面遮光膜（ＢＳ）にゲート
電極に印加するゲート電圧（Ｖｇ）を印加するようにし
たものである。図３２は、本実施の形態の裏面遮光膜
（ＢＳ）の形状を示す図である。同図に示すように、本
実施の形態の裏面遮光膜（ＢＳ）は櫛歯状の延長部（Ｂ
Ｓｂ）を有する。本実施の形態の裏面遮光膜（ＢＳ）
は、薄膜トランジスタ（ＴＦＴ）の遮光領域（ＢＳａ）
が形成される領域が、前記実施の形態４の裏面遮光膜
（ＢＳ）と相違する。図３３は、本実施の形態の半導体
層（ＦＧ）の形状を示す図であり、図３２に示す裏面遮
光膜（ＢＳ）の上に、層間絶縁膜（ＩＬＡ２）を介して
半導体層（ＦＧ）を形成した状態を示す図である。同図
に示すように、半導体層（ＦＧ）のソース領域（ＳＦ
Ｇ）は、折り返し部（ＦＧｂ）を有する。本実施の形態
では、裏面遮光膜（ＢＳ）と走査信号線（Ｇ）とが半導
体層（ＦＧ）を挟んで対向するように、半導体層（Ｆ
Ｇ）のソース領域（ＳＦＧ）は、折り返し部（ＦＧｂ）
を介して、前段（または後段）の走査信号線（Ｇ）の櫛
歯状の延長部（Ｇｂ）下を通って、前段（または後段）
の走査信号線（Ｇ）の一部の領域下まで延長される。な
お、同図において、ＦＧａは、薄膜トランジスタ（ＴＦ
Ｔ）の形成領域である。図３４は、本実施の形態の走査
信号線（Ｇ）の形状を示す図であり、図３３に示す半導
体層（ＦＧ）の上に、層間絶縁膜（ＩＬＡ３）を介して
走査信号線（Ｇ）を形成した状態を示す図である。同図
に示すように、本実施の形態の走査信号線（Ｇ）は、裏
面遮光膜（ＢＳ）と同様、櫛歯状の延長部（Ｇｂ）を有
するが、この櫛歯状の延長部（Ｇｂ）は、その先端部
（Ｇｂｓ）が、半導体層（ＦＧ）の折り返し部（ＦＧ
ｂ）と重なるように、折り曲げられている。また、Ｇａ
は、薄膜トランジスタ（ＴＦＴ）のゲート電極である。

【００３９】図３５は、本実施の形態の映像信号線
（Ｄ）および第１の導電膜（ＣＶＬ１）の形状を示す図
であり、図３４に示す走査信号線（Ｇ）の上に、層間絶
縁膜（ＩＬＡ４）を介して映像信号線（Ｄ）および第１
の導電膜（ＣＶＬ１）を形成した状態を示す図である。
同図に示すように、映像信号線（Ｄ）は、引出し部（Ｄ
ａ）を有し、半導体層（ＦＧ）のドレイン領域（ＤＦ
Ｇ）は、コンタクトホール（ＣＨ１）を介して、この引
出し部（Ｄａ）と接続される。この引出し部（Ｄａ）
は、薄膜トランジスタ（ＴＦＴ）領域を覆うように設け
られる。また、第１の導電膜（ＣＶＬ１）は、半導体層
（ＦＧ）の折り返し部（ＦＧｂ）に重なる部分を有し、
この部分に形成されたコンタクトホール（ＣＨ２）を介
して、第１の導電膜（ＣＶＬ１）は、半導体層（ＦＧ）
のソース領域（ＳＦＧ）と接続される。図３６は、本実
施の形態の第２の導電膜（ＣＶＬ２）および第３の導電
膜（ＣＶＬ３）の形状を示す図であり、図３５に示す映
像信号線（Ｄ）および第１の導電膜（ＣＶＬ１）の上
に、層間絶縁膜（ＩＬＡ５）を介して第２の導電膜（Ｃ
ＶＬ２）および第３の導電膜（ＣＶＬ３）を形成した状
態を示す図である。第２の導電膜（ＣＶＬ２）は、半導
体層（ＦＧ）の折り返し部（ＦＧｂ）に重なる部分を有
し、この部分に形成されたコンタクトホール（ＣＨ３）
を介して、第２の導電膜（ＣＶＬ２）は、第１の導電膜
（ＣＶＬ１）と接続される。なお、図３６において、第
３の導電膜（ＣＶＬ３）は、ドメインを低減させるため
に設けられる。図３７は、本実施の形態の画素電極（Ｉ
ＴＯ１）の形状を示す図であり、図３６に示す第３の導
電膜（ＣＶＬ３）および第３の導電膜（ＣＶＬ３）の上
に、平坦化膜（ＯＣ）を介して画素電極（ＩＴＯ１）を
形成した状態を示す図である。画素電極（ＩＴＯ１）
は、コンタクトホール（ＣＨ４）を介して、第２の導電
膜（ＣＶＬ２）と接続される。なお、図３７は、前記図
３２ないし図３６に示す裏面遮光膜（ＢＳ）、半導体層
（ＦＧ）、各信号線（Ｄ，Ｇ）、導電層（ＣＶＬ１，Ｃ
ＶＬ２）および画素電極（ＩＴＯ１）を重ね合わせた状
態を示す図である。また、本実施の形態の１画素の等化
回路は、図２９と同じであるのでその詳細な説明は省略
する。本実施の形態においても、前記実施の形態４と同
様の作用・効果得ることが可能である。なお、前記各実
施の形態では、本発明をポリ・シリコン・トランジスタ
を使用したＴＦＴ方式の液晶表示装置に適用した実施の
形態について説明したが、本発明はこれに限定されるも
のではなく、本発明は、アモルファス・シリコン・トラ
ンジスタを使用したＴＦＴ方式の液晶表示装置に適用可
能である。以上、本発明者によってなされた発明を、前
記実施の形態に基づき具体的に説明したが、本発明は、
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲において種々変更可能であることは勿論
である。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明によれば、遮光膜と、各半導体素子の一方
の電極に接続される複数の導電膜とにより、容量素子を
構成するようにしたので、画素の開口率を向上させるこ
とが可能となる。 （２）本発明によれば、液晶表示装置に照射する光源の
消費電力増大させることなく、表示画像の輝度を向上さ
せることが可能となる。 （３）本発明によれば、遮光膜に、半導体素子の制御電
極に印加される制御電圧、あるいは、それと同期した電
圧を印加するようにしたので、半導体素子がオフのとき
のリーク電流を低減し、また、半導体素子がオンのとき
のオン電流を増加させることができ、それにより、良好
な画像を得ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のＰｏｌｙ−ＳｉＴｒ−
ＴＦＴ液晶表示装置の液晶表示パネルの概略構成を示す
断面図である。

【図２】図１に示す遮光膜が形成される領域を示す図で
ある。

【図３】図１に示すＴＦＴ電極基板の画素部の概略構成
を示す図である。

【図４】図３に示すＡ−Ａ’線で切断した断面を示す断
面図である。

【図５】本発明の実施の形態１の薄膜トランジスタ（Ｔ
ＦＴ）および従来の薄膜トランジスタ（ＴＦＴ）の等化
回路を示す図である。

【図６】本発明の実施の形態１の薄膜トランジスタ（Ｔ
ＦＴ）における、バックゲート電極に印加するバックゲ
ート電圧（Ｖ_BS）とソース・ドレイン間電流（Ｉ_DS）の
関係を示すグラフである。

【図７】裏面遮光膜と走査信号線との接続方法を説明す
るための要部断面図である。

【図８】図１に示すＴＦＴ電極基板の画素部の製造方法
を説明するための図である。

【図９】図１に示すＴＦＴ電極基板の画素部の製造方法
を説明するための図である。

【図１０】図１に示すＴＦＴ電極基板の画素部の製造方
法を説明するための図である。

【図１１】本発明の実施の形態１のＰｏｌｙ−ＳｉＴｒ
−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路を示
す図である。

【図１２】図１１に示すＰｏｌｙ−ＳｉＴｒ−ＴＦＴ液
晶表示装置の周辺回路の概略回路構成を示すブロック図
である。

【図１３】本発明の実施の形態２におけるＴＦＴ電極基
板の画素部の概略構成を示す図である。

【図１４】図１３に示すＢ−Ｂ’線で切断した断面を示
す断面図である。

【図１５】図１３に示すＣ−Ｃ’線で切断した断面を示
す断面図である。

【図１６】本発明の実施の形態２において、井桁状の裏
面遮光膜に一定の電圧を印加するための構造の一例を示
す要部断面図である。

【図１７】本発明の実施の形態２のＰｏｌｙ−ＳｉＴｒ
−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路を示
す図である。

【図１８】本発明の実施の形態２の裏面遮光膜の他の例
を説明するための図である。

【図１９】本発明の実施の形態２の裏面遮光膜の他の例
を説明するための図である。

【図２０】本発明の実施の形態３におけるＴＦＴ電極基
板の画素部の要部断面を示す断面図である。

【図２１】本発明の実施の形態３の透明導電膜（ＩＴＯ
３）を説明するための図である。

【図２２】本発明の実施の形態４の裏面遮光膜（ＢＳ）
の形状を示す図である。

【図２３】本発明の実施の形態４の半導体層（ＦＧ）の
形状を示す図である。

【図２４】本発明の実施の形態４の走査信号線（Ｇ）の
形状を示す図である。

【図２５】本発明の実施の形態４の映像信号線（Ｄ）お
よび第１の導電膜（ＣＶＬ１）の形状を示す図である。

【図２６】本発明の実施の形態４の第２の導電膜（ＣＶ
Ｌ２）の形状を示す図である。

【図２７】本発明の実施の形態４の画素電極（ＩＴＯ
１）の形状を示す図である。

【図２８】本発明の実施の形態４のＴＦＴ基板の画素部
の概略構成を示す図である。

【図２９】本発明の実施の形態４の１画素の等化回路を
示す図である。

【図３０】本発明の実施の形態４のＰｏｌｙ−ＳｉＴｒ
−ＴＦＴ液晶表示装置の液晶表示パネルの等化回路を示
す図である。

【図３１】図３０に示すプリチャージ回路（ＣＰＣ）お
よびプリチャージ駆動回路（ＰＣＤ）の動作を説明する
ための図である。

【図３２】本発明の実施の形態５の裏面遮光膜（ＢＳ）
の形状を示す図である。

【図３３】本発明の実施の形態５の半導体層（ＦＧ）の
形状を示す図である。

【図３４】本発明の実施の形態５の走査信号線（Ｇ）の
形状を示す図である。

【図３５】本発明の実施の形態５の映像信号線（Ｄ）お
よび第１の導電膜（ＣＶＬ１）の形状を示す図である。

【図３６】本発明の実施の形態５の第２の導電膜（ＣＶ
Ｌ２）の形状を示す図である。

【図３７】本発明の実施の形態５の画素電極（ＩＴＯ
１）の形状を示す図である。

【図３８】液晶プロジェクタの使用状態の一例を示す図
である。

【符号の説明】

１０…ＴＦＴ電極基板、１１…石英基板、１２…画素
部、１３…周辺回路部、１４，２３…配向膜、１５，２
４…偏光板、２０…対向電極基板、２１…ガラス基板、
２２…遮光膜、３０…液晶、４０…シール剤、５０…光
源、１００…部屋、１０１…液晶プロジェクタ、１０２
…スクリーン、１０３…設置台、３０１…コントロール
ＩＣ回路、３０２…ディジタル／アナログ（Ｄ／Ａ）変
換器、３０４…サンプルホールド回路、３０５…ドライ
バＩＣ回路、３０６…信号処理回路、ＴＦＴ−ＬＣＤ…
液晶表示パネル、Ｇ…走査信号線（ゲート信号線または
水平信号線）、Ｇａ…ゲート電極、Ｇｂ…走査信号線の
櫛歯状の延長部、Ｄ…映像信号線（ドレイン信号線また
は垂直信号線）、Ｄａ…映像信号線の延長部、ＴＦＴ…
薄膜トランジスタ、Ｃ…容量線、ＩＴＯ１…画素電極、
ＩＴＯ２…コモン電極、ＩＴＯ３…透明導電膜、ＩＬＡ
…絶縁膜、ＯＣ…平坦化膜、ＣＨ…コンタクトホール、
ＣＶＬ…導電膜、ＢＳ…裏面遮光膜、ＢＳａ…裏面遮光
膜の薄膜トランジスタ遮光領域、ＢＳｂ…裏面遮光膜の
櫛歯状の延長部、ＦＧ…半導体層、ＦＧａ…半導体層の
薄膜トランジスタ形成領域、ＳＦＧ…半導体層のソース
領域、ＤＦＧ…半導体層のドレイン領域、ＰＡＤ…パッ
ド部、Ｃａｄｄ，ＣａｄｄＢ…保持容量、Ｃlc…液晶容
量、ＣＳＴＧ…付加容量、ＳＨ…スイッチングトランジ
スタ、Ｓ，ＶＳＩＧ…ビデオ信号線、ＩＮＶ…インバー
タ回路、ＨＳＲ…水平シフトレジスタ、ＨＳＲＣ…水平
方向走査回路、ＶＳＲ…垂直シフトレジスタ、ＳＨＤ…
サンプルホールド回路、ＳＴ，ＳＴＣ…トランスファゲ
ート回路、ＳＧ，／ＳＧ…出力端子、ＣＰＣ…プリチャ
ージ回路、ＰＣＤ…プリチャージ駆動回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ０９Ｆ 9/30 ３４０ Ｇ０９Ｆ 9/30 ３４０ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｚ 21/336 ６１９Ｂ (72)発明者 奥村 治久 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 海東 拓生 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 江渡 正容 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 石田 一博 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 工藤 元 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の基板と、 第２の基板と、 前記第１の基板と第２の基板との間に狭持される液晶層
   と、 前記第１の基板上に形成される半導体素子を有し、マト
   リクス状に配置される複数の画素と、 前記半導体素子を形成する半導体層と、 前記半導体層の一方の面側に形成される制御電極層と、 前記半導体層の他方の面側に形成される遮光膜とを有す
   ることを特徴とする液晶表示装置。
2. 【請求項２】 第１の方向に延長して設けられ、前記第
   １の方向に連続して設けられる各画素の制御電極層に、
   制御電圧を印加する複数の走査信号線を有し、 前記遮光膜は、前記半導体層と同一工程により形成され
   る層を挟んで、前記各走査信号線と対向して設けられ、
   前記各走査信号線に印加される制御電圧が供給されるこ
   とを特徴とする請求項１に記載の液晶表示装置。
3. 【請求項３】 第１の方向に延長して設けられ、前記第
   １の方向に連続して設けられる各画素の制御電極層に、
   制御電圧を印加する複数の走査信号線を有し、 前記遮光膜は、前記半導体層と同一工程により形成され
   る層を挟んで、前記各走査信号線と対向して設けられ、 また、前記遮光膜は、前記各走査信号線に印加される制
   御電圧が供給され、前記半導体素子を制御することを特
   徴とする請求項１に記載の液晶表示装置。
4. 【請求項４】 第１の方向に延長して設けられ、前記第
   １の方向に連続して設けられる各画素の制御電極層に、
   制御電圧を印加する複数の走査信号線を有し、 前記遮光膜は、前記半導体層と同一工程により形成され
   る層を挟んで、前記各走査信号線と対向して設けられ、
   前記各走査信号線に印加される制御電圧と同期した電圧
   が供給されることを特徴とする請求項１に記載の液晶表
   示装置。
5. 【請求項５】 前記各走査信号線および遮光膜は、前記
   第１の方向に連続して設けられる画素列に隣接する画素
   列の各画素間に、第２の方向に延長して設けられる櫛歯
   状の延長部を有し、 前記半導体層と同一工程により形成される層は、前記第
   １の方向に連続して設けられる画素列に隣接する画素列
   の各画素に制御電圧を印加する走査信号線の一部、およ
   び櫛歯状の延長部の下側に設けられることを特徴とする
   請求項２ないし請求項４のいずれか１項に記載の液晶表
   示装置。
6. 【請求項６】 前記遮光膜は、高融点金属シリサイド膜
   を含むことを特徴とする請求項１ないし請求項４のいず
   れか１項に記載の液晶表示装置。