JPH11354741A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 実質的な救済効率と動作の高速化を実現した
冗長回路を備えたダイナミック型ＲＡＭを提供する。 【解決手段】 相補ビット線方向に複数のサブアレイが
設けられたダイナミック型ＲＡＭにおいて、冗長ワード
線が配置されたサブアレイに設けられる正規ワード線の
数を、上記相補ビット線方向に設けらて上記冗長ワード
線が配置されないサブアレイの正規ワード線の数よりも
少なく設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）における欠陥救
済技術に利用して有効な技術に関するものである。

【０００２】

【従来の技術】不良ワード線を冗長ワード線に切り換え
るという欠陥救済方法とし、特開平８−５５４９４号公
報、特開平５−３３４８９６号公報、特開平２−１９２
１００号公報等がある。この救済方法では、正規ワード
線から冗長ワード線への切り換えをメモリマット（又は
サブアレイ）間にまたがって自由に行うようにするとい
うＡｎｙ−ｔｏ−ａｎｙ方式をとるものである。

【０００３】

【発明が解決しようとする課題】正規ワード線から冗長
ワード線への切り換えは次のようにして行われる。第１
に、正規ワード線のメモリセルに対してメモリアクセス
を行い、不良ビットであればそのアドレスを記録する。
第２に、不良ビットアドレスに対応したアドレス比較回
路内のヒューズをレーザー光線を照射するか、電流を流
すことにより切断する。ヒューズセットの複数のヒュー
ズの切断、非切断の設定により不良ビットのアドレスが
記憶される。１チップ内ではワード系、カラム系で各々
多数のヒューズセットを持つことにより、複数のビット
不良を救済できる。

【０００４】これらの手続きを経た後のメモリアクセス
では、外部アドレスとヒューズセットでの不良ビットア
ドレスが比較され、不一致の場合は正規ワード線又は正
規カラム選択線上にある正規のメモリセルをアクセスす
る。一方、一致した時は冗長ワード線又は冗長カラム選
択線を選択することにより、それらに接続された冗長メ
モリセルをアクセスする。このようなアドレス比較方式
の救済方式は、比較回路の論理動作のため、アドレス入
力から冗長ワード線又は冗長カラム選択線までの論理段
数がわずかに増加するため、冗長メモリセルへのアクセ
ス時間は正規メモリセルへのアクセス時間に比べて遅く
なる傾向があった。

【０００５】上記Ａｎｙ−ｔｏ−ａｎｙ方式では、正規
ワード線から冗長ワード線への差し換えをメモリマット
（又はサブアレイ）間にまたがって自由に行うことがで
きるために救済効率を高くすることができる。しかしな
がら、圧倒的多数の正規ワード線に接続されたメモリセ
ルと、比較的少数の冗長ワード線に接続されたメモリセ
ルとが同じ条件（ビット線容量、センスアンプ定数）に
なるように形成されており、冗長ワード線の接続された
メモリセルと正規ワード線のメモリセルとの信号量起因
による歩留りが同じになって、冗長ワード線にも正規ワ
ード線と同じ確率で上記信号量起因による不良が発生し
てしまうために救済効率を悪くするという問題に気付い
た。

【０００６】この発明の目的は、実質的な救済効率と動
作の高速化を実現した冗長回路を備えたダイナミック型
ＲＡＭを提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、相補ビット線方向に複数の
サブアレイが設けられたダイナミック型ＲＡＭにおい
て、冗長ワード線が配置されたサブアレイに設けられる
正規ワード線の数を、上記相補ビット線方向に設けらて
上記冗長ワード線が配置されないサブアレイの正規ワー
ド線の数よりも少なく設定する。

【０００８】このことより、冗長ワード線を含むサブア
レイのビット線容量を低減でき、ビット線信号電圧の増
大による高歩留化や高速化を実現できる。さらに、正規
ワード線のみからなるサブアレイは、冗長ワード線を含
むサブアレイの数よりも圧倒的に多くすることにより、
サブアレイの分割数、すなわちセンスアンプ列の数を減
らすことができ、歩留り向上とチップ面積の低減を両立
させるものである。

【０００９】

【発明の実施の形態】図１には、この発明が適用される
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図においては、この発明が適用される
ダイナミック型ＲＡＭを構成する各回路ブロックのう
ち、その主要部が判るように示されており、それが公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。

【００１０】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に分けられて、中央部分１
４にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路及び
昇圧回路や降圧回路を含む電源回路等が設けられる。こ
れら中央部分１４の両側のメモリアレイに接する部分に
は、カラムデコーダ領域１３が配置される。

【００１１】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域１２が形成されて、上記上下に分けられたメモリア
レイのメインワード線をそれぞれが駆動するようにされ
る。

【００１２】上記メモリセルアレイ（サブアレイ）１５
は、その拡大図に示すように、メモリセルアレイ１５を
挟んでセンスアンプ領域１６、サブワードドライバ領域
１７に囲まれて形成されるものである。上記センスアン
プ領域と、上記サブワードドライバ領域の交差部は、交
差領域（クロスエリア）１８とされる。上記センスアン
プ領域１６に設けられるセンスアンプは、シェアードセ
ンス方式により構成され、メモリセルアレイの両端に配
置されるセンスアンプを除いて、センスアンプを中心に
して左右に相補ビット線が設けられ、左右いずれかのメ
モリセルアレイの相補ビット線に選択的に接続される。

【００１３】この実施例では、メモリセルアレイ（以
下、サブアレイという）は、正規ワード線のみからなる
サブアレイ１５１と、正規ワード線と冗長ワード線とが
設けられたサブアレイ１５２との２種類から構成され
る。ただし、上記ワード線と交差して設けられるビット
線を考慮すると、後述するように４種類に分けられる。

【００１４】上記サブアレイ１５１は、特に制限されな
いが、５１２本のワード線（サブワード線）と２５６対
の相補ビット線から構成される。上記サブアイレ１５２
は、２５６本のワード線（サブワード線）と３２本の冗
長ワード線からなり、それに２５６対の相補ビット線が
交差して設けられる。

【００１５】上述のように半導体チップの長手方向に対
して左右に分けられたメモリアレイは、２個ずつ組とな
って配置される。このように２個ずつ組となって配置さ
れた２つのメモリアレイは、その中央部分に上記メイン
ロウデコーダ領域１１とメインワードドライバ１２が配
置される。メインワードドライバ１２は、上記１つのメ
モリアレイを貫通するように延長されるメインワード線
の選択信号を形成する。上記メインワードドライバ１２
にサブワード選択用のドライバも設けられ、後述するよ
うに上記メインワード線と平行に延長されてサブワード
選択線の選択信号を形成する。

【００１６】上記４つに分けられた１つのメモリアレイ
において、上記サブアレイ１５１がビット線方向に７個
設けられ、サブアレイ１５２が２個設けられる。したが
って、かかる１つのメモリアレイに設けられるサブワー
ド線は、５１２×７＋２５６×２＝４０９６本設けら
れ、ワード線方向に１６個のサブアレイが設けられるか
ら相補ビット線が約４０９６対設けられる。このような
メモリアレイがメモリチップ１０全体で４個設けられる
から、メモリチップ１０全体の記憶容量は、４×４Ｋ×
４Ｋ＝６４Ｍビットとなる。

【００１７】上記１つのメモリアレイは、メインワード
線方向に対して１６個に分割される。かかる分割された
サブアレイ１５毎にサブワードドライバ（サブワード線
駆動回路）１７が設けられる。サブワードドライバ１７
は、メインワード線に対して１／１６の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に８本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して８本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される８
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１８】図２には、この発明に係るダイナミック型
ＲＡＭの一実施例のメモリマット構成図が示されてい
る。この実施例は、前記のようにメモリアレイが４個に
分割されたメモリチップのうち、１つのメモリアレイの
ビット線方向に分割されたメモリマットの構成図が示さ
れている。１つのメモリアレイは、（Ａ）の例では、上
記ビット線方向に並べられた＃１から＃９からなる９個
のサブアレイから構成され、（Ｂ）の例では、＃１から
＃１０の１０個のサブアレイから構成される。

【００１９】（Ａ）の例は、前記図１の実施例に対応し
たものであり、＃１〜＃３及び＃６〜＃９の各サブアレ
イは、ビット線方向には正規ワード線のみからなる５１
２本のサブワード線が配置される。これに対して、＃４
と＃５の２つのサブアイレにおいては、それぞれが２５
６本の正規サブワード線と、３２本ずつの冗長ワード線
ＲＷが設けられる。つまり、上記＃４と＃５の２つのサ
ブアレイは、上記５１２本のワード線を持つサブアレイ
を２分割して、それぞれに３２本ずつの冗長ワード線Ｒ
Ｗを加えたものであると理解されたい。つまり、サブワ
ード線を選択するデコーダは、２進の重みを持つアドレ
ス信号を解読してサブワード線を選択するので、上記５
１２本の正規ワード線を２分割して、２５６本の正規ワ
ード線を持つサブアレイ＃４と＃５を構成するものであ
る。

【００２０】（Ｂ）の実施例では、１０個のサブアレイ
を上下に２等分し、上半分では＃１、＃３及び＃５を５
１２本の正規ワード線のみとし、＃２と＃４を２５６本
の正規ワード線と、１６本ずつの冗長ワード線ＲＷにす
るものである。下半分では＃６、＃８及び＃１０を５１
２本の正規ワード線のみとし、＃７と＃９を２５６本の
正規ワード線と、１６本ずつの冗長ワード線ＲＷにする
ものである。このようにビット線方向に並べられた２組
に分け、上記２Ｋずつ２つのメモリマットに分けられた
中央部分に設けられるサブアレイ＃５は＃６には、冗長
ワード線を設けないようにするものである。

【００２１】（Ａ），（Ｂ）いずれの場合も、冗長ワー
ド線は正規ワード線が少ないサブアレイに設けるので、
冗長ワード線を選択した時のメモリセル信号量を大きく
とれ、正規メモリセルより冗長メモリセルの歩留りを高
くできる。また、ビット線初期信号量が大きければ、セ
ンスアンプ増幅時間も高速となり、結果的に冗長メモリ
セルのアクセス時間を速くできる。冗長ワード線をサブ
アレイの端部でなく、図示のように中央部に置くと、製
造条件が安定して一層高歩留りを達成できる。

【００２２】（Ａ）の構成では、＃１〜＃９の任意の正
規ワード線の不良を＃４又は＃５内にある６４本の冗長
ワード線に差し換えるものである。（Ｂ）の構成では、
上下にそれぞれ２Ｋワード線組毎で独立に救済を行うよ
うにした。例えば＃１〜＃５で発生したワード線不良
は、＃２と＃４に設けられた冗長ワード線を用いて救済
し、＃６〜＃１０で発生したワード線不良は、＃７と＃
９に設けられた冗長ワード線を用いて救済する。このよ
うに救済単位を２組に分けることにより次の利点が生じ
る。

【００２３】前記のような６４Ｍビットの記憶容量を持
つダイナミック型ＲＡＭのリフレッシュ周期は、一般的
には４Ｋ（４０９６）サイクルに決められている。それ
故、通常動作では、上記４つのメモリアレイにおいて、
同時に１本のメインワード線とそれに対応された１６本
のサブワード線（１６個のサブアレイ）がそれぞれ選択
されて、上記４Ｋリフレッシュ動作が実施される。

【００２４】テストモードとしてディスターブリフレッ
シュテストを短時間で行うため、２Ｋリフレッシュ動作
が設けられている場合、メモリアレイを上記のように２
Ｋずに分割し、上側のワード線Ｗｉと、下側のＷｉ＋２
０４８のアドレスのワード線が同時に選択される。つま
り、Ｘ系のアドレス信号のうち最上位ビットのアドレス
のデコード動作が無効にされて、それによりメモリアレ
イの上側半分と下側半分とを同時に選択状態にするもの
である。上記（Ｂ）のダイナミック型ＲＡＭでは、上記
上側で発生したワード線の不良は、上側のサブアレイ＃
２、＃４、の中の任意の冗長ワード線に切り換え、下側
の発生したワード線の不良は、下側のサブアレイ＃７と
＃９の中の任意の冗長ワード線に切り換えるという簡単
な規則だけを設けることにより、上記２Ｋリフレッシュ
動作をＡｎｙ−ｔｏ−ａｎｙ救済方式のもとで行うよう
にすることができる。

【００２５】中央サブアレイ＃５と＃６には冗長ワード
線がないので、サブアレイ＃５とサブアレイ＃６との間
に設けられるセンスアンプＳＡは、上記のような冗長ワ
ード線の割り付けを行っても、不良ワード線の救済のた
めにサブアレイ＃５又はサブアレイ＃６のワード線が選
択されることはない。このため、最上位ビットを無効に
したアドレス信号のデコード動作において、サブアレイ
＃５とサブアレイ＃６のワード線が同時に選択されるこ
とはなく、半分ずつ独立のＡｎｙ−ｔｏ−ａｎｙ方式
と、シェアードセンスアンプ方式とを採用しつつセンス
アンプの競合を回避することができる。

【００２６】図３には、この発明に係るダイナミック型
ＲＡＭの他の一実施例のメモリアレイ構成図が示されて
いる。この実施例は、前記図１と同様にメモリアレイが
４個に分割されるが、それぞれに設けられワード線とビ
ット線の方向が図１の実施例とは逆にされている。
（Ａ）に示すように、メモリチップの長手方向にビット
線が１６Ｋ分のワード線が配置され、メモリチップの短
辺方向４Ｋ分のビット線が配置される。つまり、ワード
線は、前記図１のようにチップ長手方向に延長されるの
ではなくチップ短辺方向に延長される。ビット線は、そ
れに対応してチップ長手方向に延長される。

【００２７】したがって、周辺回路もチップ長手方向の
中央寄りにＸデコーダＸＤＥＣとメインワードドライバ
ＭＷＤが配置され、チップ短手方向中央寄りにＹデコー
ダＹＤＥＣが配置される。チップ長手方向の中央部分に
はボンデンィグパッドが配置され、それに対応してアド
レスバッファやデータ入出力回路等の周辺回路が設けら
れる。

【００２８】この実施例でも、前記のように約６４Ｍビ
ットのような記憶容量を持つ。このような構成で図１の
８ＫＷ×８ＫＢＬのメモリチップと同程度のチップ外形
にできる。この理由は、ワード線のピッチとビット線対
のピッチがおおむね１：２の関係にあるからである。メ
モリバンクＢ＃０でみると、ビット線対が２Ｋしかない
から、選択ワード線を２本として４Ｋビット線対分の選
択を行うようにする。これより、前記図１のメモリアレ
イと同様な１バンク分のリード／ライト選択動作を行う
ようにすることができる。

【００２９】図３（Ｂ）の４Ｋリフレッシュモードで
は、４つのメモリバンクＢ＃０〜Ｂ＃３のそれぞれにお
いて２本ずつ、合計８本のワード線を選択するようにす
ればよい。図３（Ｃ）の２Ｋリフレッシュモード（テス
トモードの１つ）では、２Ｋサイクルでリフレッシュを
完結するために、４つのメモリバンクＢ＃０〜Ｂ＃３の
それぞれにおいて４本ずつ、合計１６本のワード線を選
択する。上記のように各メモリバンク毎にワード線が同
時に２本あるいは４本選択できるようにするために次の
ようなサブアレイの構成にされる。

【００３０】図４（Ａ）は、４Ｋリフレッシュ対応のみ
とされ、サブアレイが４Ｋ分ずつ＃１〜＃９と＃１０〜
＃１８のように２組に分けられる。上記＃１〜＃９のサ
ブアレイのうち、＃１〜＃６と＃９は、５１２本の正規
サブワード線のみを持つようにされ、残りの２つの＃７
と＃８が２５６本の正規サブワード線と３２本ずつの冗
長ワード線ＲＷを持つようにされる。同様に、上記＃１
０〜＃１８のサブアレイのうち、＃１０と＃１３〜＃１
８は、５１２本の正規サブワード線のみを持つようにさ
れ、残りの２つの＃１１と＃１２が２５６本の正規サブ
ワード線と３２本ずつの冗長ワード線ＲＷを持つように
される。

【００３１】この構成でもセンスアンプは、シェアード
センス方式をとるために、上記２組に分けられるサブア
レイ群の境界に設けられる２つのサブアレイ＃９と＃１
０には、冗長ワード線が設けられない。つまり、上記境
界のサブアレイは正規ワード線のみにより構成される。
このことは、上記２組に分けられたサブアレイから同時
に１本ずつ選択状態にされるため、Ａｎｙ−ｔｏ−ａｎ
ｙ方式の欠陥救済を採用する上で前記説明したような＃
９と＃１０の間のセンスアンプの競合を避けるために不
可欠なものとなる。

【００３２】図４（Ｂ）は、同一チップで４Ｋリフレッ
シュ対応（通常リフレッシュ）と２Ｋリフレッシュ対応
（テストモードの１つ）のいずれにもできるように、サ
ブアレイが＃１〜＃５、＃６〜＃１０、＃１１〜＃１５
及び＃１６〜＃２０のように２Ｋ分ずつ４組に分けられ
る。上記＃１〜＃５のサブアレイのうち、＃１、＃２及
び＃５は、５１２本の正規サブワード線のみを持つよう
にされ、残りの２つの＃３と＃４が２５６本の正規サブ
ワード線と３２本ずつの冗長ワード線ＲＷを持つように
される。同様に、他の組においても上記５つのサブアレ
イの組み合わせにより構成され、それぞれの組の境界の
サブアレイは前記と同じ理由によって正規ワード線のみ
からなるサブアレイとされる。

【００３３】上記４つの組において、それぞれ１つのサ
ブワード線が選択されて、全体で図３（Ｃ）示したよう
な４本のサブワード線を選択するものである。上記４組
に分けられたサブアレイが同時に１本ずつ選択状態にさ
れるため、Ａｎｙ−ｔｏ−ａｎｙ方式の欠陥救済を採用
する上で前記説明したようなセンスアンプの競合を避け
るために境界部分のサブアレイは正規ワード線のみから
構成される。

【００３４】この実施例では、Ａｎｙ−ｔｏ−ａｎｙ方
式の欠陥救済を採用する上で前記冗長ワード線が設けら
れたサブアレイにおいて、ワード線の数が正規ワード線
の２５６に加えて３２本あるいは１６本のように少なく
されることに応じてビット線に接続されるメモリセルの
数が少なくなる。この結果、メモリセルの記憶電荷とビ
ット線の寄生容量のプリチャージ電荷とのチャージシェ
アによって読み出される信号量が大きくなって読み出し
動作マージンを大きくできるため、冗長サブアレイでの
不良発生率が正規サブアレイとの比較において著しく低
なり、救済効率を高くすることができる。

【００３５】例えば、キャパシタに保持された情報電荷
がリーク電流によって失われてしまう時間が短いメモリ
セルにおいて、上記５１２ワード線構成のサブアレイで
は信号量不足で不良セルになるものが、２５６＋３２ワ
ード線構成のサブアレイでは不良とならないことが生じ
る。このような信号量起因による不良セルの発生確率が
上記冗長ワード線を設けたサブアレイでは低下するもの
であるため、冗長ワード線に接続されたメモリセルが信
号量起因の不良によって使えなくなる確率が低くなでき
るために救済効率を高くすることができる。

【００３６】上記のようにビット線に接続されるメモリ
セルの数が少なくなると、センスアンプＳＡが駆動する
ビット線の寄生容量からなる負荷も軽くなって、高速な
読み出し動作が可能になる。したがって、不良アドレス
へのアクセスであることを検出し、その結果によって冗
長ワード線の選択動作が行われることにより、ワード線
の選択動作は遅くなってしまうが、読み出し信号量の増
大とセンスアンプの高速動作化とが相乗的に作用して、
上記冗長ワード線の選択動作を遅れをカバーすることが
でき、正規ワード線のメモリセルからの読み出し動作
と、冗長ワード線のメモリセルからの読み出し動作の時
間差を大幅に低減するとができ、メモリの高速動作が可
能になる。

【００３７】なお、上記冗長ワード線のみのサブアレイ
を形成することも考えられる。しかしながら、上記のよ
うに３２本程度あるいは６４本程度の冗長ワード線しか
存在しないサブアレイを設けると、５１２本ものワード
線を持つ正規サブアレイとのメモリセル数が大幅に違い
すぎて共通のセンスアンプ定数、動作タイミングのもと
で安定した動作ができなくなってしまう。

【００３８】図５には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図１に示
されたメモリアレイの中の４つのサブアレイＳＢＡＲＹ
が代表として示されている。図５においては、サブアレ
イＳＢＡＲＹが形成される領域には斜線を付すことによ
って、その周辺に設けられサブワードドライバ領域、セ
ンスアンプ領域及びクロスエリアとを区別するものであ
る。

【００３９】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、同図の右下に配置される第１のサブアレイ
ＳＢＡＲＹは、サブワード線ＳＷＬが５１２本配置さ
れ、相補ビット線対は２５６対から構成される。それ
故、上記５１２本のサブワード線ＳＷＬに対応した５１
２個のサブワードドライバＳＷＤは、かかるサブアレイ
の左右に２５６個ずつに分割して配置される。上記２５
６対の相補ビット線ＢＬに対応して設けられる２５６個
のセンスアンプＳＡは、前記のようなシェアードセンス
アンプ方式に加えて、さらに交互配置とし、かかるサブ
アレイの上下において１２８個ずつに分割して配置され
る。

【００４０】同図の右上配置される第２のサブアレイＳ
ＢＡＲＹは、特に制限されないが、正規のサブワード線
ＳＷＬが２５６本に加えて３２本の予備（冗長）ワード
線が設けられ、相補ビット線対は２５６対から構成され
る。それ故、上記２５６＋３２本のサブワード線ＳＷＬ
に対応した２８８個のサブワードドライバＳＷＤは、か
かるサブアレイの左右に１４４個ずつに分割して配置さ
れる。センスアンプは、上記同様に１２８個ずつが上下
に配置される。すなわち、上記右側の上下に配置される
サブアレイＳＢＡＲＹに形成される２５６対のうちの１
２８対の相補ビット線は、それに挟まれたセンスアンプ
ＳＡに対してシェアードスイッチＭＯＳＦＥＴを介して
共通に接続される。

【００４１】同図の左下配置される第３のサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサ
ブワード線ＳＷＬが５１２本により構成される。上記同
様に２５６個のサブワードドライバが分割して配置され
る。上記下側左右に配置されたサブアレイＳＢＡＲＹの
５１２本のうちの２５６本のサブワード線ＳＷＬは、そ
れに挟まれた領域に形成された２５６個のサブワードド
ライバＳＷＤに対して共通に接続される。上記のように
左下配置されるサブアレイＳＢＡＲＹは、２５６対から
なる正規の相補ビット線ＢＬに加えて、４対の予備（冗
長）ビット線４Ｒが設けられる。それ故、上記２６０対
からなる相補ビット線ＢＬに対応した２６０個のセンス
アンプＳＡは、かかるサブアレイの上下に１３０個ずつ
に分割して配置される。

【００４２】同図の左上配置される第４のサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正
規のサブワード線ＳＷＬが２５６本に予備サブワード線
が３２本設けられ、下隣接のサブアレイと同様に正規の
相補ビット線対の２５６対に加えて、予備のビット線が
４対設けられるので、サブワードドライバは、左右に１
４４個ずつ分割して配置され、センスアンプＳＡは上下
に１３０個ずつが分割して配置される。

【００４３】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように前記のような水平方
向に延長される。また、カラム選択線ＹＳは、その１つ
が代表として例示されるように縦方向に延長される。上
記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが
配置され、上記カラム選択線ＹＳと平行に相補ビット線
ＢＬ（図示ぜす）が配置されるものである。

【００４４】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に８組（１６個）のサブアレイを貫
通するように延長される。そして、サブワード選択線Ｆ
Ｘ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂ
からなる４本とが上下のサブアレイ上に分けて延長させ
るようにする。このように２つのサブアレイに対して１
組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、
かつ、それらをサブアレイ上を延長させるようにする理
由は、メモリチップサイズの小型化を図るためである。

【００４５】上記サブアレイ上には、８本のサブワード
線に対して１本のメインワード線が設けられるものであ
り、その８本の中の１本のサブワード線を選択するため
にサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが必要になるも
のである。メモリセルのピッチに合わせて形成されるサ
ブワード線ＳＷＬの８本分に１本の割り合いでメインワ
ード線ＭＷＬが形成されるものであるために、メインワ
ード線ＭＷＬの配線ピッチは緩やかになっている。した
がって、メインワード線ＭＷＬと同じ配線層を利用し
て、上記サブワード選択線をメインワード線の間に形成
することは配線ピッチの緩やかさを少し犠牲にするだけ
で比較的容易にできるものである。

【００４６】この実施例のサブワードドライバＳＷＤ
は、上記サブワード選択線ＦＸ０Ｂ等を通して供給され
る選択信号と、それを反転させた選択信号とを用いて１
つのサブワード線ＳＷＬを選択する構成を採る。そし
て、サブワードドライバＳＷＤは、それを中心として左
右に配置されるサブアレイのサブワード線ＳＷＬを同時
に選択するような構成を採るものである。

【００４７】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される９
６（３２＋６４）個のサブワードドライバに選択信号を
供給する第２のサブワード選択線ＦＸ０が設けられる。
上記第１のサブワード選択線ＦＸ０Ｂは上記メインワー
ド線ＭＷＬ及びサブワード線ＳＷＬと平行に延長される
のに対して上記第２のサブワード選択線は、それと直交
するカラム選択線ＹＳ及び相補ビット線ＢＬと平行にサ
ブワードドライバ領域上を延長される。上記８本の第１
のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記
第２のサブワード選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ
０，２，４，６と、奇数ＦＸ１，３，５，７とに分割さ
れてサブアレイＳＢＡＲＹの左右に設けられたサブワー
ドドライバＳＷＤに振り分けられて配置される。

【００４８】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアの上側に配置されたサブワード選択線
駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応
される。

【００４９】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアの上側に配置されたサ
ブワード選択線駆動回路が上記第１のサブワード選択線
ＦＸ７Ｂに対応される。そして、右上部のクロスエリア
では、下側に配置されたサブワード選択線駆動回路が上
記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間
部のクロスエリアに設けられた２つのサブワード選択線
駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂ
と、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側
に配置されたサブワード選択線駆動回路が上記第１のサ
ブワード選択線ＦＸ６Ｂに対応される。このようにメモ
リアレイの端部に設けられたサブワードドライバでは、
その右側にはサブアレイが存在しないから、左側だけの
サブワード線ＳＷＬのみを駆動する。

【００５０】この実施例のようにサブアレイ上のメイン
ワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸ
Ｂを配置する構成では、格別な配線チャンネルが不要に
できるから、１つのサブアレイに８本のサブワード選択
線を配置するようにしてもメモリチップが大きくなるこ
とはない。しかしながら、上記のようなサブワード選択
線駆動回路ＦＸＤを形成するためにクロス領域の面積が
増大し、高集積化を妨げることとなる。つまり、上記ク
ロスエリアには、同図において点線で示したようなメイ
ン入出力線ＭＩＯやローカル入出力線ＬＩＯに対応して
設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆
動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳ
ＦＥＴを駆動するための駆動回路、プリチャージＭＯＳ
ＦＥＴを駆動する駆動回路等の周辺回路が形成されるた
めに面積的な余裕が無いからである。このため、図５の
実施例では、上／下の２つのサブアレイでサブワード選
択線駆動回路ＦＸＤを共用して面積増加を抑えている。

【００５１】上記クロスエリアのうち、偶数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、後述するようにセンスアンプに対
して定電圧化された内部電圧ＶＤＬを供給するＮチャン
ネル型のパワーＭＯＳＦＥＴＱ１６及びオーバードライ
ブ用の電源電圧ＶＤＤを供給するＮチャンネル型のパワ
ーＭＯＳＦＥＴＱ１５、及びセンスアンプに対して回路
の接地電位ＶＳＳを供給するためのＮチャンネル型のパ
ワーＭＯＳＦＥＴＱ１４が設けられる。

【００５２】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ１〜ＦＸ７の延長方向Ｂに
配置されたものには、ＩＯスイッチ（ローカルＩＯ（Ｌ
ＩＯ）とメインＩＯ（ＭＩＯ）間のスイッチＭＯＳＦＥ
Ｔ）と、ビット線のプリチャージ及びイコライズ用ＭＯ
ＳＦＥＴをオフ状態にさせるインバータ回路と、特に制
限されないが、センスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴとが設けられる。このＮチャンネル型のパワーＭＯ
ＳＦＥＴは、センスアンプ列の両側からセンスアンプを
構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥ
Ｔの共通ソース線（ＣＳＮ）に接地電位を供給するもの
である。つまり、センスアンプエリアに設けられる１２
８個又は１３０個のセンスアンプに対しては、上記Ａ側
のクロスエリアに設けられたＮチャンネル型のパワーＭ
ＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮ
チャンネル型のパワーＭＯＳＦＥＴの両方により接地電
位が供給される。

【００５３】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして左右両側のサブアレイのサブワー
ド線を選択する。これに対して、上記選択された２つの
サブアレイのサブワード線に対応して左右２つのセンス
アンプが活性化される。つまり、サブワード線を選択状
態にすると、アドレス選択ＭＯＳＦＥＴがオン状態とな
り、記憶キャパシタの電荷がビット線電荷と合成されて
しまうので、センスアンプを活性化させてもとの電荷の
状態に戻すという再書き込み動作を行う必要があるから
である。このため、上記端部のサブアレイに対応したも
のを除いて、上記パワーＭＯＳＦＥＴは、それを挟んで
両側のセンスアンプを活性化させるために用いられる。
これに対して、サブアレイ群の端に設けられたサブアレ
イの右側又は左側に設けられたサブワード線駆動回路Ｓ
ＷＤでは、上記サブアレイのサブワード線しか選択しな
いから、上記パワーＭＯＳＦＥＴは、上記サブアレイに
対応した片側のセンスアンプ群のみを活性化するもので
ある。

【００５４】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すという再書き込み動作を行う。

【００５５】図６には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。また、点線で示され
た回路ブロックは、前記符号によりそれぞれが示されて
いる。

【００５６】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、後述
するような理由によって、上記バックバイアス電圧ＶＢ
Ｂは、−１Ｖのような電圧に設定される。上記サブワー
ド線ＳＷＬの選択レベルは、上記ビット線のハイレベル
に対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値
電圧分だけ高くされた高電圧ＶＰＰとされる。

【００５７】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。

【００５８】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが接続され
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記クロスエリア１８に設けられたＮチャン
ネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地
電位に対応した動作電圧が与えられる。

【００５９】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。

【００６０】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分
にオン状態にさせることができる。ＭＯＳＦＥＴＱ１５
がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯ
ＳＦＥＴＱ１６のオン状態（信号ＳＡＰ２がハイレベ
ル）によりソース側から内部電圧ＶＤＬに対応した電圧
を出力させることができる。

【００６１】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち上がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。

【００６２】上記クロスエリア１８には、ＩＯＳＷ（ロ
ーカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥ
Ｔき１９，Ｑ２０）が置かれる。さらに、図４に示した
回路以外にも、必要に応じて、センスアンプのコモンソ
ース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ロー
カル入出力線ＬＩＯのハーフプリチャージ回路、メイン
ＩＯのＶＤＬプリチャージ回路、シェアード選択信号線
ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。

【００６３】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ムスイッチ回路を構成するものであり、上記選択信号Ｙ
Ｓが選択レベル（ハイレベル）にされるとオン状態とな
り、上記センスアンプの単位回路の入出力ノードとロー
カル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ
２Ｂ等とを接続させる。

【００６４】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。なお、上記ＩＯスイッチ回路は、選択信号ＩＯＳＷ
によりスイッチ制御され、後述するように上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャ
ンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッ
チとされる。

【００６５】特に制限されないが、上記カラムスイッチ
回路は、１つの選択信号ＹＳにより２対の相補ビット線
ＢＬ，ＢＬＢと２対のローカル入出力線ＬＩＯ１，ＬＩ
Ｏ１ＢとＬＩＯ２，ＬＩＯ２Ｂとを接続させる。それ
故、１つのメインワード線の選択動作により選択された
サブアレイにおいて、その両側に設けられるセンスアン
プに対応して設けられる上記２対のカラムスイッチ回路
により合計４対の相補ビット線が選択されることにな
る。シンクロナスＤＲＡＭのバーストモードでは、上記
カラム選択信号ＹＳがカウンタ動作により切り換えら
れ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂとサブ
アレイの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切
り換えられる。

【００６６】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、
上記メインワードドライバ１２は、昇圧電圧ＶＰＰによ
り動作させられる。カラムデコーダ（ドライバ）５３
は、上記アドレスバフッァ５１の時分割的な動作によっ
て供給されるＹアドレス信号を受けて、上記選択信号Ｙ
Ｓを形成する。

【００６７】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout から出力される。外部端子Ｄinから入力
される書き込み信号は、入力バッファ６３を通して取り
込まれ、同図においてメインアンプ６１に含まれる後述
するようなライトアンプを通して上記メイン入出力線Ｍ
ＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バ
ッファの入力部には、レベルシフト回路とその出力信号
を上記クロック信号に対応したタイミング信号に同期さ
せて出力させるための論理部が設けられる。

【００６８】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路
に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定さ
れ、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとさ
れる。そして、ワード線の選択信号（昇圧電圧）は、
３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬ
Ｒは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート
電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧Ｖ
ＢＢは−１．０Ｖにされる。

【００６９】上記構成において、例えばサブアレイのワ
ード線を全て５１２本として、冗長ワード線を各サブア
レイに分散して配置した場合に比べ、図２（Ａの実施例
ではセンスアンプ列が１個増加（チップ短辺長としては
２個分増加）するだけであり、図２（Ｂ）の実施例でも
２個増加するだけであるから実質的なチップサイズの増
加も小さく抑えられる。このことは、図３の実施例のよ
うに縦横を逆にした構成でも同様にチップサイズの増加
が問題になることは少ない。

【００７０】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 相補ビット線方向に複数のサブアレイが設けら
れたダイナミック型ＲＡＭにおいて、冗長ワード線が配
置されたサブアレイに設けられる正規ワード線の数を、
上記相補ビット線方向に設けらて上記冗長ワード線が配
置されないサブアレイの正規ワード線の数よりも少なく
設定することにより、冗長サブアレイでの不良発生率が
著しく低なり救済効率を高くすることができるととも
に、動作の高速化も可能になるという効果が得られる。

【００７１】（２） シェアードセンスアンプを備え、
相補ビット線方向に複数のサブアレイが設けられたダイ
ナミック型ＲＡＭにおいて、上記相補ビット線方向に並
べられる複数のサブアレイのうち、２又は４個のサブア
レイに複数の冗長ワード線を集中して配置するととも
に、上記冗長ワード線が配置されたサブアレイに設けら
れる正規ワード線の数は、上記相補ビット線方向に設け
らて上記冗長ワード線が配置されないサブアレイの正規
ワード線の数よりも少なく設定することにより、冗長サ
ブアレイでの不良発生率が著しく低なり救済効率を高
し、かつ動作の高速化も可能になるという効果が得られ
る。

【００７２】（３） 冗長ワード線を冗長ワード線を含
むサブアレイのほぼ中央部分に配置することにより、サ
ブアレイの端部よりも段差の小さい安定した製造条件で
冗長メモリアレイを製造できるので、一層の高歩留化を
達成できるという効果が得られる。

【００７３】（４） 上記ワード線を、メインワード線
と上記メインワード線の延長方向に対して分割された長
さとされ、かつ、上記メインワード線と交差するビット
線方向に対して複数配置され、複数からなるダイナミッ
ク型メモリセルのアドレス選択端子が接続されてなるサ
ブワード線とし、上記複数からなるサブワード線配列の
両端側にサブワード線駆動回路が振り分けられて分割し
て配置したサブアレイが上記複数のサブワード線駆動回
路列と上記複数のセンスアンプ列とにより囲まれるよう
に形成することより高集積であるにもかかわらずメイン
ワード線の配線繰り返しピッチの緩和による高歩留化も
合わせて可能になるというという効果が得られる。

【００７４】（５） 上記サブアレイを、ワード線方向
及びビット線方向に複数個がそれぞれ配置してメモリア
レイを構成し、メモリアレイにおいて上記相補ビット線
方向に並べられた複数個のサブアレイのうち上半分と下
半分との境界部の隣接する２つのサブアレイを除いて上
記冗長ワード線を配置するサブアレイを割り当てること
により、半分でつ独立のＡｎｙ−ｔｏ−ａｎｙ方式を採
用しつつ上記上半分と下半分のワード線を同時に選択す
ることができるという効果が得られる。

【００７５】（６） 上記（４）においてメモリアレイ
の上半分と下半分のメモリセルを同時にリフレッシュさ
れるリフレッシュモードを設けることによりテストモー
ドでのリフレッシュ試験を短時間で行えるという効果が
得られる。

【００７６】（７） 上記冗長ワード線が設けられる少
数のサブアレイの正規ワード線の数を２５６本とし、上
記冗長ワード線が設けられない圧倒的多数のサブアレイ
の正規ワード線の数を５１２本とすることにより、ダイ
ナミック型ＲＡＭの高歩留化、高速化を面積増加を抑え
ながら実現できるという効果が得られる。

【００７７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、例え
ば、上記図１に示したダイナミック型ＲＡＭにおいてメ
モリアレイ、サブアレイ及びサブワードドライバの構成
は、種々の実施形態を採ることができるし、サブワード
ドライバを用いないワードシャント方式でもよい。

【００７８】上記サブアレイの正規ワード線を５１２本
とする構成において、メモリアレイをワード線方向に１
６分割し、サブアレイの正規ビット線対を２５６対とし
てもよいし、上記ワード線と同様に５１２対として８分
割からなるサブアレイとしてもよい。あるいは、正規ワ
ード線のみのサブアレイのワード線を２５６本とし、冗
長ワード線が設けられたサブアレイの正規ワード線をそ
の半分の１２８本として、上記１６本あるいは８本等の
冗長ワード線を設ける構成としてもよい。このようにビ
ット線方向に並べられたサブアレイを２種類に分け、圧
倒的多数の一方を正規ワード線のみとし、冗長ワード線
が設けられる比較的少数のサブアレイでは、上記信号量
起因による不良メモリセルの発生を低減でき、かつ、セ
ンスアンプでの増幅動作が速くなる程度に正規ワード線
の数を減らすようにすればよい。

【００７９】この発明に係るダイナミック型ＲＡＭは、
１チップマイクロコンピュータ等のようなディジタル集
積回路に内蔵されるものであってもよい。この発明は、
冗長機能を備えたダイナミック型ＲＡＭに広く利用する
ことができる。

【００８０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、相補ビット線方向に複数の
サブアレイが設けられたダイナミック型ＲＡＭにおい
て、冗長ワード線が配置されたサブアレイに設けられる
正規ワード線の数を、上記相補ビット線方向に設けらて
上記冗長ワード線が配置されないサブアレイの正規ワー
ド線の数よりも少なく設定することにより、冗長サブア
レイでの不良発生率が著しく低なり救済効率を高くする
ことができるとともに、動作の高速化も可能になる

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭの一実施
例を示すメモリマット構成図である。

【図３】この発明に係るダイナミック型ＲＡＭの他の一
実施例を示すメモリアレイ構成図である。

【図４】図３のダイナミック型ＲＡＭの一実施例を示す
メモリマット構成図である。

【図５】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図６】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５，１５１，１５２…メセリセルアレイ（サブアレ
イ）、１６…センスアンプ領域、１７…サブワードドラ
イバ領域、１８…交差領域（クロスエリア）、＃１〜＃
２０…サブアレイ、ＳＡ…センスアンプ、５１…アドレ
スバッファ、５２…プリデコーダ、５３…デコーダ、６
１…メインアンプ、６２…出力バッファ、６３…入力バ
ッファ、Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤▲崎▼ 博 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 対応するワード線にゲートが接続され、
   対応する相補ビット線の一方に一方のソース，ドレイン
   が接続されたアドレス選択ＭＯＳＦＥＴと、上記アドレ
   ス選択ＭＯＳＦＥＴの他方のソース，ドレインに蓄積ノ
   ードが接続され、他方に所定の電圧が与えられた記憶キ
   ャパシタとからなるダイナミック型メモリセルを備え、 上記相補ビット線は、上記ダイナミック型メモリセルの
   入出力端子がその一方に接続された複数の相補ビット線
   対からなり、 上記複数のワード線及び上記複数の相補ビット線対及び
   これらの交点に設けられた複数の上記ダイナミック型メ
   モリセルによりサブアレイが構成されてなり、 上記サブアレイを複数個備え、 上記相補ビット線方向に設けられる複数のサブアレイに
   おいて複数の冗長ワード線が配置された少なくとも１つ
   のサブアレイを持ち、 上記冗長ワード線が配置されたサブアレイに設けられる
   正規ワード線の数は、上記相補ビット線方向に設けらて
   上記冗長ワード線が配置されないサブアレイの正規ワー
   ド線の数よりも少なく設定されるものであることを特徴
   とするダイナミック型ＲＡＭ。
2. 【請求項２】 対応するワード線にゲートが接続され、
   対応する相補ビット線の一方に一方のソース，ドレイン
   が接続されたアドレス選択ＭＯＳＦＥＴと、上記アドレ
   ス選択ＭＯＳＦＥＴの他方のソース，ドレインに蓄積ノ
   ードが接続され、他方に所定の電圧が与えられた記憶キ
   ャパシタとからなるダイナミック型メモリセルを備え、 上記相補ビット線は、上記ダイナミック型メモリセルの
   入出力端子がその一方に接続された複数の相補ビット線
   対からなり、 上記複数のワード線及び上記複数の相補ビット線対及び
   これらの交点に設けられた複数の上記ダイナミック型メ
   モリセルによりサブアレイが構成されてなり、 上記サブアレイは、少なくとも上記複数からなる相補ビ
   ット線対の両端側にセンスアンプが振り分けられて分割
   して配置され、 上記相補ビット線方向に並べられる複数のサブアレイの
   うち、少数のサブアレイに複数の冗長ワード線を集中し
   て配置するとともに、上記冗長ワード線が配置されたサ
   ブアレイに設けられる正規ワード線の数は、上記相補ビ
   ット線方向に設けらて上記冗長ワード線が配置されない
   多数のサブアレイの正規ワード線の数よりも少なく設定
   されるものであることを特徴とするダイナミック型ＲＡ
   Ｍ。
3. 【請求項３】 上記ワード線は、メインワード線と上記
   メインワード線の延長方向に対して分割された長さとさ
   れ、かつ、上記メインワード線と交差するビット線方向
   に対して複数配置され、複数からなるダイナミック型メ
   モリセルのアドレス選択端子が接続されてなるサブワー
   ド線からなり、 上記複数のサブワード線及び上記複数の相補ビット線対
   及びこれらの交点に設けられた複数の上記ダイナミック
   型メモリセルによりサブアレイが構成され、 上記複数からなるサブワード線配列の両端側にサブワー
   ド線駆動回路が振り分けられて分割して配置され、 上記サブアレイの１つは、上記複数のサブワード線駆動
   回路列と上記複数のセンスアンプ列とにより囲まれるよ
   うに形成されるものであることを特徴とする請求項１又
   は請求項２のダイナミック型ＲＡＭ。
4. 【請求項４】 上記サブアレイは、ワード線方向及びビ
   ット線方向に複数個がそれぞれ配置されてメモリアイレ
   を構成するものであり、 上記メモリアレイにおいて上記相補ビット線方向に並べ
   られた複数個のサブアレイのうち上半分と下半分との境
   界部の隣接する２つのサブアレイを除いて上記冗長ワー
   ド線を配置するサブアレイを割り当てることを特徴とす
   る請求項２のダイナミック型ＲＡＭ。
5. 【請求項５】 上記メモリアレイは、上半分と下半分の
   メモリセルが同時にリフレッシュされるリフレッシュモ
   ードを備えてなることを特徴とする請求項４のダイナミ
   ック型ＲＡＭ。
6. 【請求項６】 上記メモリアレイは、メモリチップに４
   個設けられ、 メモリチップの長手方向の中央部にはボンディングパッ
   ドと周辺回路が形成され、 メモリチップの長手方向にワード線が延長され、メモリ
   チップの短手方向に相補ビット線が延長されることを特
   徴とする請求項５のダイナミック型ＲＡＭ。
7. 【請求項７】 上記メモリアレイは、メモリチップに４
   個設けられ、 メモリチップの長手方向の中央部にはボンディングパッ
   ドと周辺回路が形成され、 メモリチップの短手方向にワード線が延長され、メモリ
   チップの長手方向に相補ビット線が延長されることを特
   徴とする請求項５のダイナミック型ＲＡＭ。
8. 【請求項８】 請求項２ないし請求項７のいずれかにお
   いて、 上記冗長ワード線が設けられるサブアレイの正規ワード
   線の数は、２５６本であり、 上記冗長ワード線が設けられないサブアレイの正規ワー
   ド線の数は、５１２本であることを特徴とするダイナミ
   ック型ＲＡＭ。