JPH08138378A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08138378A
JPH08138378A JP6276260A JP27626094A JPH08138378A JP H08138378 A JPH08138378 A JP H08138378A JP 6276260 A JP6276260 A JP 6276260A JP 27626094 A JP27626094 A JP 27626094A JP H08138378 A JPH08138378 A JP H08138378A
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sense amplifier
line
circuit
drive
column
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Junichi Okamura
淳一 岡村
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Abstract

(57)【要約】 【構成】 本発明の半導体記憶装置は、メモリセルアレ
イと、カラム選択トランジスタ及びセンスアンプ回路を
列状に配置して構成したコア部周辺回路とを複数個交互
に配置して構成したメモリセルブロックと、複数のメモ
リセルアレイに渡って延在した複数のカラム選択線ＣＳ
Ｌと、カラム選択線選択回路２と、コア部周辺回路に沿
って配設された第１及び第２のセンスアンプ駆動線／Ｓ
ＡＮ、／ＤＳＳＡと、これを駆動するセンスアンプ駆動
線選択回路４、５と、抵抗素子Ｑ6と、センスアンプ回
路と第２のセンスアンプ駆動線／ＤＳＳＡとの間に接続
され、カラム選択線ＣＳＬにより駆動されるセンスアン
プ活性化トランジスタＱ5 とを具備する。 【効果】 本発明を用いることにより、チップ面積を増
大させず、消費電力を増大させずに高速化を達成した半
導体記憶装置を提供することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
る。特に消費電力を増大させることなくアクセスタイム
の短縮をしたダイナミック型メモリに関する。
【０００２】
【従来の技術】従来の半導体記憶装置のコア部周辺回路
を図１０（ａ）に示す。図示しないダイナミック型メモ
リセルが接続されたビット線対ＢＬ、／ＢＬに接続され
たセンスアンプはＮチャネルＭＯＳトランジスタＱ1 、
Ｑ2 のゲート、ドレインをそれぞれ相互接続し、ソース
をセンスアンプ駆動信号線／ＳＡＮに共通接続してな
る。カラム選択回路はＮチャネルＭＯＳトランジスタＱ
3 、Ｑ4 から構成され、ＭＯＳトランジスタＱ3 はビッ
ト線ＢＬとデータ線ＤＱとの間に、ＭＯＳトランジスタ
Ｑ4 はビット線／ＢＬとデータ線／ＤＱとの間にそれぞ
れ接続され、両カラム選択トランジスタのゲートはカラ
ム選択線ＣＳＬに共通接続されている。
【０００３】続いて、図１０（ａ）に示した回路の動作
を説明する。図示しないワード線が活性化され、メモリ
セルが選択されると、ビット線対ＢＬ、／ＢＬには微小
な電位差が表れる。続いて、センスアンプ駆動線／ＳＡ
Ｎは１／２Ｖcc（内部電源電圧の約半分の電圧に相当す
る）よりＶss（接地電位）に立ち下がる。するとＭＯＳ
トランジスタＱ3 、Ｑ4 の動作により微小な電位差が増
幅され、ＢＬもしくは／ＢＬの一方がよりＶss側に引か
れる。この増幅された電位差がカラム選択トランジスタ
Ｑ3 、Ｑ4 を介してデータ線対ＤＱ、／ＤＱに転送さ
れ、図示しないデータ線増幅回路等により論理振幅に変
換され、出力データとしてチップ外部に読み出される。
【０００４】しかし、図１０（ａ）に示した回路によっ
ては充分にアクセスタイムを短縮することが困難であ
る。その理由を以下に述べる。図１０（ａ）においては
簡単のためビット線対を一対分のみ示したが、実際には
数百対のビット線対が同一のセンスアンプ駆動線／ＳＡ
Ｎによって駆動される。このため、駆動能力の高いＭＯ
Ｓトランジスタをもってしてもセンスアンプ駆動線／Ｓ
ＡＮを高速に駆動することは困難であった。これが従来
のダイナミック型メモリにて高速化を阻む一因となって
いた。
【０００５】以上の問題を解決するために、図１０
（ｂ）に示したコア部周辺回路が開発された。これは図
１０（ａ）の回路に加えて、センスアンプの共通ソース
端子と接地電位との間にゲートがカラム選択線ＣＳＬに
より駆動されるＭＯＳトランジスタＱ5 を接続し、さら
に共通ソース端子とセンスアンプ駆動線／ＳＡＮとの間
にゲートがＶcc（内部電源電位）に接続された抵抗素子
としてのＭＯＳトランジスタＱ6 を接続したものであ
る。
【０００６】続いて、図１０（ｂ）に示した回路の動作
を説明する。図示しないワード線が活性化され、メモリ
セルが選択されると、ビット線対ＢＬ、／ＢＬには微小
な電位差が表れる。続いて、センスアンプ駆動線／ＳＡ
Ｎは１／２Ｖcc（内部電源電圧の約半分の電圧に相当す
る）よりＶss（接地電位）に立ち下がる。しかし、上記
した理由のため、高速には／ＳＡＮを立ち下からない。
続いて、カラム選択線ＣＳＬがＶssよりＶccへと立ち上
がり列の選択が行われる。同時に、ＭＯＳトランジスタ
Ｑ5 が駆動され、センスアンプが高速に駆動される。こ
の結果、ＭＯＳトランジスタＱ3 、Ｑ4 の動作により微
小な電位差が高速に増幅され、ＢＬもしくは／ＢＬの一
方がよりＶss側に高速に引かれる。この増幅された電位
差がカラム選択トランジスタＱ3 、Ｑ4 を介してデータ
線対ＤＱ、／ＤＱに転送され、図示しないデータ線増幅
回路等により論理振幅に変換され、出力データとしてチ
ップ外部に読み出される。なお、カラム選択線ＣＳＬに
よって選択されたビット線対以外に接続されたセンスア
ンプは図１０（ａ）と同様にセンスアンプ駆動線／ＳＡ
Ｎのみによって駆動されるため、選択されたビット線対
と比較して低速に駆動される。以上説明したように、図
１０（ｂ）に示した回路によると、消費電力を増加させ
ずに高速化を達成することが可能となる。これは選択さ
れたカラムに相当するセンスアンプのみがより高速に活
性化するためである。
【０００７】ところが、図１０（ｂ）に示した回路を図
３に示すようなダイナミック型メモリに用いることは困
難である。図３に示すように、複数のメモリセルアレイ
Ｃｅｌｌを行方向に配置し、共通のカラムデコーダ回路
Ｃ／Ｄにより、共通のカラム選択線ＣＳＬを介して列選
択を行う場合、活性化されるセンスアンプは被選択メモ
リセルが存在するメモリセルアレイＣｅｌｌに属するセ
ンスアンプ全てに加え、同一のカラム選択線ＣＳＬに接
続された全てのセンスアンプが活性化されてしまう。す
なわち、十文字状に並ぶセンスアンプ群が同時に活性化
されてしまうのである。従って、図１０（ｂ）のコア部
周辺回路を用いる場合には、各メモリセルアレイＣｅｌ
ｌ毎にカラムデコード回路Ｃ／Ｄを配置する必要があ
る。これはチップ面積の増大につながる。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来の半導体記憶装置において、消費電力を増大させず
に高速化を達成しようと図１０（ｂ）の回路構成を用い
ると、カラム選択線ＣＳＬを独立して駆動する必要が生
じ、一カラムデコード回路により共通のＣＳＬを駆動す
ることは不可能である。ここで、各メモリセルアレイ毎
に分割した各カラム選択線ＣＳＬを独立して駆動するた
めには、独立の駆動回路ないし独立のカラムデコード回
路Ｃ／Ｄが必要となる。この結果、チップ面積の増大に
つながる。本発明は上記欠点を解決し、チップ面積を増
大させず、消費電力を増大させずに高速化を達成した半
導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、複数のメモリセルを行列状に配置し同
一の列に存するメモリセルを同一のビット線対にて接続
して構成したメモリセルアレイと、ビット線対にそれぞ
れ接続された複数のカラム選択トランジスタ及びビット
線対にそれぞれ接続された複数のセンスアンプ回路を列
状に配置して構成したコア部周辺回路とを複数個交互に
配置して構成したメモリセルブロックと、複数のメモリ
セルアレイに渡って延在し前記ビット線対と平行して配
設され同一列に存する複数の前記カラム選択トランジス
タを選択駆動する複数のカラム選択線と、カラム選択線
を外部から入力された第１のアドレス信号に基づいてカ
ラム選択線を選択しこれを駆動するカラム選択線選択回
路と、コア部周辺回路に沿って配設されたそれぞれ複数
の第１及び第２のセンスアンプ駆動線と、外部から入力
された第２のアドレス信号に基づいて第１及び第２のセ
ンスアンプ駆動線を選択しこれを駆動するセンスアンプ
駆動線選択回路と、複数のセンスアンプ回路と第１のセ
ンスアンプ駆動線との間にそれぞれ配置された複数の抵
抗素子と、複数のセンスアンプ回路と第２のセンスアン
プ駆動線との間にそれぞれ接続され、カラム選択線によ
り駆動される複数のセンスアンプ活性化トランジスタと
を具備することを特徴とする半導体記憶装置を提供す
る。
【００１０】
【作用】本発明で提供する手段を用いると、カラム選択
線を複数のメモリセルアレイに渡って延在して配置した
ため、カラム選択線選択回路を複数のメモリセルアレイ
にて共用することが可能となり、チップ面積の削減に寄
与する。
【００１１】また、各センスアンプ毎に設けられ、セン
スアンプの駆動端子と第２のセンスアンプ駆動線との間
に接続されたセンスアンプ活性化トランジスタはカラム
選択線により駆動されるため、被選択メモリセルの属す
るメモリセルアレイにある第２のセンスアンプ駆動線の
みをセンスアンプ駆動時のレベルに選択的に設定するこ
とにより、行及び列の特定した被選択メモリセルの属す
るセンスアンプのみを特に高速に活性化させることがで
きる。同時に、第１のセンスアンプ駆動線は被選択メモ
リセルの属するメモリセルアレイに属するもののみセン
スアンプ駆動時のレベルに選択的に設定することによ
り、被選択メモリセルの属すメモリセルアレイ中のセン
スアンプにつき、高速に活性化されるもの以外は通常の
速度で活性化することとなる。この結果、消費電力を増
大させること無く高速化を達成することが可能になる。
【００１２】第１のセンスアンプ駆動線は１行分のセン
スアンプを同時に活性化させる必要があるため比較的寄
生容量が大である。ところが、第２のセンスアンプ駆動
線はカラム選択線により選択されたセンスアンプのみを
活性化させるため比較的寄生容量が小である。センスア
ンプ駆動線選択回路はセンスアンプ駆動線を第１及び第
２に分けて独立して駆動するが、抵抗素子が各センスア
ンプ毎に第１のセンスアンプ駆動線とセンスアンプの駆
動端子との間にそれぞれ接続されているため、第２のセ
ンスアンプ駆動線からは第１のセンスアンプ駆動線の比
較的大きな容量が見えてこない。従って、第２のセンス
アンプ駆動線を高速に駆動させることが可能となる。
【００１３】
【実施例】以下、図面を参照して、本発明の半導体記憶
装置を説明する。本発明は各種の半導体記憶装置（ＳＲ
ＡＭ、ＥＰＲＯＭ、ＭＲＯＭ等）に用いることができる
ことは言うまでもないが、後述するようにＤＲＡＭに好
適の構成のため、以下、ＤＲＡＭを例にとり説明を行
う。
【００１４】図１に本発明の主要部のみを取り出した回
路図を示す。本発明は、コア部周辺回路１、カラム選択
回路２、データ線増幅回路３、／ＳＡＮ駆動回路４と／
ＤＳＳＡ駆動回路５等から構成される。コア部周辺回路
１は、図示しないダイナミック型メモリセルが接続され
たビット線対ＢＬ、／ＢＬに接続されたセンスアンプは
ＮチャネルＭＯＳトランジスタＱ1 、Ｑ2 のゲート、ド
レインをそれぞれ相互接続し、ソースをセンスアンプ駆
動端子６に共通接続してなる。カラム選択回路はＮチャ
ネルＭＯＳトランジスタＱ3 、Ｑ4 から構成され、ＭＯ
ＳトランジスタＱ3 はビット線ＢＬとデータ線ＤＱとの
間に、ＭＯＳトランジスタＱ4 はビット線／ＢＬとデー
タ線／ＤＱとの間にそれぞれ接続され、両カラム選択ト
ランジスタのゲートはカラム選択線ＣＳＬに共通接続さ
れている。センスアンプ駆動端子６はゲートがＶccに接
続されたＮチャネルＭＯＳトランジスタＱ6 により第１
のセンスアンプ駆動線である／ＳＡＮに接続され、同時
にゲートがカラム選択線ＣＳＬに接続されたＮチャネル
ＭＯＳトランジスタＱ5 により第２のセンスアンプ駆動
線である／ＤＳＳＡに接続されている。ＭＯＳトランジ
スタＱ6 は抵抗素子として作用する。カラム選択回路２
は外部から入力されるカラムアドレス信号Ｃ．Ａｄｄに
もとづきカラム選択線ＣＳＬを選択的に駆動する。デー
タ線増幅回路３はデータ線ＤＱ、／ＤＱの微小な電位差
を論理振幅まで増幅する。／ＳＡＮ駆動回路４と／ＤＳ
ＳＡ駆動回路５とは併せてセンスアンプ駆動線選択回路
を構成し、外部から入力されたロウアドレスＲ．Ａｄｄ
にもとづいて／ＳＡＮ、／ＤＳＳＡを同時にしかし独立
に駆動する。
【００１５】続いて、図１に示した回路の動作を説明す
る。図示しないワード線が活性化され、メモリセルが選
択されると、ビット線対ＢＬ、／ＢＬには微小な電位差
が表れる。続いて、第１、第２のセンスアンプ駆動線／
ＳＡＮ及び／ＤＳＳＡは１／２Ｖcc（内部電源電圧の約
半分の電圧に相当する）よりＶss（接地電位）に立ち下
がる。するとＭＯＳトランジスタＱ3 、Ｑ4 の動作によ
り微小な電位差が増幅され、ＢＬもしくは／ＢＬの一方
がよりＶss側に引かれる。ここで、選択されたカラム選
択線ＣＳＬが“Ｈ”レベルに立ち上がるとＭＯＳトラン
ジスタＱ5 が導通し、当該ＣＳＬに接続されたセンスア
ンプのみが選択的により高速に活性化される。この増幅
された電位差がカラム選択トランジスタＱ3 、Ｑ4 を介
してデータ線対ＤＱ、／ＤＱに転送され、データ線増幅
回路３等により論理振幅に変換され、出力データとして
チップ外部に読み出される。
【００１６】なお、／ＳＡＮ駆動回路４と／ＤＳＳＡ駆
動回路５とは併せてセンスアンプ駆動線選択回路を構成
し、外部から入力されたロウアドレスＲ．Ａｄｄにもと
づいて／ＳＡＮ、／ＤＳＳＡを同時にしかし独立に駆動
するが、／ＳＡＮは１行分のセンスアンプを同時に活性
化させる必要があるため比較的寄生容量が大であり、／
ＤＳＳＡはＣＳＬにより選択されたセンスアンプのみを
活性化させるため比較的寄生容量が小である。センスア
ンプ駆動線選択回路４、５はセンスアンプ駆動線を第１
及び第２に分けて独立して駆動するが、抵抗素子である
ＭＯＳトランジスタＱ6 が各センスアンプ毎に／ＳＡＮ
とセンスアンプの駆動端子６との間にそれぞれ接続され
ているため、／ＤＳＳＡからは／ＳＡＮの比較的大きな
容量が見えてこない。従って、／ＤＳＳＡを高速に駆動
させることが可能となる。
【００１７】続いて、本発明の６４ＭビットＤＲＡＭに
適用した好適な実施例を図２〜図９を参照して説明す
る。図２に本発明のＤＲＡＭの概略構成図を示す。総記
憶容量は６４ＭビットＤＲＡＭを仮定している。半導体
チップ９には４個の１６Ｍビットのメモリセルとこれに
付随するセンスアンプ、デコーダ等のコア部周辺回路か
ら構成されるコアブロックＣＢ０、ＣＢ１、ＣＢ２、Ｃ
Ｂ３が配置されている。ＣＢ０とＣＢ１との間及びＣＢ
２とＣＢ３との間にはワード線の昇圧電位Ｖppを発生さ
せるＶpp発生回路ＶＰＰ Ｐｕｍｐがそれぞれ配置され
ている。各コアブロックＣＢのデータ出力部にはデータ
マルチプレクサ回路ＭＵＸ及びデータバッファ回路ＤＩ
Ｂがそれぞれ配置されている。また、各コアブロックの
近傍にはカラム冗長回路の置き換えデータを保持するフ
ューズアレイＣＦＵＳＥがそれぞれ配置され、ＣＢ０と
ＣＢ１との間には１／２Ｖcc等の中間電位の参照電位を
発生させる参照電位発生回路ＶＲＥＦが、ＣＢ２とＣＢ
３との間には電源投入時のチップ内部の初期化を行う際
の初期化信号を発生させるパワーオンリセット回路ＰＷ
ＲＯＮがそれぞれ配置されている。ＣＢ０とＣＢ２との
間には基板電位発生回路ＳＳＢ、データ入出力バッファ
Ｉ／Ｏｂｕｆｆｅｒ及びＰａｄ、データ出力幅に応じて
Ｐａｄを選択するＩＯデータマルチプレクサ回路Ｘ１Ｍ
ＵＸを順に配置し、ＣＢ１とＣＢ３との間にはセルフリ
フレッシュ制御回路Ｓｅｌｆ ｒｅｆｒｅｓｈ、アドレ
スバッファＡｄｄｒｅｓｓ ｂｕｆｆｅｒ、ロウ系制御
回路ＲＡＳ ｓｅｒｉｅｓ、データコントロール回路Ｄ
Ｃが順に配置されている。また、チップ９の中心部には
カラムパーシャルデコーダ回路ＣＰＤ、アドレス遷移検
出回路ＡＴＤ、ロウパーシャルデコーダ回路ＲＰＤ、カ
ラムアドレススイッチ回路ＡＳＤがそれぞれ配置されて
いる。
【００１８】続いて、図３に１６ＭコアブロックＣＢの
構成を示す。３２個のメモリセルアレイＣｅｌｌと３３
個のコア部周辺回路Ｓ／Ａが複数個交互に配置され、メ
モリセルブロックを構成し、その一端にカラムデコーダ
回路Ｃ／Ｄが配置されている。カラム選択線ＣＳＬは列
方向に複数本配列され、カラムデコーダ回路Ｃ／Ｄによ
り選択駆動される。カラム選択線ＣＳＬは同一の列に属
する各行のコア部周辺回路Ｓ／Ａに選択信号を供給す
る。より詳細には、カラム選択線はセンスアンプ回路の
部分活性及びカラムゲート回路の駆動に用いられる。メ
モリセルブロックは上下組となり１６ＭコアブロックＣ
Ｂを構成し、両者の間には各メモリセルアレイに対応す
るロウデコーダ回路（内部ロウアドレス信号により選択
的にワード線ＷＬを駆動させる）Ｒ／Ｄ、ロウデコーダ
回路の駆動信号供給回路ＷＤＲＶ及びロウ冗長回路置き
換えデータを保持するＲＦＵＳＥがそれぞれ配置され、
また、データ線増幅回路ＤＱＢ、ブロック制御回路ＢＣ
等がそれぞれ配置されている。また、コアブロックＣＢ
の周辺部には各コア部周辺回路に対応したＰチャネル型
センスアンプ駆動回路ＰＳＡＤがそれぞれ配置されてい
る。
【００１９】図４に２つのコア部周辺回路Ｓ／Ａに挟ま
れたメモリセルアレイＣｅｌｌの構成を示す。各センス
アンプ回路１０には２対のビット線対ＢＬＬ、／ＢＬＬ
及びＢＬＲ、／ＢＬＲがそれぞれ接続されているシェア
ードセンスアンプ構造をしており、図４に示すように２
センスアンプ毎に束ねた上、千鳥状に配列することによ
りメモリセルアレイを構成している。各ビット線にはト
ランジスタ及びキャパシタからなるダイナミック型メモ
リセルＭＣが接続されている。メモリセルＭＣのうち同
一列に属するものは同一のビット線対に、同一行に属す
るものは同一のワード線ＷＬに接続されている。ワード
線ＷＬは上述したようにロウデコード回路Ｒ／Ｄにより
選択駆動される。ロウデコード回路は少なくともＰチャ
ネル型トランジスタにより“Ｈ”レベルにワード線を充
電するワード線駆動回路を含み、その駆動源として駆動
信号供給回路ＷＤＲＶが用いられ、その電源として昇圧
電位Ｖppを発生させるＶpp発生回路ＶＰＰ Ｐｕｍｐが
用いられる。
【００２０】続いて、図５に図４におけるセンスアンプ
回路１０の詳細を示す。ビット線対ＢＬ、／ＢＬは信号
線ＴＬにより駆動されるＮチャネルＭＯＳトランジスタ
Ｑ9、Ｑ10を介して左側ビット線対ＢＬＬ、／ＢＬＬに
それぞれ接続されており、信号線ＴＲにより駆動される
ＮチャネルＭＯＳトランジスタＱ11、Ｑ18を介して右側
ビット線対ＢＬＲ、／ＢＬＲにそれぞれ接続されてい
る。ビット線対ＢＬ、／ＢＬにはＮチャネルＭＯＳトラ
ンジスタＱ1 、Ｑ2 から構成されるＮチャネルセンスア
ンプと、ＰチャネルＭＯＳトランジスタＱ7 、Ｑ8 から
構成されるＰチャネルセンスアンプとが接続されてお
り、Ｎチャネルセンスアンプの駆動端子６はカラム選択
線ＣＳＬにより駆動されるＭＯＳトランジスタＱ5 によ
り／ＤＳＳＡに、さらにゲートがＶccに接続され抵抗素
子として機能するＭＯＳトランジスタＱ6 により／ＳＡ
Ｎに接続されている。Ｐチャネルセンスアンプの駆動端
子１１はＰチャネルセンスアンプ駆動信号線ＳＡＰに接
続されている。ＳＡＰは上述したＰチャネル型センスア
ンプ駆動回路ＰＳＡＤにより駆動される。さらにビット
線ＢＬ、／ＢＬはカラム選択線ＣＳＬにより駆動される
ＭＯＳトランジスタＱ3、Ｑ4 を介してデータ線ＤＱ、
／ＤＱにそれぞれ接続され、データ線ＤＱ、／ＤＱ上の
微小な電位差は上述したデータ線増幅回路ＤＱＢにより
論理振幅まで増幅される。左側ビット線対ＢＬＬ、／Ｂ
ＬＬにはＥＱＬ信号線により駆動されるＭＯＳトランジ
スタＱ13、Ｑ14、Ｑ15からなるイコライズ回路が接続さ
れており、１／２Ｖccが供給されるＶＢＬ線と左側ビッ
ト線対とをイコライズ期間中に接続する。また、右側ビ
ット線対ＢＬＲ、／ＢＬＲにはＥＱＲ信号線により駆動
されるＭＯＳトランジスタＱ16、Ｑ17、Ｑ18からなるイ
コライズ回路が接続されており、１／２Ｖccが供給され
るＶＢＬ線と右側ビット線対とをイコライズ期間中に接
続する。
【００２１】続いて、図３〜図５に示したセンスアンプ
回路１０の動作を説明する。被選択メモリセルが左側ビ
ット線対に接続されているものと仮定する。ＴＬは
“Ｈ”レベルとなり、ＭＯＳトランジスタＱ9 、Ｑ10は
導通し左側ビット線対とビット線対とは接続される。Ｔ
Ｒは“Ｌ”レベルとなり、ＭＯＳトランジスタＱ11、Ｑ
12は被導通となり右側ビット線対とビット線対とは切り
放される。また、ＥＱＬは“Ｈ”レベルから“Ｌ”レベ
ルに立ち下がりイコライズ動作は解除される。続いてワ
ード線ＷＬが活性化され、ダイナミック型メモリセルＭ
Ｃが選択されると、ビット線対ＢＬ、／ＢＬには微小な
電位差が表れる。続いて、第１、第２のセンスアンプ駆
動線／ＳＡＮ及び／ＤＳＳＡは１／２Ｖcc（内部電源電
圧の約半分の電圧に相当する）よりＶss（接地電位）に
立ち下がる。するとＭＯＳトランジスタＱ3 、Ｑ4 の動
作により微小な電位差が増幅され、ＢＬもしくは／ＢＬ
の一方がよりＶss側に引かれる。ここで、選択されたカ
ラム選択線ＣＳＬが“Ｈ”レベルに立ち上がるとＭＯＳ
トランジスタＱ5 が導通し、当該ＣＳＬに接続されたセ
ンスアンプのみが選択的により高速に活性化される。こ
の増幅された電位差がカラム選択トランジスタＱ3 、Ｑ
4 を介してデータ線対ＤＱ、／ＤＱに転送され、データ
線増幅回路３等により論理振幅に変換され、出力データ
としてチップ外部に読み出される。また、Ｎチャネルセ
ンスアンプの動作と平行してＰチャネルセンスアンプも
ＳＡＰが１／２ＶccからＶccに立ち上がることによりビ
ット線対の微小な電位差が増幅され、ＢＬもしくは／Ｂ
Ｌの一方がよりＶcc側に引かれる。この結果、所定時間
が経過すると左側ビット線対、ビット線対は何れもＶcc
／Ｖssの論理振幅まで増幅される。なお、／ＳＡＮ、／
ＤＳＳＡは同時にしかし独立に駆動されるが、／ＳＡＮ
は１行分のセンスアンプを同時に活性化させる必要があ
るため比較的寄生容量が大であり、／ＤＳＳＡはＣＳＬ
により選択されたセンスアンプのみを活性化させるため
比較的寄生容量が小である。後述するセンスアンプ駆動
線選択回路はセンスアンプ駆動線を第１及び第２に分け
て独立して駆動するが、抵抗素子であるＭＯＳトランジ
スタＱ6 が各センスアンプ毎に／ＳＡＮとセンスアンプ
の駆動端子６との間にそれぞれ接続されているため、／
ＤＳＳＡからは／ＳＡＮの比較的大きな容量が見えてこ
ない。従って、／ＤＳＳＡを高速に駆動させることが可
能となる。
【００２２】以上左側ビット線対に被選択メモリセルが
接続されている場合を示したが、右側ビット線対に被選
択メモリセルが接続されている場合もほぼ同様であり、
説明を省略する。
【００２３】図６にセンスアンプ駆動線選択回路の詳細
を図示する。センスアンプを高速に駆動するためには駆
動用トランジスタはできるだけ駆動能力が高くある必要
があり、これをチップ上で実現するためには広い領域を
必要とする。図６に示したセンスアンプ駆動線選択回路
は駆動用トランジスタを分散して配置したものである。
駆動回路１３は複数個に分割され、／ＳＡＮ、／ＤＳＳ
Ａを接地レベルに駆動するＮチャネルＭＯＳトランジス
タをそれぞれ一対含む。各駆動用ＭＯＳトランジスタは
同一の制御信号線ＳＥＬによりゲートが駆動される。／
ＳＡＮ、／ＤＳＳＡはそれぞれＭＯＳトランジスタＱ1
9、Ｑ20にて１／２Ｖccのレベルとされた端子に接続す
る。制御信号ＳＥＬはロウアドレスＲ．Ａｄｄに基づい
て選択信号を発生させるデコーダ回路１６をインバータ
回路１５により反転して生成する。ＭＯＳトランジスタ
Ｑ19、Ｑ20はＳＥＬと反転した信号にて駆動される。カ
ラムデコーダ回路Ｃ／ＤはカラムアドレスＣ．Ａｄｄに
基づきカラム選択線ＣＳＬを駆動する。１４は容量が大
きくなりがちな／ＳＡＮを補助的に駆動するための補助
トランジスタである。１９はこれらをまとめて示した駆
動制御回路である。このように、駆動用トランジスタを
分散して配置することにより、実質的に駆動能力が高い
大きなＭＯＳトランジスタを設けるのと同様の効果を達
成することができ、僅かなチップ面積の増加にて高速な
センスアンプ駆動線の駆動を行うことができる。
【００２４】続いて、駆動用トランジスタ領域１３を設
ける位置を図７を参照して説明する。図７に２つのコア
部周辺回路Ｓ／Ａに挟まれたメモリセルアレイＣｅｌｌ
のパターンレイアウトを示す。メモリセルアレイＣｅｌ
ｌは１６個のメモリセル領域ＭＣＡに列方向に区分さ
れ、各メモリセル領域ＭＣＡ間にはＴＡＰ領域ＴＡＰを
挟んでいる。ワード線ＷＬは全メモリセル領域に渡って
延在させるが、メモリセルのトランジスタのゲートを構
成するポリシリコン配線１８と高抵抗を補償するため、
低抵抗の金属配線１７を平行して配設し、ＴＡＰ領域で
両者を接続する。ＴＡＰ領域はシャント領域とも呼ばれ
る。センスアンプ回路１０はメモリセル領域ＭＣＡの左
右両側のセンスアンプ領域ＳＡに配置される。センスア
ンプ間領域２０には駆動用トランジスタ１３をそれぞれ
配置する。このように、ＴＡＰ領域に隣接したセンスア
ンプ間領域に駆動用トランジスタを分散して配置するこ
とにより、チップ面積の増加を最小限に抑えることが可
能になるとともに、高速なセンスアンプ駆動線の駆動を
行うことが可能となる。
【００２５】図８及び図９に図７の領域２１のパターン
の詳細を示す。２ビット線対分のＮチャネルセンスアン
プと駆動用ＭＯＳトランジスタＱ21、Ｑ22を示してい
る。図中３１は１層ポリシリコン、３２は２層ポリシリ
コン、３３は金属配線層である。図に示したように、Ｍ
ＯＳトランジスタＱ1 とＱ4 、Ｑ2 とＱ3 がそれぞれ接
続されている（ソース・ドレインの何れかが共通化され
ている）。また、ＭＯＳトランジスタＱ1 とＱ2 とがソ
ース領域が駆動端子６として共通化されている。このよ
うに配置した場合、カラム選択トランジスタとセンスア
ンプを構成するトランジスタとを連結して配置すること
により複数のビット線対に渡って連続して配置すること
ができる。この結果、センスアンプ領域の面積を大幅に
縮小することが可能となる。
【００２６】
【発明の効果】本発明を用いることにより、チップ面積
を増大させず、消費電力を増大させずに高速化を達成し
た半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の主要部を示した回路図である。
【図２】本発明の実施例の半導体記憶装置を示した平面
図である。
【図３】図２の要部を詳細に示した平面図である。
【図４】図３の要部をさらに詳細に示した回路構成図で
ある。
【図５】図４の要部をさらに詳細に示した回路図であ
る。
【図６】図３の要部を詳細に示した回路図である。
【図７】図６のパターン配置を示した平面図である。
【図８】図７の要部を詳細に示した平面図である。
【図９】図７の要部をさらに詳細に示した平面図であ
る。
【図１０】従来の半導体記憶装置のコア部周辺回路を示
した回路図である。
【符号の説明】
１ コア部周辺回路 ２ カラムデコード回路 ３ データ線増幅回路 ４ ／ＳＡＮ駆動回路 ５ ／ＤＳＳＡ駆動回路 ６ センスアンプ駆動端子 Ｑ ＭＯＳトランジスタ Ｒ．Ａｄｄ ロウアドレス Ｃ．Ａｄｄ カラムアドレス

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルを行列状に配置し同一
    の列に存する前記メモリセルを同一のビット線対にて接
    続して構成したメモリセルアレイと、前記ビット線対に
    それぞれ接続された複数のカラム選択トランジスタ及び
    前記ビット線対にそれぞれ接続された複数のセンスアン
    プ回路を列状に配置して構成したコア部周辺回路とを複
    数個交互に配置して構成したメモリセルブロックと、 前記複数のメモリセルアレイに渡って延在し前記ビット
    線対と平行して配設され同一列に存する複数の前記カラ
    ム選択トランジスタを選択駆動する複数のカラム選択線
    と、 前記カラム選択線を外部から入力された第１のアドレス
    信号に基づいて前記カラム選択線を選択しこれを駆動す
    るカラム選択線選択回路と、 前記コア部周辺回路に沿って配設されたそれぞれ複数の
    第１及び第２のセンスアンプ駆動線と、 外部から入力された第２のアドレス信号に基づいて前記
    第１及び第２のセンスアンプ駆動線を選択しこれを駆動
    するセンスアンプ駆動線選択回路と、 前記複数のセンスアンプ回路と前記第１のセンスアンプ
    駆動線との間にそれぞれ配置された複数の抵抗素子と、 前記複数のセンスアンプ回路と前記第２のセンスアンプ
    駆動線との間にそれぞれ接続され、前記カラム選択線に
    より駆動される複数のセンスアンプ活性化トランジスタ
    と、 を具備することを特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、前記抵抗素子はゲートに所定電位が印加されるＭＯ
    Ｓトランジスタであることを特徴とする半導体記憶装
    置。
  3. 【請求項３】 請求項１記載の半導体記憶装置におい
    て、前記コア部周辺回路は隣接する二つのメモリセルア
    レイにより共用されていることを特徴とする半導体記憶
    装置。
  4. 【請求項４】 請求項１記載の半導体記憶装置におい
    て、前記センスアンプ駆動線選択回路は複数の駆動用Ｍ
    ＯＳトランジスタを分散して配置したことを特徴とする
    半導体記憶装置。
  5. 【請求項５】 請求項１記載の半導体記憶装置におい
    て、前記センスアンプ駆動線選択回路の駆動能力は第２
    のセンスアンプ駆動線よりも第１のセンスアンプ駆動線
    のほうが駆動能力が高いことを特徴とする半導体記憶装
    置。
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