JPH11355120A

JPH11355120A - 半導体集積回路装置

Info

Publication number: JPH11355120A
Application number: JP10154540A
Authority: JP
Inventors: Hideki Taniguchi; 秀樹谷口; Yoichi Goi; 陽一五井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-06-03
Filing date: 1998-06-03
Publication date: 1999-12-24
Also published as: US6066958A

Abstract

(57)【要約】【課題】ＣＭＯＳ構造を有する出力バッファ回路およ
び入出力バッファ回路を備えた半導体集積回路装置にお
いて、容易に出力端子に生じるノイズを低減することが
できる半導体集積回路装置を得る。【解決手段】複数段に分割されたメインドライバ回路
部、および遅延回路を含むプリドライバ回路部を含み、
プリドライバ回路部の遅延回路により順次メインドライ
バ回路を動作させることができる出力バッファ回路およ
び入出力バッファ回路を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、相補型金属酸化
膜半導体素子（以下ＣＭＯＳと称す）構造を有する出力
バッファ回路および入出力バッファ回路を備えた半導体
集積回路装置に関するものである。

【０００２】

【従来の技術】回路動作の高速化に伴い、パッケージの
インナーリード、ボンディングワイヤ等のインダクタン
スによるノイズが問題となってきている。すなわち電流
の時間変化率と自己インダクタンスの積で決まる逆起電
圧が発生し、それにより電源電位、接地電位のノイズを
引き起こす現象である。図１５は従来の半導体集積回路
装置において、上記のノイズの発生を低減させた出力バ
ッファ回路の構成を示す回路図である。図１５において
１は内部回路からの出力信号IＮ１が入力される入力端
子、２■は出力端子、５は電源電位点、６は接地電位
点、Ｐ１〜Ｐ４はＰチャンネル型金属酸化膜半導体トラ
ンジスタ（以下ＰＭＯＳトランジスタと称する）、Ｎ１
〜Ｎ４はＮチャンネル型金属酸化膜半導体トランジスタ
（以下ＮＭＯＳトランジスタと称する）、９ａはプリド
ライバ回路部、１０ａはメインドライバ回路部を表わ
す。

【０００３】プリドライバ回路部９ａは、ソース電極が
電源電位点５にゲート電極が入力端子１に接続され、ド
レイン電極が接続点ｎｐ０に接続されたＰＭＯＳトラン
ジスタＰ１と、ソース電極が接地電位点６に、ゲート電
極が入力端子１に各々接続されたＮＭＯＳトランジスタ
Ｎ２と、ソース電極が前記ＮＭＯＳトランジスタＮ２の
ドレインに、ゲート電極が入力端子１に、ドレイン電極
が接続点ｎｐ０に接続されたＮＭＯＳトランジスタＮ１
とからなり、メインドライバ回路部１０ａのＰＭＯＳト
ランジスタＰ４のゲート電極を駆動するインバータと、
ソース電極が電源電位点５に、ゲート電極が入力端子１
に各々接続されたＰＭＯＳトランジスタＰ２と、ソース
電極が前記ＰＭＯＳトランジスタＰ２のドレイン電極
に、ゲート電極が入力端子１に、ドレイン電極が接続点
ｎｎ０に各々接続されたＰＭＯＳトランジスタＰ３と、
ソース電極が接地電位点６にゲート電極が入力端子１
に、ドレイン電極が接続点ｎｎ０にそれぞれ接続されメ
インドライバ回路部１０ａのＮＭＯＳトランジスタＮ４
のゲート電極を駆動するインバータとから構成される。

【０００４】メインドライバ回路部１０ａは、ソース電
極が電源電位点５に、ゲート電極が接続点ｎｐ０に、ド
レイン電極が出力端子２■にそれぞれ接続されたＰＭＯ
ＳトランジスタＰ４と、ソース電極が接地電位６に、ゲ
ート電極が接続点ｎｎ０に、ドレイン電極が出力端子２
■にそれぞれ接続されたＮＭＯＳトランジスタＮ４から
なる。

【０００５】図１５の従来回路では、通常の出力バッフ
ァ回路に対して、ノイズ低減用のＭＯＳトランジスタＮ
１およびＰ３を設けることにより、出力信号のスルーレ
ート（出力電圧の時間微分）を一定値以下に抑え、ノイ
ズの低減をはかっている。つまり出力バッファ回路のＤ
Ｃ特性に影響を与えないように出力最終段に設けられる
メインドライバ回路部１０ａと、その前段のプリドライ
バ回路部９ａの間において、ノイズ低減用のＭＯＳトラ
ンジスタのオン抵抗を利用して信号に一定の傾きを与え
ノイズの低減を達成している。

【０００６】具体的には、出力端子２■が■Ｌ■から■
Ｈ■への遷移する場合には、図１７−（ａ）に示すごと
く接続点ｎｐ０の電圧レベルの遷移は、ノイズ低減用に
直列接続されたＮＭＯＳトランジスタＮ１のオン抵抗に
より■Ｈ■から■Ｌ■への傾斜が鈍った曲線で表わされ
る。一方接続点Ｎｎ０の電圧レベルの遷移はＮＭＯＳト
ランジスタＮ３によって■Ｌ■レベルに素早く遷移す
る。よって出力端子２■の電位は■Ｌ■から■Ｈ■に緩
やかに遷移する。

【０００７】また、出力端子２■が■Ｈ■から■Ｌ■へ
遷移する場合には、図１５−（ｂ）に示すごとく接続点
ｎｐ０の電圧レベルの遷移は、■Ｌ■から■Ｈ■にＰＭ
ＯＳトランジスタＰ１により素早く遷移する。一方接続
点ｎｎ０の電圧レベルの遷移はノイズ低減用に直列接続
されたＰＭＯＳトランジスタＰ３のオン抵抗により■Ｌ
■から■Ｈ■への傾斜が鈍った曲線で表わされる。よっ
て出力端子２■の電位は■Ｈ■からＬ■に緩やかに遷移
する。上記の■Ｌ■から■Ｈ■また■Ｈ■から■Ｌ■の
いずれの出力電圧の遷移の場合でも、ノイズ低減用のＭ
ＯＳトランジスタＮ１およびＰ３により、負荷容量への
充放電電流の時間変化率ｄｉ／ｄｔを小さくし、これに
よってボンディングワイヤやパッケージインナーリード
等の自己インダクタンスＬとｄｉ／ｄｔ積で決まる逆起
電圧を小さくし、これがもとで生じる電源電位、接地電
位のノイズを低減させることができる。

【０００８】図１６は従来の半導体集積回路装置におい
て、ノイズの発生を低減させた出力バッファ回路の他の
構成を示す回路図である。図１６において、１は内部回
路からの出力信号ＩＮ１が入力される入力端子、２■は
出力端子、３は内部からのコントロール信号ＩＮ２を受
けるコントロール端子、５は電源電位点、６は接地電位
点、Ｐ５〜Ｐ１４はＰＭＯＳトランジスタ、Ｎ５〜Ｎ１
４はＮＭＯＳトランジスタ、ｎｐ１〜ｎｐ３、ｎｎ１〜
ｎｎ３は接続点、８ａはコントロール回路部、９ｂはプ
リドライバ回路部、１０ａはメインドライバ回路部を各
々表わす。

【０００９】コントロール回路部８ａは、ソース電極が
電源電位点５に、ゲート電極がコントロール端子３に各
々接続されたＰＭＯＳトランジスタＰ５と、ソース電極
が接地電位点６に、ゲート電極がコントロール端子３に
接続されたＮＭＯＳトランジスタＮ５とで構成されるイ
ンバータと、ソース電極が電源電位点５に、ゲート電極
が入力端子１に、ドレイン電極が接続点ｎｐ１にそれぞ
れ接続されたＰＭＯＳトランジスタＰ６と、ソース電極
が電源電位点５にゲート電極が前記インバータの出力端
子に、ドレイン電極が接続点ｎｐ１にそれぞれ接続され
たＰＭＯＳトランジスタＰ７と、ソース電極が接地電位
点６にゲート電極が前記インバータの出力端子に各々接
続されたＮＭＯＳトランジスタＮ７と、ソース電極が前
記ＮＭＯＳトランジスタＮ７のドレイン電極に、ゲート
電極が入力端子１に、ドレイン電極が接続点ｎｐ１に接
続されたＮＭＯＳトランジスタＮ６とから構成される２
入力ＮＡＮＤゲートと、ソース電極が電源電位点５に、
ゲート電極がコントロール端子３に接続されたＰＭＯＳ
トランジスタＰ８と、ソース電極が前記ＰＭＯＳトラン
ジスタＰ８のドレイン電極に、ゲート電極が入力端子１
に、ドレイン電極が接続点ｎｎ１にそれぞれ接続された
ＰＭＯＳトランジスタＰ９と、ソース電極が接地電位点
６に、ゲート電極が入力端子１に、ドレイン電極が接続
点ｎｎ１に各々接続されたＮＭＯＳトランジスタＮ８
と、ソース電極が接地電位点６に、ゲート電極がコント
ロール端子３に、ドレイン電極が接続端子ｎｎ１に各々
接続されたＮＭＯＳトランジスタＮ９とから構成される
２入力ＮＯＲゲートにより構成される。

【００１０】図１６のプリドライバ回路部９ｂは、図１
５のプリドライバ部９ａに対して、ＰＭＯＳトランジス
タＰ１０とＮＭＯＳトランジスタＮ１０からなるインバ
ータ１段を接続点ｎｐ１とｎｐ２の間、またＰＭＯＳト
ランジスタＰ１１とＮＭＯＳトランジスタＮ１１からな
るインバータ１段を接続点ｎｎ１とｎｎ２の間の信号伝
達経路にそれぞれ挿入した構成である。

【００１１】メインドライバ回路部１０ａは、ソース電
極が電源電位点５に、ゲート電極が接続点ｎｐ３にドレ
イン電極が出力端子２■にそれぞれ接続されたＰＭＯＳ
トランジスタＰ４と、ソース電極が接地電位点６にゲー
ト電極が接続点ｎｎ３にドレイン電極が出力端子２■に
それぞれ接続されたＮＭＯＳトランジスタＮ４とから構
成される。

【００１２】図１６の従来回路において、コントロール
信号ＩＮ２が■Ｈ■レベルであれば、出力信号ＩＮ１が
■Ｌ■レベルであれ、■Ｈ■レベルであれコントロール
回路部８ａの接続点ｎｐ１、ｎｎ１はそれぞれｎｐ１が
■Ｈ■レベル（電源電位）、ｎｎ１が■Ｌレベル（接地
電位）となる。これを受けてメインドライバ回路部１０
ａのＰＭＯＳトランジスタＰ４、ＮＭＯＳトランジスタ
Ｎ４はいずれもオフし、出力端子２■に対してメインド
ライバ回路部１０ａは高インピーダンス状態になる。

【００１３】一方、コントロール信号ＩＮ２が■Ｌ■レ
ベルであれば、出力信号ＩＮ１が■Ｈ■レベルであった
場合には、コントロール回路部８ａの出力は接続点ｎｐ
１、ｎｎ１のいずれも■Ｌ■レベルとなる。そして後段
のプリドライバ回路部９ｂを経て、最終段であるメイン
ドライバ回路部１０ａのＰＭＯＳトランジスタＰ４のゲ
ート電極、及びＮＭＯＳトランジスタＮ４のゲート電極
にはいずれも■Ｌ■レベルが与えられ、Ｐ４がオンしさ
らにＮ４がオフして出力端子２■には■Ｈ■レベルが出
力される。

【００１４】また、コントロール信号が■Ｌ■レベルで
あり、出力信号が■Ｌ■レベルであった場合には、コン
トロール回路部８ａの出力は接続点ｎｐ１、ｎｎ１のい
ずれも■Ｈ■レベルとなる。そして後段のプリドライバ
回路部９ｂを経て、最終段であるメインドライバ回路部
１０ａのＰＭＯＳトランジスタＰ４のゲート電極、及び
ＮＭＯＳトランジスタＮ４のゲート電極にはいずれも■
Ｈ■レベルが与えられ、Ｐ４がオフしさらにＮ４がオン
して出力端子２■には■Ｌ■レベルが出力される。

【００１５】この図１６に示す従来例においても、前記
の図１５に示す従来例と同様にプリドライバ回路部で信
号に一定の傾きを与え、その結果出力端子の電圧の遷移
時間を緩やかにしてノイズを低減するという動作は同じ
である。

【００１６】

【発明が解決しようとする課題】以上説明したように従
来回路においては、ノイズ低減用ＭＯＳトランジスタを
プリドライバ回路部に設けたインバータの一方に挿入す
ることにより、そのオン抵抗を利用して信号に一定の傾
きを与え、その結果出力端子の電圧の遷移時間を緩やか
にする。これにより、出力端子に付加される容量性負荷
により生じる過渡電流が原因であるノイズを低減するこ
とができる。しかし、この従来の構成においては所望す
る遷移時間を自由に得ることは困難であった。すなわ
ち、大きな遷移時間を得るためには単にノイズ低減用に
直列接続されたＭＯＳトランジスタの段数（直列接続段
数）を増やしていけばよいが、そうすると信号の伝搬遅
延時間が大きくなるという不具合が生じることとなる。
一般に半導体集積回路装置においては、個々に許容され
る信号の伝搬遅延時間やノイズの許容値が異なり、自由
にこれらの値を設定できる出力バッファ回路を備えたも
のが従来より要望されていた。

【００１７】本発明はかかる問題点を解決するためにな
されたものであって、自由に出力電圧の遷移時間および
信号の伝搬遅延時間を設定することができる出力バッフ
ァ回路を備えた半導体集積回路装置を提供するものであ
る。

【００１８】

【課題を解決するための手段】この発明の第１の請求項
に係る半導体集積回路装置は、半導体基板と、この半導
体基板の一主面上に形成され、信号入力端子とコントロ
ール端子、および第１の出力端子、第２の出力端子を有
する入出力コントロール回路部と、第１の入力端子が前
記第１の出力端子と、また第２の入力端子が前記第２の
出力端子とそれぞれ接続され、かつ第３の出力端子、第
４の出力端子、第５の出力端子、第６の出力端子を有
し、また入力が前記第１の入力端子に接続された遅延回
路を有し、さらに前記第１の入力端子は前記第４の出力
端子に接続され、さらに前記第２の入力端子は前記第５
の出力端子に接続され、また一方の入力が前記第１の入
力端子に接続され他方の入力が前記遅延回路の出力に接
続された２入力ＮＯＲゲートと、このＮＯＲゲートの出
力に接続された第１のインバータと、この第１のインバ
ータの出力に前記第３の出力端子が接続され、さらに一
方の入力が前記第２の入力端子に接続され他方の入力が
前記遅延回路の出力に接続された２入力ＮＡＮＤゲート
と、このＮＡＮＤゲートの出力に接続された第２のイン
バータと、この第２のインバータの出力に前記第６の出
力端子が接続されたプリドライバ回路部と、前記第３の
出力端子に接続された第３の入力端子と、前記第４の出
力端子に接続された第４の入力端子と、前記第５の出力
端子に接続された第５の入力端子と、前記第６の出力端
子に接続された第６の入力端子と、第７の出力端子を有
し、さらにそれぞれがドレイン電極を共通接続されかつ
前記第７の出力端子に接続された第１導電形ＭＯＳトラ
ンジスタと第２導電形ＭＯＳトランジスタからなるトラ
ンジスタ群を２組有し、このトランジスタ群はソース電
極をそれぞれ電源電位および接地電位に接続され、さら
にゲート電極を一組は前記第３の入力端子と前記第６の
入力端子に、また他組は前記第４の入力端子と前記第５
の入力端子に接続されたメインドライバ回路部を備え、
前記第７の出力端子は信号入出力端子に接続されている
ことを特徴とするものである。

【００１９】また、この発明の第２の請求項に係る発明
は、半導体基板と、この半導体基板の一主面上に形成さ
れ、信号入力端子と第１の出力端子、第２の出力端子、
第３の出力端子、第４の出力端子を有し、また前記信号
入力端子に接続された第３のインバータと、この第３の
インバータの出力に接続された遅延回路を有し、さらに
前記第３のインバータの出力は前記第２の出力端子およ
び前記第３の出力端子にそれぞれ接続され、また一方の
入力が前記第３のインバータの出力に接続され他方の入
力が前記遅延回路の出力に接続された２入力ＮＯＲゲー
トと、このＮＯＲゲートの出力に接続された第１のイン
バータと、この第１のインバータの出力に接続された前
記第１の出力端子、さらに一方の入力が前記第３のイン
バータの出力に接続され他方の入力が前記遅延回路の出
力に接続された２入力ＮＡＮＤゲートと、このＮＡＮＤ
ゲートの出力に接続された第２のインバータと、この第
２のインバータの出力に接続された前記第４の出力端子
により構成されるプリドライバ回路部と、前記第１の出
力端子に接続された第１の入力端子と、前記第２の出力
端子に接続された第２の入力端子と、前記第３の出力端
子に接続された第３の入力端子と、前記第４の出力端子
に接続された第４の入力端子と、第５の出力端子を有
し、さらにそれぞれがドレイン電極を共通接続されかつ
前記第５の出力端子に接続された第１導電形ＭＯＳトラ
ンジスタと第２導電形ＭＯＳトランジスタからなるトラ
ンジスタ群を２組有し、このトランジスタ群はソース電
極をそれぞれ電源電位または接地電位に接続され、さら
にゲート電極を一組は前記第１の入力端子と前記第４の
入力端子に、また他組は前記第２の入力端子と前記第３
の入力端子に接続されたメインドライバ回路部を備え、
前記第５の出力端子は信号出力端子に接続されているこ
とを特徴とするものである。

【００２０】また、この発明の第３の請求項に係る発明
は、第１の請求項および第２の請求項に係る発明におい
て、第１および第２のインバータにノイズ低減用ＭＯＳ
トランジスタを挿入したインバータを用いて構成したも
のである。

【００２１】また、この発明の第４の請求項に係る発明
は、半導体基板と、この半導体基板の一主面上に形成さ
れ、信号入力端子とコントロール端子、および第１の出
力端子、第２の出力端子を有する入出力コントロール回
路部と、第１の入力端子が前記第１の出力端子と、また
第２の入力端子が前記第２の出力端子とそれぞれ接続さ
れ、かつ第３の出力端子、第４の出力端子、第５の出力
端子、第６の出力端子、第７の出力端子、第８の出力端
子を有し、また入力が前記第１の入力端子に接続された
第１の遅延回路およびこの第１の遅延回路の出力に入力
が接続された第２の遅延回路を有し、さらに前記第１の
入力端子は前記第５の出力端子に接続され、さらに前記
第２の入力端子は前記第６の出力端子に接続され、また
一方の入力が前記第１の入力端子に接続され他方の入力
が前記第１の遅延回路の出力に接続された第１の２入力
ＮＯＲゲートと、このＮＯＲゲートの出力に接続された
第１のインバータと、この第１のインバータの出力に前
記第４の出力端子が接続され、また一方の入力が前記第
１の入力端子に接続され他方の入力が前記第２の遅延回
路の出力に接続された第２の２入力ＮＯＲゲートと、こ
のＮＯＲゲートの出力に接続された第２のインバータ
と、この第２のインバータの出力に前記第３の出力端子
が接続され、さらに一方の入力が前記第２の入力端子に
接続され他方の入力が前記第１の遅延回路の出力に接続
された第１の２入力ＮＡＮＤゲートと、このＮＡＮＤゲ
ートの出力に接続された第３のインバータと、この第３
のインバータの出力に前記第７の出力端子が接続され、
また一方の入力が前記第２の入力端子に接続され他方の
入力が前記第２の遅延回路の出力に接続された第２の２
入力ＮＡＮＤゲートと、このＮＡＮＤゲートの出力に接
続された第４のインバータと、この第４のインバータの
出力に前記第８の出力端子が接続されたプリドライバ回
路部と、前記第３の出力端子に接続された第３の入力端
子と、前記第４の出力端子に接続された第４の入力端子
と、前記第５の出力端子に接続された第５の入力端子
と、前記第６の出力端子に接続された第６の入力端子
と、前記第７の出力端子に接続された第７の入力端子
と、前記第８の出力端子に接続された第８の入力端子
と、第９の出力端子とを有し、さらにそれぞれがドレイ
ン電極を共通接続されかつ前記第９の出力端子に接続さ
れた第１導電形ＭＯＳトランジスタと第２導電形ＭＯＳ
トランジスタからなるトランジスタ群を３組有し、この
トランジスタ群はソース電極をそれぞれ電源電位および
接地電位に接続され、さらにゲート電極を一組は前記第
５の入力端子と前記第６の入力端子に、また他の一組は
前記第４の入力端子と前記第７の入力端子に、また他の
一組は前記第２の入力端子と前記第８の入力端子に接続
されたメインドライバ回路部を備え、前記第９の出力端
子は信号入出力端子に接続されていることを特徴とする
ものである。

【００２２】また、この発明の第５の請求項に係る発明
は、半導体基板と、この半導体基板の一主面上に形成さ
れ、信号入力端子と第１の出力端子、第２の出力端子、
第３の出力端子、第４の出力端子、第５の出力端子、第
６の出力端子を有し、また前記信号入力端子に接続され
た第５のインバータと、この第５のインバータの出力に
接続された第１の遅延回路およびこの第１の遅延回路の
出力に入力が接続された第２の遅延回路を有し、さらに
前記第５のインバータの出力は前記第３の出力端子およ
び前記第４の出力端子にそれぞれ接続され、また一方の
入力が前記第５のインバータの出力に接続され他方の入
力が前記第１の遅延回路の出力に接続された第１の２入
力ＮＯＲゲートと、このＮＯＲゲートの出力に接続され
た第１のインバータと、この第１のインバータの出力に
前記第２の出力端子が接続され、また一方の入力が前記
第５のインバータの出力に接続され他方の入力が前記第
２の遅延回路の出力に接続された第２の２入力ＮＯＲゲ
ートと、このＮＯＲゲートの出力に接続された第２のイ
ンバータと、この第２のインバータの出力に前記第１の
出力端子が接続され、さらに一方の入力が前記第５のイ
ンバータの出力に接続され他方の入力が前記第１の遅延
回路の出力に接続された第１の２入力ＮＡＮＤゲート
と、このＮＡＮＤゲートの出力に接続された第３のイン
バータと、この第３のインバータの出力に前記第５の出
力端子が接続され、さらに一方の入力が前記第５のイン
バータの出力に接続され他方の入力が前記第２の遅延回
路の出力に接続された第２の２入力ＮＡＮＤゲートと、
このＮＡＮＤゲートの出力に接続された第４のインバー
タと、この第４のインバータの出力に前記第６の出力端
子が接続されたプリドライバ回路部と、前記第１の出力
端子に接続された第１の入力端子と、前記第２の出力端
子に接続された第２の入力端子と、前記第３の出力端子
に接続された第３の入力端子と、前記第４の出力端子に
接続された第４の入力端子と、前記第５の出力端子に接
続された第５の入力端子と、前記第６の出力端子に接続
された第６の入力端子と、第７の出力端子とを有し、さ
らにそれぞれがドレイン電極を共通接続されかつ前記第
７の出力端子に接続された第１導電形ＭＯＳトランジス
タと第２導電形ＭＯＳトランジスタからなるトランジス
タ群を３組有し、このトランジスタ群はソース電極をそ
れぞれ電源電位および接地電位に接続され、さらにゲー
ト電極を一組は前記第３の入力端子と前記第４の入力端
子に、また他の一組は前記第２の入力端子と前記第５の
入力端子に、また他の一組は前記第１の入力端子と前記
第６の入力端子に接続されたメインドライバ回路部を備
え、前記第７の出力端子は信号出力端子に接続されてい
ることを特徴とするものである。

【００２３】また、この発明の第６の請求項に係る発明
は、第４の請求項および第５の請求項に係る発明におい
て、第１および第２および第３および第４のインバータ
にノイズ低減用ＭＯＳトランジスタを挿入したインバー
タを用いて構成されたものである。

【００２４】また、この発明の第７の請求項に係る発明
は、半導体基板と、この半導体基板の一主面上に形成さ
れ、信号入力端子とコントロール端子、および第１の出
力端子、第２の出力端子を有する入出力コントロール回
路部と、第１の入力端子が前記第１の出力端子と、また
第２の入力端子が前記第２の出力端子とそれぞれ接続さ
れ、さらに前記第１の入力端子には第１のインバータ
が、また前記第２の入力端子には第２のインバータがそ
れぞれ接続され、かつ第３の出力端子、第４の出力端
子、第５の出力端子、第６の出力端子、第７の出力端
子、第８の出力端子を有し、また入力が前記第１のイン
バータの出力に接続された第１の遅延回路およびこの第
１の遅延回路の出力に入力が接続された第２の遅延回路
を有し、さらに前記第１のインバータの出力は第３のイ
ンバータを介して前記第５の出力端子に接続され、さら
に前記第２のインバータの出力は第４のインバータを介
して前記第６の出力端子に接続され、また一方の入力が
前記第１のインバータの出力に接続され他方の入力が前
記第１の遅延回路の出力に接続された第１の２入力ＮＡ
ＮＤゲートと、このＮＡＮＤゲート出力に前記第４の出
力端子が接続され、また一方の入力が前記第１のインバ
ータの出力に接続され他方の入力が前記第２の遅延回路
の出力に接続された第２の２入力ＮＡＮＤゲートと、こ
のＮＡＮＤゲートの出力に前記第３の出力端子が接続さ
れ、さらに一方の入力が前記第２のインバータの出力に
接続され他方の入力が前記第１の遅延回路の出力に接続
された第１の２入力ＮＯＲゲートと、このＮＯＲゲート
の出力に前記第７の出力端子が接続され、また一方の入
力が前記第２のインバータの出力に接続され他方の入力
が前記第２の遅延回路の出力に接続された第２の２入力
ＮＯＲゲートと、このＮＯＲゲートの出力に前記第８の
出力端子が接続されたプリドライバ回路部と、前記第３
の出力端子に接続された第３の入力端子と、前記第４の
出力端子に接続された第４の入力端子と、前記第５の出
力端子に接続された第５の入力端子と、前記第６の出力
端子に接続された第６の入力端子と、前記第７の出力端
子に接続された第７の入力端子と、前記第８の出力端子
に接続された第８の入力端子と、第９の出力端子とを有
し、さらにそれぞれがドレイン電極を共通接続されかつ
前記第９の出力端子に接続された第１導電形ＭＯＳトラ
ンジスタと第２導電形ＭＯＳトランジスタからなるトラ
ンジスタ群を３組有し、このトランジスタ群はソース電
極をそれぞれ電源電位および接地電位に接続され、さら
にゲート電極を一組は前記第５の入力端子と前記第６の
入力端子に、また他の一組は前記第４の入力端子と前記
第７の入力端子に、また他の一組は前記第２の入力端子
と前記第８の入力端子に接続されたメインドライバ回路
部を備え、前記第９の出力端子は信号入出力端子に接続
されていることを特徴とするものである。

【００２５】また、この発明の第８の請求項に係る発明
は、半導体基板と、この半導体基板の一主面上に形成さ
れ、信号入力端子と第１の出力端子、第２の出力端子、
第３の出力端子、第４の出力端子、第５の出力端子を有
し、また前記信号入力端子に接続された第１のインバー
タと、この第１のインバータに直列に接続された第２の
インバータと、この第２のインバータの出力に接続され
た第１の遅延回路およびこの第１の遅延回路の出力に入
力が接続された第２の遅延回路を有し、さらに前記第１
のインバータの出力は前記第３の出力端子に接続され、
また一方の入力が前記第２のインバータの出力に接続さ
れ他方の入力が前記第１の遅延回路の出力に接続された
第１の２入力ＮＡＮＤゲートと、このＮＡＮＤゲートに
前記第２の出力端子が接続され、また一方の入力が前記
第２のインバータの出力に接続され他方の入力が前記第
２の遅延回路の出力に接続された第２の２入力ＮＡＮＤ
ゲートと、このＮＡＮＤゲートの出力に前記第１の出力
端子が接続され、さらに一方の入力が前記第２のインバ
ータの出力に接続され他方の入力が前記第１の遅延回路
の出力に接続された第１の２入力ＮＯＲゲートと、この
ＮＯＲゲートの出力に前記第４の出力端子が接続され、
さらに一方の入力が前記第２のインバータの出力に接続
され他方の入力が前記第２の遅延回路の出力に接続され
た第２の２入力ＮＯＲゲートと、このＮＯＲゲートの出
力に前記第５の出力端子が接続されたプリドライバ回路
部と、前記第１の出力端子に接続された第１の入力端子
と、前記第２の出力端子に接続された第２の入力端子
と、前記第３の出力端子に接続された第３の入力端子
と、前記第４の出力端子に接続された第４の入力端子
と、前記第５の出力端子に接続された第５の入力端子
と、第６の出力端子とを有し、さらにそれぞれがドレイ
ン電極を共通接続されかつ前記第６の出力端子に接続さ
れた第１導電形ＭＯＳトランジスタと第２導電形ＭＯＳ
トランジスタからなるトランジスタ群を３組有し、この
トランジスタ群はソース電極をそれぞれ電源電位および
接地電位に接続され、さらにゲート電極を一組は共通接
続されて前記第３の入力端子に、また他の一組は前記第
２の入力端子と前記第４の入力端子に、また他の一組は
前記第１の入力端子と前記第５の入力端子に接続された
メインドライバ回路部を備え、前記第６の出力端子は信
号出力端子に接続されていることを特徴とするものであ
る。

【００２６】また、この発明の第９の請求項に係る発明
は、第８の請求項に係る発明において、第１のインバー
タと第３の出力端子の間に第３のインバータおよび第４
のインバータを直列に接続したプリドライバ回路により
構成されたことを特徴とするものである。

【００２７】

【発明の実施の形態】実施の形態１．以下、図１により
本発明の実施の形態１を説明する。図１において、１は
内部回路からの出力信号ＩＮ１が入力される入力端子、
２は入出力端子、３は内部からのコントロール信号ＩＮ
２を受けるコントロール端子、４は内部回路への出力端
子、５は電源電位点、６は接地電位点、７は入力バッフ
ァ回路、Ｇ１、Ｇ５、Ｇ７はインバータゲート、Ｇ２、
Ｇ４は２入力ＮＯＲゲート、Ｇ３、Ｇ６は２入力ＮＡＮ
Ｄゲート、１２は遅延回路、ＭＰ１、ＭＰ２はＰＭＯＳ
トランジスタ、ＭＮ１、ＭＮ２はＮＭＯＳトランジス
タ、ｎ１、ｎ２、ｎ５、ｎ６は接続点を表わす。入出力
端子２には、入力バッファ回路７を介して内部回路への
出力端子４と接続されている。また、入出力端子２には
出力バッファ回路１１ａを介して内部からの出力信号Ｉ
Ｎ１を受ける入力端子１と、内部からのコントロール信
号ＩＮ２を受ける入力端子３が接続されている。

【００２８】出力バッファ回路１１aは、入出力コント
ロール回路８ｂ、プリドライバ回路９c、メインドライ
バ回路１０bとから構成される。

【００２９】入出力コントロール回路８ｂは、入力がコ
ントロール端子３に接続されたインバータゲートＧ１
と、一方の入力端子が内部回路からの出力信号ＩＮ１を
受ける入力端子１に接続され、他方の入力端子がコント
ロール信号ＩＮ２を受けるコントロール端子３に接続さ
れた２入力ＮＯＲゲートＧ２と、一方の入力端子が内部
回路からの出力信号ＩＮ１を受ける入力端子１に接続さ
れ他方の入力端子が前記インバータゲートＧ１の出力端
子に接続された２入力ＮＡＮＤゲートＧ３からなる。

【００３０】プリドライバ回路９ｃは、２入力ＮＯＲゲ
ートＧ４、２入力ＮＡＮＤゲートＧ６、インバータゲー
トＧ５、Ｇ７及び遅延回路１２から構成される。遅延回
路１２の入力は前記入出力コントロール回路８ｂの第１
の出力端子である接続点ｎ１に接続される。前記ＮＯＲ
ゲートＧ４の第１の入力端子は、前記入出力コントロー
ル回路８ｂの第１の出力端子である接続点ｎ１に接続さ
れ、第２入力端子は前記遅延回路１２の出力である接続
点ｎ３に接続する。インバータゲートＧ５の入力端子は
前記ＮＯＲゲートＧ４の出力端子に接続され、その出力
は接続点ｎ５を介してメインドライバ回路１０ｂに接続
される。また、前記ＮＡＮＤゲートＧ６の第１の入力端
子は、入出力コントロール回路８ｂの第２出力端子の接
続点ｎ２に接続される。また、第２の入力端子は前記遅
延回路１２の出力である接続点ｎ３に接続される。イン
バータゲートＧ７の入力端子は前記ＮＡＮＤゲートＧ６
の出力端子に接続される。その出力は接続点ｎ６を介し
てメインドライバ回路１０ｂに接続される。

【００３１】メインドライバ回路１０ｂは、ソース電極
が電源電位点５に接続され、ゲート電極が接続点ｎ１を
介して入出力コントロール回路８ｂの第１出力端子に接
続され、ドレイン電極が入出力端子２に接続されたＰＭ
ＯＳトランジスタＭＰ１と、ソース電極が接地電位点６
に接続され、ゲート電極が接続点ｎ２を介して入出力コ
ントロール回路８ｂの第２出力端子に接続され、ドレイ
ン電極が入出力端子２に接続されたＮＭＯＳトランジス
タＭＮ１と、ソース電極が電源電位点５に接続され、ゲ
ート電極が接続点ｎ５を介してプリドライバ回路９ｃの
インバータゲートＧ５の出力端子に接続され、ドレイン
電極が入出力端子２に接続されたＰＭＯＳトランジスタ
ＭＰ２と、ソース電極が接地電位点６に接続され、ゲー
ト電極が接続点ｎ６を介してプリドライバ路９ｃのイン
バータゲートＧ７の出力端子に接続され、ドレイン電極
が入出力端子２に接続されたＮＭＯＳトランジスタＭＮ
２とから構成される。

【００３２】次に以上のように構成された出力バッファ
回路１１ａの動作について説明する。コントロール信号
ＩＮ２が■Ｈ■レベルであれば、出力信号ＩＮ１が■Ｌ
■レベルであれ、■Ｈ■レベルであれコントロール回路
部８ｂの出力端子ｎ１、ｎ２はそれぞれｎ１が■Ｈ■レ
ベル（電源電位）、ｎ２が■Ｌ■レベル（接地電位）と
なる。出力端子ｎ１、ｎ２が直接接続されるメインドラ
イバ回路１０ｂのＰＭＯＳトランジスタＭＰ１のゲート
電極に■Ｈ■レベルが、ＮＭＯＳトランジスタＭＮ１の
ゲート電極に■Ｌ■レベルが印加され両方共にオフす
る。また、プリドライバ回路部９ｃのＮＯＲゲートＧ４
の第１入力端子には■Ｈ■レベルが印加され、第２入力
端子には遅延回路１２を経てＴ１時間遅延した同一論理
レベルの■Ｈ■レベル信号が入力され、該ＮＯＲゲート
Ｇ４の出力は■Ｌ■レベルとなる。この結果インバータ
ゲートＧ５を経てメインドライバ回路１０ｂのＰＭＯＳ
トランジスタＭＰ２のゲートに■Ｈ■が入力されＰＭＯ
ＳトランジスタＭＰ２はオフする。

【００３３】一方、ＮＡＮＤゲートＧ６の第１入力端子
（接続点ｎ２）には■Ｌ■レベルが入力され、第２入力
端子には遅延回路１２を経て■Ｈ■レベルが入力され
る。その結果、該ＮＡＮＤゲートＧ６の出力は■Ｈ■レ
ベルとなりインバータゲートＧ７を経て■Ｌ■レベルが
ＮＭＯＳトランジスタＭＮ２のゲートに入力されＭＮ２
はオフする。したがって、メインドライバ回路１０ｂを
構成するＭＯＳトランジスタは全てオフし、入出力端子
２は外部回路からみて高インピーダンス状態になる。

【００３４】次にコントロール信号ＩＮ２が■Ｌ■レベ
ルの場合の各部の論理動作について説明する。まず入力
端子１に■Ｈ■レベルが入力された場合、入出力コント
ロール回路部８ｂの各出力はｎ１、ｎ２とも■Ｌ■とな
る。この結果、出力端子ｎ１、ｎ２に直接ゲート電極が
接続されるメインドライバ回路１０ｂの第１段目のＰＭ
ＯＳトランジスタＭＰ１がオンし、ＮＭＯＳトランジス
タＭＮ１がオフする。第２段目は、ＰＭＯＳトランジス
タＭＰ２のゲート電極との接続点ｎ５が遅延回路１２の
遅延時間Ｔ１分だけ遅れて■Ｌ■になる。よってＰＭＯ
ＳトランジスタＭＰ２が遅延時間Ｔ１分だけ遅れてオン
する。一方、ＮＭＯＳトランジスタＭＮ２のゲート電極
との接続点ｎ６はＮＡＮＤゲートＧ６、インバータゲー
トＧ７を経て■Ｌ■となる。よってＮＭＯＳトランジス
タＭＮ２はオフする。結果、入出力端子２には■Ｈ■レ
ベルを出力する。

【００３５】次に入力端子１に■Ｌ■レベルが入力され
た場合、入出力コントロール回路部８ｂの各出力はｎ
１、ｎ２とも■Ｈ■となる。この結果、出力端子ｎ１、
ｎ２に直接ゲート電極が接続されたメインドライバ回路
１０ｂの第１段目のＰＭＯＳトランジスタＭＰ１がオフ
し、ＮＭＯＳトランジスタＭＮ１がオンする。第２段目
は、ＮＭＯＳトランジスタＭＮ２のゲート電極との接続
点ｎ６が遅延回路１２の遅延時間Ｔ１分だけ遅れて■Ｈ
■になる。よってＮＭＯＳトランジスタＭＮ２がオンす
る。一方、ＰＭＯＳトランジスタＭＰ２のゲート電極と
の接続点ｎ５はＮＯＲゲートＧ４、インバータゲートＧ
５を経て■Ｈ■となる。よってＰＭＯＳトランジスタＭ
Ｐ２はオフする。その結果、入出力端子１には■Ｌ■レ
ベルが出力される。

【００３６】以上のように本実施の形態１においては、
メインドライバ回路１０ｂのトランジスタの対を二つに
分割し、各トランジスタ対はある一定時間おいて段階的
にオンするように構成されているため、以下に述べる原
理によりノイズを抑制することができる。またこのと
き、第１段目のトランジスタ対（ＭＰ１，ＭＮ１）の一
方のトランジスタがオンすると同時に、一斉に反対の導
電形のトランジスタは、オフしメインドライバ回路１０
ｂにおいて電源（ＶＤＤ）−接地（ＧＮＤ）間の不要な
貫通電流は抑制される。

【００３７】次に、一般的に電源、接地に誘導されるノ
イズについて、以下に説明する。まず一般に電荷Ｑ、電
圧Ｖ、容量Ｃの間の関係は式（１）で表わすことができ
る。ｉ＝ｄＱ／ｄｔ＝Ｃ×ｄＶ／ｄｔ（１）これは負荷容量にかかる電圧の変化ｄＶ／ｄｔが最大に
なるところで、ｉが最大になることを表わしている。す
なわちｄＶ／ｄｔが最大になるところは、出力が遷移す
る期間で、このとき過渡電流が最大となる。

【００３８】次に一般的な出力最終段の等価回路を図２
に、また発生する誘導電圧の状態を図３に示す。ＩＣの
各端子には、図２に示すようにパッケージリードやボン
ディングワイヤによるインダクタンスＬが形成されてい
る。ＩＣの出力の遷移時における過渡電流はこれらのイ
ンダクタンスＬを含むピンを通して電源５、接地６に流
れ、誘導電圧を生じる。ここで過渡電流をｉ、誘導電圧
をＶＩとすると、このｉとＶＩとの関係は下記の（２）
式で表わせる。ＶＩ＝−Ｌ×ｄｉ／ｄｔ（２）（１）式と（２）式によりＶＩ＝−ＬＣｄ２Ｖ／ｄｔ２（３）従って、この誘導電圧ＶＩの振幅を抑えてノイズの影響
を小さくするためには、ｄＶ／ｄｔを小さくする必要が
あることがわかる。

【００３９】メインドライバ回路１０ｂの２つのトラン
ジスタ対において、各トランジスタ対におけるＭＯＳト
ランジスタのβ値（＝Ｗｅｆｆ／Ｌｅｆｆ×Ｃｏｘ×
μ、Ｗｅｆｆ；トランジスタゲート実効幅、Ｌｅｆｆ；
ゲート実効幅、Ｃｏｘ；ゲート絶縁膜単位面積当容量、
μ；キャリア移動度）をβ１、β２、また分割しない場
合すなわち図１５のメインドライバ回路１０ａ場合をβ
とすると、β>β１,β２になるように構成される。した
がって各トランジスタ対におけるＭＯＳトランジスタ
は、従来のＭＯＳトランジスタより負荷容量の駆動能力
が小さく、また言い替えるとトランジスタのオン抵抗が
大きく、よってＲＣ時定数が大きくなり出力遷移時間が
大きくなる。すなわちｄＶ／ｄｔを小さくすることがで
き、上記（３）式で表わされる誘導電圧ＶＩを小さくで
きる。図１におけるメインドライバ回路１０ｂにおける
２つのトランジスタ対に発生する誘導電圧をそれぞれＶ
Ｉ１,ＶＩ２とするとＶＩ＞ＶＩ１,ＶＩ２の関係にあ
る。さらに、ＶＩ１,ＶＩ２は同時に発生せず、一定時
間間隔で分散して発生するためノイズ電圧のピーク値が
分散し振幅は小さくなるので、従来に比べてノイズの影
響を受けにくい。

【００４０】図３は上記説明した本発明の効果を判りや
すく図示したもので、（ａ）図は図２に示す一般的な出
力バッファ回路の構成において、電源（ＶＤＤ）および
接地（ＧＮＤ）にそれぞれ発生する誘導電圧によるノイ
ズ（ΔＶＤＤ，ΔＧＮＤ）を示したものである。また、
（ｂ）は本発明の構成により低減された誘導電圧による
ノイズ（ΔＶＤＤ´，ΔＧＮＤ´）を示したものであ
る。

【００４１】上記のように本実施の形態１によれば、メ
インドライバ回路部のトランジスタ対の数（何段階でオ
ンするか）、遅延回路１２の遅延時間値の設定、などパ
ラメータが増加することにより、自由に出力電圧の遷移
時間および信号の伝搬遅延時間を設定することができる
出力バッファ回路を備えた半導体集積回路装置を得るこ
とができる。

【００４２】また、信号伝達経路に遅延回路を挿入した
ことにより、メインドライバ回路部での電源電位と接地
電位間の不要な貫通電流をより抑制することができる。
また、遅延回路はメインドライバ回路部のＰＭＯＳトラ
ンジスタ側とＮＭＯＳトランジスタ側で共有している構
成のため、少ないトランジスタで出力バッファ回路を構
成することができる。またさらに、遅延回路を内部回路
構成用のトランジスタで内部回路領域に構成すれば、出
力バッファ回路の占める面積を小さくすることができ、
それによりＬＳＩチップサイズ全体をより小さくするこ
ともできる。

【００４３】実施の形態２．以下、図４により本発明の
実施の形態２を説明する。図４において、図１と異なる
ところは、図１におけるインバータゲートＧ５およびイ
ンバータゲートＧ７を、それぞれ従来の構成である図１
５のプリドライバ回路９ａに示したノイズ低減用ＭＯＳ
トランジスタを設けたインバータに、置き換えている構
成を取っているところにある。

【００４４】具体的には、ソース電極が電源電位点５
に、ゲート電極がＮＯＲゲートＧ４の出力端子に、ドレ
イン電極が接続点ｎ５にそれぞれ接続されたＰＭＯＳト
ランジスタＰＰ１と、ソース電極が接地電位点６に、ゲ
ート電極が前記ＮＯＲゲートＧ４の出力端子に各々接続
されたＮＭＯＳトランジスタＰＮ２と、ソース電極が前
記ＮＭＯＳトランジスタＰＮ２のドレインに、ゲート電
極が前記ＮＯＲゲートＧ４の出力端子に、ドレイン電極
が接続点ｎ５に各々接続されたＮＭＯＳトランジスタＰ
Ｎ１から成るインバータを図１のインバータゲートＧ５
と置き換え、またソース電極が電源電位点５に、ゲート
電極がＮＡＮＤゲートＧ６の出力端子に各々接続された
ＰＭＯＳトランジスタＰＰ４と、ソース電極がＰＭＯＳ
トランジスタＰＰ４のドレインに接続され、ゲート電極
がＮＡＮＤゲートＧ６の出力端子に接続され、ドレイン
電極が接続点ｎ６に各々接続されたＰＭＯＳトランジス
タＰＰ３と、ソース電極が接地電位点６にゲート電極が
ＮＡＮＤゲートＧ６の出力端子に、ドレイン電極が接続
点ｎ６にそれぞれ接続されたＮＭＯＳトランジスタＰＮ
５から成るインバータを図１のインバータゲートＧ７と
置き換えたものである。

【００４５】以上のように構成された図４の出力バッフ
ァ回路１１ｂの論理動作は、図１に示される実施の形態
１と同様であるが、プリドライバ回路９ｄにおいて信号
遅延の効果を持たせることができるため、実施の形態１
に比較してさらに出力電圧の遷移時間および信号の伝搬
遅延時間を自由に設定することができる出力バッファ回
路を備えた半導体集積回路装置を得ることができる。

【００４６】実施の形態３．以下、図５により本発明の
実施の形態３を説明する。図５において、１は内部回路
からの出力信号ＩＮ１が入力される入力端子、２■は出
力端子、５は電源電位点、６は接地電位点、Ｇ５、Ｇ
７、Ｇ１４はインバータゲート、Ｇ４は２入力ＮＯＲゲ
ート、Ｇ６は２入力ＮＡＮＤゲート、１２は遅延回路、
ＭＰ１、ＭＰ２はＰＭＯＳトランジスタ、ＭＮ１、ＭＮ
２はＮＭＯＳトランジスタ、ｎ１、ｎ３、ｎ５、ｎ６は
接続点を表わす。また本出力バッファ回路は、プリドラ
イバ回路９ｅ、メインドライバ回路１０ｂから構成され
る。またプリドライバ回路９ｅは、２入力ＮＯＲゲート
Ｇ４、２入力ＮＡＮＤゲートＧ６、インバータゲートＧ
５、Ｇ７、Ｇ１４及び遅延回路１２、から構成される。

【００４７】インバータゲートＧ１４の入力端子は内部
回路からの出力信号ＩＮ１が入力される入力端子１に接
続され、遅延回路１２の入力は前記インバータゲートＧ
１４の出力端子である接続点ｎ１に接続される。前記Ｎ
ＯＲゲートＧ４の第１の入力端子は、前記インバータゲ
ートＧ１４の出力で接続点ｎ１に接続され、第２入力端
子は前記遅延回路１２の出力である接続点ｎ３に接続さ
れる。インバータゲートＧ５の入力端子は前記ＮＯＲゲ
ートＧ４の出力端子に接続され、その出力は接続点ｎ５
を介してメインドライバ回路１０ｂに接続される。

【００４８】また、前記ＮＡＮＤゲートＧ６の第１の入
力端子は、前記インバータゲートＧ１４の出力ｎ１に接
続され、第２入力端子は前記遅延回路１２の出力である
接続点ｎ３に接続される。インバータゲートＧ７の入力
端子は前記ＮＡＮＤゲートＧ６の出力端子に接続され、
その出力は接続点ｎ６を介してメインドライバ回路１０
ｂに接続される。

【００４９】メインドライバ回路１０ｂは、ソース電極
が電源電位点５に接続され、ゲート電極が接続点ｎ１を
介して前記インバータゲートＧ１４の出力端子に接続さ
れ、ドレイン電極が出力端子２■に接続されたＰＭＯＳ
トランジスタＭＰ１、ソース電極が接地電位点６に接続
され、ゲート電極が接続点ｎ１を介して前記インバータ
ゲートＧ１４の出力端子に接続され、ドレイン電極が出
力端子２■に接続されたＮＭＯＳトランジスタＭＮ１、
ソース電極が電源電位点５に接続され、ゲート電極が接
続点ｎ５を介してプリドライバ路９ｅのインバータゲー
トＧ５の出力端子に接続され、ドレイン電極が出力端子
２■に接続されたＰＭＯＳトランジスタＭＰ２、ソース
電極が接地電位点６に接続され、ゲート電極が接続点ｎ
６を介してプリドライバ路９ｅのインバータゲートＧ７
の出力端子に接続され、ドレイン電極が出力端子２■に
接続されたＮＭＯＳトランジスタＭＮ２とから構成され
る。

【００５０】次に動作を説明する。入力端子１に■Ｈ■
レベル信号が入力された場合には、メインドライバ回路
１０ｂの第１段目のＰＭＯＳトランジスタＭＰ１、ＮＭ
ＯＳトランジスタＭＮ１のゲートにはいずれも■Ｌ■が
入力される。よってＭＰ１がオンし、ＭＮ１がオフす
る。第２段目のＰＭＯＳトランジスタＭＰ２、ＮＭＯＳ
トランジスタＭＮ２のオン／オフ動作は、まず、ＮＯＲ
ゲートＧ４の出力が遅延回路１２の遅延時間Ｔ１だけ遅
れて■Ｈ■に変化し、次のインバータゲートＧ５を経て
出力ＰＭＯＳトランジスタＭＰ２のゲートに■Ｌ■が入
力されＭＰ２がオンする。またＮＡＮＤゲートＧ６の第
１入力端子には■Ｌ■が入力され、第２入力端子が■Ｌ
■、■Ｈ■のいずれの場合でも、出力には■Ｈ■が出力
される。そして次段のインバータゲートＧ７を経て出力
ＮＭＯＳトランジスタＭＮ２のゲートに■Ｌ■が入力さ
れて該ＮＭＯＳトランジスタＭＮ２がオフする。その結
果出力端子２■には■Ｈ■が出力される。

【００５１】入力端子１に■Ｌ■レベル信号が入力され
た場合には、メインドライバ回路１０ｂの第１段目のＰ
ＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ
１のゲートはいずれも■Ｈ■が入力される。よってＭＰ
１がオフし、ＭＮ１がオンする。第２段目のＰＭＯＳト
ランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のオン
／オフ動作は、まず、ＮＯＲゲートＧ４の第１入力端子
には■Ｈ■が入力されて■Ｌ■を出力して、次段のイン
バータゲートＧ５を経てＭＰ２のゲートに■Ｈ■が入力
されＭＰ２はオフする。またＮＡＮＤゲートＧ６の第１
入力端子には■Ｈ■が入力され、第２入力端子には遅延
回路１２を経てＴ１だけ遅れて■Ｈ■が入力され、■Ｌ
■を出力し、次段のインバータゲートＧ７を経て出力Ｎ
ＭＯＳトランジスタＭＮ２のゲートに■Ｈ■が入力され
てＭＮ２がオンする。その結果、出力端子２■は■Ｌ■
が出力される。

【００５２】以上説明したように、本実施の形態３にお
いても実施の形態１と同様にメインドライバ回路部のト
ランジスタ対の数（何段階でオンするか）、遅延回路１
２の遅延時間値の設定、などパラメータが増加すること
により、自由に出力電圧の遷移時間および信号の伝搬遅
延時間を設定することができる出力バッファ回路を備え
た半導体集積回路装置を得ることができる。また、信号
伝達経路に遅延回路を挿入したことにより、メインドラ
イバ回路部での電源電位と接地電位間の不要な貫通電流
をより抑制することができる。また、遅延回路はメイン
ドライバ回路部のＰＭＯＳトランジスタ側とＮＭＯＳト
ランジスタ側で共有している構成のため、少ないトラン
ジスタで出力バッファ回路を構成することができる。ま
たさらに、遅延回路を内部回路構成用のトランジスタで
内部回路領域に構成すれば、出力バッファ回路の占める
面積を小さくすることができ、それによりＬＳＩチップ
サイズ全体をより小さくすることもできる。

【００５３】実施の形態４．以下、図６により本発明の
実施の形態４を説明する。図６において、図５と異なる
ところは、図５におけるインバータゲートＧ５およびイ
ンバータゲートＧ７を、それぞれ従来の構成である図１
５のプリドライバ回路９ａに示したノイズ低減用ＭＯＳ
トランジスタを設けたインバータに、置き換えている構
成を取っているところにある。

【００５４】具体的には、ソース電極が電源電位点５
に、ゲート電極がＮＯＲゲートＧ４の出力端子に、ドレ
イン電極が接続点ｎ５にそれぞれ接続されたＰＭＯＳト
ランジスタＰＰ１と、ソース電極が接地電位点６に、ゲ
ート電極が前記ＮＯＲゲートＧ４の出力端子に各々接続
されたＮＭＯＳトランジスタＰＮ２と、ソース電極が前
記ＮＭＯＳトランジスタＰＮ２のドレインに、ゲート電
極が前記ＮＯＲゲートＧ４の出力端子に、ドレイン電極
が接続点ｎ５に各々接続されたＮＭＯＳトランジスタＰ
Ｎ１から成るインバータを図５のインバータゲートＧ５
と置き換え、またソース電極が電源電位点５に、ゲート
電極がＮＡＮＤゲートＧ６の出力端子に各々接続された
ＰＭＯＳトランジスタＰＰ４と、ソース電極がＰＭＯＳ
トランジスタＰＰ４のドレインに接続され、ゲート電極
がＮＡＮＤゲートＧ６の出力端子に接続され、ドレイン
電極が接続点ｎ６に各々接続されたＰＭＯＳトランジス
タＰＰ３と、ソース電極が接地電位点６にゲート電極が
ＮＡＮＤゲートＧ６の出力端子に、ドレイン電極が接続
点ｎ６にそれぞれ接続されたＮＭＯＳトランジスタＰＮ
５から成るインバータを図５のインバータゲートＧ７と
置き換えたものである。

【００５５】以上のように構成された図６の出力バッフ
ァ回路の論理動作は、図５に示される実施の形態３と同
様であるが、プリドライバ回路９ｆにおいて信号遅延の
効果を持たせることができるため、実施の形態３に比較
してさらに自由に出力電圧の遷移時間および信号の伝搬
遅延時間を設定することができる出力バッファ回路を備
えた半導体集積回路装置を得ることができる。

【００５６】実施の形態５．以下、図７により本発明の
実施の形態５を説明する。図７において、１は内部回路
からの出力信号ＩＮ１が入力される入力端子、２は入出
力端子、３は内部からのコントロール信号ＩＮ２を受け
るコントロール端子、４は内部回路への出力端子、５は
電源電位点、６は接地電位点、７は入力バッファ回路、
Ｇ１、Ｇ５、Ｇ７、Ｇ９、Ｇ１１はインバータゲート、
Ｇ２、Ｇ４、Ｇ８は２入力ＮＯＲゲート、Ｇ３、Ｇ６、
Ｇ１０は２入力ＮＡＮＤゲート、１２は第１遅延回路
（遅延値Ｔ１）、１３は第２遅延回路（遅延値Ｔ２）、
ＭＰ１、ＭＰ２、ＭＰ３はＰＭＯＳトランジスタ、ＭＮ
１、ＭＮ２、ＭＮ３はＮＭＯＳトランジスタ、ｎ１、ｎ
２、ｎ３、ｎ４、ｎ５、ｎ６、ｎ７、ｎ８は接続点を表
わす。入出力端子２には、入力バッファ回路７を介して
内部回路への出力端子４と接続されている。また、入出
力端子２には出力バッファ回路１１ｃを介して内部から
の出力信号ＩＮ１を受ける入力端子１と、内部からのコ
ントロール信号ＩＮ２を受けるコントロール端子３が接
続されている。

【００５７】出力バッファ回路１１ｃは、入出力コント
ロール回路８ｂ、プリドライバ回路９ｇ、メインドライ
バ回路１０ｃから構成される。

【００５８】入出力コントロール回路８ｂは、入力端子
がコントロール端子３に接続されたインバータゲートＧ
１と、一方の入力端子が、内部回路からの出力信号ＩＮ
１を受ける入力端子１に接続され他方の入力端子がコン
トロール信号ＩＮ２を受けるコントロール端子３に接続
された２入力ＮＯＲゲートＧ２と、一方の入力端子が内
部回路からの出力信号ＩＮ１を受ける入力端子１に接続
され他方の入力端子が前記インバータゲートＧ１の出力
端子に接続された２入力ＮＡＮＤゲートＧ３からなる。

【００５９】プリドライバ回路９ｇは、２入力ＮＯＲゲ
ートＧ４、Ｇ８、２入力ＮＡＮＤゲートＧ６、Ｇ１０、
インバータゲートＧ５、Ｇ７、Ｇ９、Ｇ１１及び第１遅
延回路１２、第２遅延回路１３から構成される。第１の
遅延回路１２の入力は前記入出力コントロール回路８ｂ
の出力端子の一つ接続点ｎ１に接続され、第２の遅延回
路１３の入力は、接続点ｎ３を介して第１遅延回路１２
の出力端子に接続される。前記ＮＯＲゲートＧ４の第１
の入力端子は、前記入出力コントロール回路８ｂの出力
のひとつ接続点ｎ１に接続され、第２入力端子は前記第
１遅延回路１２の出力である接続点ｎ３に接続される。
インバータゲートＧ５の入力端子は前記ＮＯＲゲートＧ
４の出力端子に接続され、その出力は接続点ｎ５を介し
てメインドライバ回路１０ｂに接続される。前記ＮＯＲ
ゲートＧ８の第１の入力端子は、前記入出力コントロー
ル回路８ｂの出力のひとつ接続点ｎ１に接続され、第２
入力端子は前記第２遅延回路１３の出力である接続点ｎ
４に接続する。インバータゲートＧ９の入力端子は前記
ＮＯＲゲートＧ８の出力端子に接続され、その出力は接
続点ｎ７を介してメインドライバ回路１０ｂに接続され
る。

【００６０】また、前記ＮＡＮＤゲートＧ６の第１の入
力端子は、入出力コントロール回路８ｂの他方の出力端
子の接続点ｎ２に接続される。また、第２入力端子は前
記第１遅延回路１２の出力である接続点ｎ３に接続す
る。インバータゲートＧ７の入力端子は前記ＮＡＮＤゲ
ートＧ６の出力端子に接続され、その出力は接続点ｎ６
を介してメインドライバ回路１０ｂに接続される。前記
ＮＡＮＤゲートＧ１０の第１の入力端子は、入出力コン
トロール回路８ｂの他方の出力端子の接続点ｎ２に接続
される。また、第２入力端子は前記第２遅延回路１３の
出力である接続点ｎ４に接続する。インバータゲートＧ
７の入力端子は前記ＮＡＮＤゲートＧ１０の出力端子に
接続され、その出力は接続点ｎ８を介してメインドライ
バ回路１０ｂに接続される。

【００６１】メインドライバ回路１０ｃは、それぞれの
トランジスタ対が３段階に順次オンする構成であり、Ｍ
Ｐ１、ＭＮ１が第１段目、ＭＰ２、ＭＮ２が第２段目、
ＭＰ３、ＭＮ３が第３段目にオンするＭＯＳトランジス
タ対により構成される。ソース電極が電源電位点５に接
続され、ゲート電極が接続点ｎ１を介して入出力コント
ロール回路８ｂの第１出力端子に接続され、ドレイン電
極が入出力端子２に接続されたＰＭＯＳトランジスタＭ
Ｐ１、ソース電極が接地電位点６に接続され、ゲート電
極が接続点ｎ２を介して入出力コントロール回路８ｂの
第２出力端子に接続され、ドレイン電極が入出力端子２
に接続されたＮＭＯＳトランジスタＭＮ１、ソース電極
が電源電位点５に接続され、ゲート電極が接続点ｎ５を
介してプリドライバ回路９ｇのインバータゲートＧ５の
出力端子に接続され、ドレイン電極が入出力端子２に接
続されたＰＭＯＳトランジスタＭＰ２、ソース電極が接
地電位点６に接続され、ゲート電極が接続点ｎ６を介し
てプリドライバ回路９ｇのインバータゲートＧ７の出力
端子に接続され、ドレイン電極が入出力端子２に接続さ
れたＮＭＯＳトランジスタＭＮ２、ソース電極が電源電
位点５に接続され、ゲート電極が接続点ｎ７を介してプ
リドライバ回路９ｇのインバータゲートＧ５の出力端子
に接続され、ドレイン電極が入出力端子２に接続された
ＰＭＯＳトランジスタＭＰ３、ソース電極が接地電位点
６に接続され、ゲート電極が接続点ｎ８を介してプリド
ライバ回路９ｇのインバータゲートＧ１１の出力端子に
接続され、ドレイン電極が入出力端子２に接続されたＮ
ＭＯＳトランジスタＭＮ３、とから構成される。

【００６２】次に以上のように構成された出力バッファ
回路の動作について説明する。コントロール信号ＩＮ２
が■Ｈ■レベルであれば、出力信号ＩＮ１が■Ｌ■レベ
ルであれ、■Ｈ■レベルであれコントロール回路部８ｂ
の出力端子ｎ１、ｎ２はそれぞれｎ１が■Ｈ■レベル
（電源電位）、ｎ２が■Ｌ■レベル（接地電位）とな
る。出力端子ｎ１、ｎ２が直接接続されるメインドライ
バ回路１０ｃのＰＭＯＳトランジスタＭＰ１のゲート電
極に■Ｈ■レベルが、ＮＭＯＳトランジスタＭＮ１のゲ
ート電極に■Ｌ■レベルが印加され両方ともにオフす
る。また、プリドライバ回路部９ｇのＮＯＲゲートＧ４
の第１入力端子には■Ｈ■レベルが印加され、第２入力
端子には第１遅延回路１２を経てＴ１時間遅延した同一
論理レベルの■Ｈ■レベル信号が入力され、該ＮＯＲゲ
ートＧ４の出力は■Ｌ■レベルとなる。この結果インバ
ータゲートＧ５を経てメインドライバ回路１０ｃのＰＭ
ＯＳトランジスタＭＰ２のゲートに■Ｈ■が入力されＰ
ＭＯＳトランジスタＭＰ２はオフする。

【００６３】一方、ＮＡＮＤゲートＧ６の第１入力端子
（接続点ｎ２）には■Ｌ■レベルが入力され、第２入力
端子には第１遅延回路１２を経て■Ｈ■レベルが入力さ
れる。その結果、該ＮＡＮＤゲートＧ６の出力は■Ｈ■
レベルとなりインバータゲートＧ７を経て■Ｌ■レベル
がＮＭＯＳトランジスタＭＮ２のゲートに入力されＭＮ
２はオフする。また、プリドライバ回路部９ｇのＮＯＲ
ゲートＧ８の第１入力端子には■Ｈ■レベルが印加さ
れ、第２入力端子には第１遅延回路１２及び第２遅延回
路１３を経て■Ｈ■レベルが入力される。その結果ＮＯ
ＲゲートＧ８の出力は■Ｌ■となりインバータゲートＧ
９の出力は■Ｈ■となる。よってＰＭＯＳトランジスタ
ＭＰ３はオフする。ＮＡＮＤゲートＧ１０の第１入力端
子には■Ｌ■レベルが入力され、第２入力端子には■Ｈ
■レベルが入力され、該ＮＡＮＤゲートＧ１０の出力は
■Ｈ■となり次段のインバータゲートＧ１１の出力は■
Ｌ■となってＮＭＯＳトランジスタＭＮ３はオフする。
したがって、メインドライバ回路１０ｃを構成するＭＯ
Ｓトランジスタは全てオフし、入出力端子２は外部回路
からみて高インピーダンス状態になる。

【００６４】次にコントロール信号ＩＮ２が■Ｌ■レベ
ルの場合の各部の論理動作について説明する。まず入力
端子１に■Ｈ■レベルが入力された場合、入出力コント
ロール回路部８ｂの各出力はｎ１、ｎ２とも■Ｌ■とな
る。この結果、出力端子ｎ１、ｎ２に直接ゲート電極が
接続されるメインドライバ回路１０ｃの第１段目のＰＭ
ＯＳトランジスタＭＰ１がオンし、ＮＭＯＳトランジス
タＭＮ１がオフする。第２段目は、ＰＭＯＳトランジス
タＭＰ２のゲート電極との接続点ｎ５が第１遅延回路１
２の遅延時間Ｔ１分だけ遅れて■Ｌ■になる。よってＰ
ＭＯＳトランジスタＭＰ２がオンする。一方、ＮＭＯＳ
トランジスタＭＮ２のゲート電極との接続点ｎ６はＮＡ
ＮＤゲートＧ６、インバータゲートＧ７を経て■Ｌ■と
なる。よってＮＭＯＳトランジスタＭＮ２はオフする。
第３段目は、ＰＭＯＳトランジスタＭＰ３のゲート電極
との接続点ｎ７が第１遅延回路１２と第２遅延回路１３
の遅延時間Ｔ１＋Ｔ２分だけ遅れて■Ｌ■になる。よっ
てＰＭＯＳトランジスタＭＰ３がオンする。一方、ＮＭ
ＯＳトランジスタＭＮ３のゲート電極との接続点ｎ８は
ＮＡＮＤゲートＧ１０、インバータゲートＧ１１を経て
■Ｌ■となる。よってＮＭＯＳトランジスタＭＮ３はオ
フする。結果、入出力端子２には■Ｈ■レベルを出力す
る。

【００６５】次に入力端子１に■Ｌ■レベルが入力され
た場合、入出力コントロール回路部８ｂの各出力はｎ
１、ｎ２とも■Ｈ■となる。この結果、出力端子ｎ１、
ｎ２に直接ゲート電極が接続されたメインドライバ回路
１０ｃの第１段目のＰＭＯＳトランジスタＭＰ１がオフ
し、ＮＭＯＳトランジスタＭＮ１がオンする。第２段目
は、ＮＭＯＳトランジスタＭＮ２のゲート電極との接続
点ｎ６が第１遅延回路１２の遅延時間Ｔ１分だけ遅れて
■Ｈ■になる。よってＮＭＯＳトランジスタＭＮ２がオ
ンする。一方、ＰＭＯＳトランジスタＭＰ２のゲート電
極との接続点ｎ５はＮＯＲゲートＧ４、インバータゲー
トＧ５を経て■Ｈ■となる。よってＰＭＯＳトランジス
タＭＰ２はオフする。第３段目は、ＮＭＯＳトランジス
タＭＮ３のゲート電極との接続点ｎ８が第１遅延回路１
２の遅延時間と第２遅延回路１３の遅延時間の和Ｔ１＋
Ｔ２だけ遅れて■Ｈ■になる。よってＮＭＯＳトランジ
スタＭＮ３がオンする。一方、ＰＭＯＳトランジスタＭ
Ｐ３のゲート電極との接続点ｎ７はＮＯＲゲートＧ８、
インバータゲートＧ９を経て■Ｈ■となる。よってＰＭ
ＯＳトランジスタＭＰ３はオフする。結果、入出力端子
１には■Ｌ■レベルが出力される。

【００６６】上記説明した動作を、ｎ１〜ｎ８の各接続
点におけるタイミングチャートにより図１４に図示す
る。図１４において、出力■Ｌ■のおよび出力■Ｈ■の
期間は、各接続点において順番に立ち上がり、または立
ち下がっていることが判る。

【００６７】以上説明したように、本実施の形態５にお
いても１実施の形態と同様にメインドライバ回路部のト
ランジスタ対の数（何段階でオンするか）、遅延回路１
２の遅延時間値の設定、などパラメータが増加すること
により、自由に出力電圧の遷移時間および信号の伝搬遅
延時間を設定することができる出力バッファ回路を備え
た半導体集積回路装置を得ることができる。また、信号
伝達経路に遅延回路を挿入したことにより、メインドラ
イバ回路部での電源電位と接地電位間の不要な貫通電流
をより抑制することができる。また、遅延回路はメイン
ドライバ回路部のＰＭＯＳトランジスタ側とＮＭＯＳト
ランジスタ側で共有している構成のため、少ないトラン
ジスタで出力バッファ回路を構成することができる。ま
たさらに、遅延回路を内部回路構成用のトランジスタで
内部回路領域に構成すれば、出力バッファ回路の占める
面積を小さくすることができ、それによりＬＳＩチップ
サイズ全体をより小さくすることもできる。

【００６８】実施の形態６．以下、図８により本発明の
実施の形態６を説明する。図８において図７と異なると
ころは、図７におけるインバータゲートＧ５、Ｇ７、Ｇ
９、Ｇ１１を、それぞれ従来の構成である図１４のプリ
ドライバ回路９ａに示したノイズ低減用ＭＯＳトランジ
スタを設けたインバータに、置き換えている構成を取っ
ているところにある。

【００６９】具体的には、ソース電極が電源電位点５
に、ゲート電極がＮＯＲゲートＧ４の出力端子に、ドレ
イン電極が接続点ｎ５にそれぞれ接続されたＰＭＯＳト
ランジスタＰＰ１と、ソース電極が接地電位点６に、ゲ
ート電極が前記ＮＯＲゲートＧ４の出力端子に各々接続
されたＮＭＯＳトランジスタＰＮ２と、ソース電極が前
記ＮＭＯＳトランジスタＰＮ２のドレインに、ゲート電
極が前記ＮＯＲゲートＧ４の出力端子に、ドレイン電極
が接続点ｎ５に各々接続されたＮＭＯＳトランジスタＰ
Ｎ１から成るインバータを図７のインバータゲートＧ５
と置き換えたものである。またソース電極が電源電位点
５に、ゲート電極がＮＡＮＤゲートＧ６の出力端子に各
々接続されたＰＭＯＳトランジスタＰＰ４と、ソース電
極がＰＭＯＳトランジスタＰＰ４のドレインに接続さ
れ、ゲート電極がＮＡＮＤゲートＧ６の出力端子に接続
され、ドレイン電極が接続点ｎ６に各々接続されたＰＭ
ＯＳトランジスタＰＰ３と、ソース電極が接地電位点６
にゲート電極がＮＡＮＤゲートＧ６の出力端子に、ドレ
イン電極が接続点ｎ６にそれぞれ接続されたＮＭＯＳト
ランジスタＰＮ５から成るインバータを図７のインバー
タゲートＧ７と置き換えたものである。またソース電極
が電源電位点５に、ゲート電極がＮＯＲゲートＧ８の出
力端子に、ドレイン電極が接続点ｎ７にそれぞれ接続さ
れたＰＭＯＳトランジスタＰＰ２と、ソース電極が接地
電位点６に、ゲート電極が前記ＮＯＲゲートＧ８の出力
端子に各々接続されたＮＭＯＳトランジスタＰＮ４と、
ソース電極が前記ＮＭＯＳトランジスタＰＮ４のドレイ
ンに、ゲート電極が前記ＮＯＲゲートＧ８の出力端子
に、ドレイン電極が接続点ｎ７に各々接続されたＮＭＯ
ＳトランジスタＰＮ３から成るインバータを図７のイン
バータゲートＧ９と置き換えたものである。またソース
電極が電源電位点５に、ゲート電極がＮＡＮＤゲートＧ
１０の出力端子に各々接続されたＰＭＯＳトランジスタ
ＰＰ６と、ソース電極がＰＭＯＳトランジスタＰＰ６の
ドレインに接続され、ゲート電極がＮＡＮＤゲートＧ１
０の出力端子に接続され、ドレイン電極が接続点ｎ８に
各々接続されたＰＭＯＳトランジスタＰＰ５と、ソース
電極が接地電位点６にゲート電極がＮＡＮＤゲートＧ１
０の出力端子に、ドレイン電極が接続点ｎ８にそれぞれ
接続されたＮＭＯＳトランジスタＰＮ６から成るインバ
ータを図７のインバータゲートＧ１１と置き換えたもの
である。

【００７０】以上のように構成された図８の出力バッフ
ァ回路１１ｄの論理動作は、図７に示される実施の形態
５と同様であるが、プリドライバ回路９ｈにおいて信号
遅延の効果を持たせることができるため、実施の形態５
に比較してさらに自由に出力電圧の遷移時間および信号
の伝搬遅延時間を設定することができる出力バッファ回
路を備えた半導体集積回路装置を得ることができる。

【００７１】実施の形態７．以下、この発明の実施の形
態７を図９を用いて説明する。図９において、１は内部
回路からの出力信号ＩＮ１が入力される入力端子、２■
は出力端子、５は電源電位点、６は接地電位点、Ｇ５、
Ｇ７、Ｇ９、Ｇ１１、Ｇ１４はインバータゲート、Ｇ
４、Ｇ８は２入力ＮＯＲゲート、Ｇ６、Ｇ１０は２入力
ＮＡＮＤゲート、１２は第１遅延回路、１３は第２遅延
回路、ＭＰ１、ＭＰ２、ＭＰ３はＰＭＯＳトランジス
タ、ＭＮ１、ＭＮ２、ＭＮ３はＮＭＯＳトランジスタ、
ｎ１、ｎ３、ｎ４、ｎ５、ｎ６、ｎ７、ｎ８は接続点を
表わす。

【００７２】図９に示す出力バッファ回路は、プリドラ
イバ回路９ｉ、メインドライバ回路１０ｃから構成され
る。プリドライバ回路９ｉは、２入力ＮＯＲゲートＧ
４、Ｇ８、２入力ＮＡＮＤゲートＧ６、Ｇ１０、インバ
ータＧ５、Ｇ７、Ｇ９、Ｇ１１、Ｇ１４及び第１遅延回
路１２、第２遅延回路１３から構成される。

【００７３】インバータゲートＧ１４の入力端子は内部
回路からの出力信号ＩＮ１が入力される入力端子１に接
続される。第１の遅延回路１２の入力は前記インバータ
ゲートＧ１４の出力端子である接続点ｎ１に接続され、
第２の遅延回路１３の入力は、接続点ｎ３を介して第１
遅延回路１２の出力端子に接続される。前記ＮＯＲゲー
トＧ４の第１の入力端子は、前記インバータゲートＧ１
４の出力で接続点ｎ１に接続され、第２入力端子は前記
第１遅延回路１２の出力である接続点ｎ３に接続する。
インバータゲートＧ５の入力端子は前記ＮＯＲゲートＧ
４の出力端子に接続され、その出力は接続点ｎ５を介し
てメインドライバ１０ｃに接続される。

【００７４】前記ＮＯＲゲートＧ８の第１の入力端子
は、前記インバータゲートＧ１４の出力で接続点ｎ１に
接続され、第２入力端子は前記第２遅延回路１３の出力
である接続点ｎ４に接続する。インバータゲートＧ９の
入力端子は前記ＮＯＲゲートＧ８の出力端子に接続さ
れ、その出力は接続点ｎ７を介してメインドライバ１０
ｃに接続される。また、前記ＮＡＮＤゲートＧ６の第１
の入力端子は、前記インバータゲートＧ１４の出力ｎ１
に接続される。インバータＧ７の入力端子は前記ＮＡＮ
ＤゲートＧ６の出力端子に接続され、その出力は接続点
ｎ６を介してメインドライバ１０ｃに接続される。ＮＡ
ＮＤゲートＧ１０の第１の入力端子は、前記インバータ
ゲートＧ１４の出力ｎ１に接続される。インバータＧ７
の入力端子は前記ＮＡＮＤゲートＧ１０の出力端子に接
続され、その出力は接続点ｎ８を介してメインドライバ
１０ｃに接続される。

【００７５】メインドライバ回路１０ｃは、ソース電極
が電源電位点５に接続され、ゲート電極が接続点ｎ１を
介して前記インバータゲートＧ１４の出力端子に接続さ
れ、ドレイン電極が出力端子２■に接続されたＰＭＯＳ
トランジスタＭＰ１、ソース電極が接地電位点６に接続
され、ゲート電極が接続点ｎ１を介して前記インバータ
ゲートＧ１４の出力端子に接続され、ドレイン電極が出
力端子２■に接続されたＮＭＯＳトランジスタＭＮ１、
ソース電極が電源電位点５に接続され、ゲート電極が接
続点ｎ５を介してプリドライバ路９ｉのインバータＧ５
の出力端子に接続され、ドレイン電極が出力端子２■に
接続されたＰＭＯＳトランジスタＭＰ２、ソース電極が
接地電位点６に接続され、ゲート電極が接続点ｎ６を介
してプリドライバ路９ｉのインバータＧ７の出力端子に
接続され、ドレイン電極が出力端子２■に接続されたＮ
ＭＯＳトランジスタＭＮ２、ソース電極が電源電位点５
に接続され、ゲート電極が接続点ｎ７を介してプリドラ
イバ路９ｉのインバータＧ５の出力端子に接続され、ド
レイン電極が出力端子２■に接続されたＰＭＯＳトラン
ジスタＭＰ３、ソース電極が接地電位点６に接続され、
ゲート電極が接続点ｎ８を介してプリドライバ路９ｉの
インバータＧ１１の出力端子に接続され、ドレイン電極
が出力端子２■に接続されたＮＭＯＳトランジスタＭＮ
３、とから構成される。

【００７６】次に以上のように構成された図９の出力バ
ッファ回路の動作について説明する。入力端子１に■Ｈ
■レベル信号が入力された場合には、メインドライバ回
路１０ｃの第１段目のＰＭＯＳトランジスタＭＰ１、Ｎ
ＭＯＳトランジスタＭＮ１のゲートはいずれも■Ｌ■が
入力される。よってＭＰ１がオンし、ＭＮ１がオフす
る。第２段目のＰＭＯＳトランジスタＭＰ２、ＮＭＯＳ
トランジスタＭＮ２のオン／オフ動作は、まず、ＮＯＲ
ゲートＧ４の出力が第１遅延回路１２の遅延時間Ｔ１だ
け遅れて■Ｈ■に変化し、次のインバータＧ５を経て出
力ＰＭＯＳトランジスタＭＰ２のゲートに■Ｌ■が入力
されＭＰ２がオフする。ＮＡＮＤゲートＧ６の第１入力
端子には■Ｌ■が入力され、第２入力端子が■Ｌ■、■
Ｈ■のいずれの場合でも、出力には■Ｈ■が出力され
る。そして次段のインバータＧ７を経て出力ＮＭＯＳト
ランジスタＭＮ２のゲートに■Ｌ■が入力されて該ＮＭ
ＯＳトランジスタＭＮ２がオフする。

【００７７】第３段目のＰＭＯＳトランジスタＭＰ３、
ＮＭＯＳトランジスタＭＮ３のオン／オフ動作は、ま
ず、ＮＯＲゲートＧ８の出力は第１遅延回路１２と第２
遅延回路１３の遅延時間合計Ｔ１＋Ｔ２だけ遅れて■Ｈ
■に変化し、次段のインバータＧ９を経て出力ＰＭＯＳ
トランジスタＭＰ３のゲートに■Ｌ■が入力されて、該
ＭＰ３がオンする。ＮＡＮＤゲートＧ１０の第１入力端
子には■Ｌ■が入力され、■Ｈ■が出力される。そして
次段のインバータＧ１１を経て出力ＮＭＯＳトランジス
タＭＮ３のゲートに■Ｌ■が入力されて該ＮＭＯＳトラ
ンジスタＭＮ３がオフする。結果、出力端子２■は■Ｈ
■が出力される。

【００７８】入力端子１に■Ｌ■レベル信号が入力され
た場合には、メインドライバ回路１０ｃの第１段目のＰ
ＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ
１のゲートはいずれも■Ｈ■が入力される。よってＭＰ
１がオフし、ＭＮ１がオンする。第２段目のＰＭＯＳト
ランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のオン
／オフ動作は、まず、ＮＯＲゲートＧ４の第１入力端子
には■Ｈ■が入力されて■Ｌ■を出力して、次段のイン
バータＧ５を経てＭＰ２のゲートに■Ｈ■が入力されＭ
Ｐ２はオフする。ＮＡＮＤゲートＧ６の第１入力端子に
は■Ｈ■が入力され、第２入力端子には第１遅延回路１
２を経てＴ１だけ遅れて■Ｈ■が入力され、■Ｌ■を出
力し、次段のインバータＧ７を経て出力ＮＭＯＳトラン
ジスタＭＮ２のゲートに■Ｈ■が入力されてＭＮ２がオ
ンする。第３段目のＰＭＯＳトランジスタＭＰ３、ＮＭ
ＯＳトランジスタＭＮ３のオン／オフ動作は、まず、Ｎ
ＯＲゲートＧ８の第１入力端子には■Ｈ■が入力されて
■Ｌ■を出力して、次段のインバータＧ９を経てＭＰ３
のゲートに■Ｈ■が入力されＭＰ３はオフする。ＮＡＮ
ＤゲートＧ１０の第１入力端子には■Ｈ■が入力され、
第２入力端子には第１遅延回路１２と第２遅延回路１３
の合計の遅延時間Ｔ１＋Ｔ２だけ遅れて■Ｈ■が入力さ
れ、■Ｌ■を出力し、次段のインバータＧ１１を経て出
力ＮＭＯＳトランジスタＭＮ３のゲートに■Ｈ■が入力
されてＭＮ３がオンする。結果、出力端子２■は■Ｌ■
が出力される。

【００７９】実施の形態８．以下、図１０により本発明
の実施の形態８を説明する。図１０において図９と異な
るところは、図９におけるインバータゲートＧ５、Ｇ
７、Ｇ９、Ｇ１１を、それぞれ従来の構成である図１４
のプリドライバ回路９ａに示したノイズ低減用ＭＯＳト
ランジスタを設けたインバータに、置き換えている構成
を取っているところにある。

【００８０】具体的には、ソース電極が電源電位点５
に、ゲート電極がＮＯＲゲートＧ４の出力端子に、ドレ
イン電極が接続点ｎ５にそれぞれ接続されたＰＭＯＳト
ランジスタＰＰ１と、ソース電極が接地電位点６に、ゲ
ート電極が前記ＮＯＲゲートＧ４の出力端子に各々接続
されたＮＭＯＳトランジスタＰＮ２と、ソース電極が前
記ＮＭＯＳトランジスタＰＮ２のドレインに、ゲート電
極が前記ＮＯＲゲートＧ４の出力端子に、ドレイン電極
が接続点ｎ５に各々接続されたＮＭＯＳトランジスタＰ
Ｎ１から成るインバータを図９のインバータゲートＧ５
と置き換えたものである。またソース電極が電源電位点
５に、ゲート電極がＮＡＮＤゲートＧ６の出力端子に各
々接続されたＰＭＯＳトランジスタＰＰ４と、ソース電
極がＰＭＯＳトランジスタＰＰ４のドレインに接続さ
れ、ゲート電極がＮＡＮＤゲートＧ６の出力端子に接続
され、ドレイン電極が接続点ｎ６に各々接続されたＰＭ
ＯＳトランジスタＰＰ３と、ソース電極が接地電位点６
にゲート電極がＮＡＮＤゲートＧ６の出力端子に、ドレ
イン電極が接続点ｎ６にそれぞれ接続されたＮＭＯＳト
ランジスタＰＮ５から成るインバータを図９のインバー
タゲートＧ７と置き換えたものである。またソース電極
が電源電位点５に、ゲート電極がＮＯＲゲートＧ８の出
力端子に、ドレイン電極が接続点ｎ７にそれぞれ接続さ
れたＰＭＯＳトランジスタＰＰ２と、ソース電極が接地
電位点６に、ゲート電極が前記ＮＯＲゲートＧ８の出力
端子に各々接続されたＮＭＯＳトランジスタＰＮ４と、
ソース電極が前記ＮＭＯＳトランジスタＰＮ４のドレイ
ンに、ゲート電極が前記ＮＯＲゲートＧ８の出力端子
に、ドレイン電極が接続点ｎ７に各々接続されたＮＭＯ
ＳトランジスタＰＮ３から成るインバータを図９のイン
バータゲートＧ９と置き換えたものである。またソース
電極が電源電位点５に、ゲート電極がＮＡＮＤゲートＧ
１０の出力端子に各々接続されたＰＭＯＳトランジスタ
ＰＰ６と、ソース電極がＰＭＯＳトランジスタＰＰ６の
ドレインに接続され、ゲート電極がＮＡＮＤゲートＧ１
０の出力端子に接続され、ドレイン電極が接続点ｎ８に
各々接続されたＰＭＯＳトランジスタＰＰ５と、ソース
電極が接地電位点６にゲート電極がＮＡＮＤゲートＧ１
０の出力端子に、ドレイン電極が接続点ｎ８にそれぞれ
接続されたＮＭＯＳトランジスタＰＮ６から成るインバ
ータを図９のインバータゲートＧ１１と置き換えたもの
である。

【００８１】以上のように構成された図１０の出力バッ
ファ回路の論理動作は、図９に示される実施の形態７と
同様であるが、プリドライバ回路９ｊにおいて信号遅延
の効果を持たせることができるため、実施の形態７に比
較してさらに自由に出力電圧の遷移時間および信号の伝
搬遅延時間を設定することができる出力バッファ回路を
備えた半導体集積回路装置を得ることができる。

【００８２】実施の形態９．以下、この発明の実施の形
態９を図１１を用いて説明する。図１１において、１は
内部回路からの出力信号ＩＮ１が入力される入力端子、
２は入出力端子、３は内部からのコントロール信号ＩＮ
２を受けるコントロール端子、４は内部回路への出力端
子、５は電源電位点、６は接地電位点、７は入力バッフ
ァ回路、Ｇ１、Ｇ１８、Ｇ１９、Ｇ２４、Ｇ２５はイン
バータゲート、Ｇ２、Ｇ２６、Ｇ２７は２入力ＮＯＲゲ
ート、Ｇ３、Ｇ２８、Ｇ２９は２入力ＮＡＮＤゲート、
１２は第１遅延回路、１３は第２遅延回路、ＭＰ１、Ｍ
Ｐ２、ＭＰ３はＰＭＯＳトランジスタ、ＭＮ１、ＭＮ
２、ＭＮ３はＮＭＯＳトランジスタ、ｎ１、ｎ２、ｎ
３、ｎ４、ｎ５、ｎ６、ｎ７、ｎ８、ｎ９、ｎ１０、ｎ
１３、ｎ１４は接続点を表わす。

【００８３】入出力端子２には、入力バッファ７を介し
て内部回路が接続されている。また、入出力端子２には
出力バッファ１１ｅを介して内部からの出力信号ＩＮ１
を受けるコントロール端子１と、内部からのコントロー
ル信号ＩＮ２を受ける入力端子３が接続されている。

【００８４】出力バッファ回路１１ｅは、入出力コント
ロール回路８ｂ、プリドライバ回路９ｋ、メインドライ
バ回路１０ｃから構成される。入出力コントロール回路
８ｂは、入力端子がコントロール端子３に接続されたイ
ンバータゲートＧ１と、一方の入力端子が、内部回路か
らの出力信号ＩＮ１を受ける入力端子１に接続され他方
の入力端子がコントロール信号ＩＮ２を受けるコントロ
ール端子３に接続された２入力ＮＯＲゲートＧ２と、一
方の入力端子が内部回路からの出力信号ＩＮ１を受ける
入力端子１に接続され他方の入力端子が前記インバータ
ゲートＧ１の出力端子に接続された２入力ＮＡＮＤゲー
トＧ３からなる。

【００８５】プリドライバ回路９ｋは、２入力ＮＯＲゲ
ートＧ２６、Ｇ２７、２入力ＮＡＮＤゲートＧ２８、Ｇ
２９、インバータＧ１８、Ｇ１９、Ｇ２４、Ｇ２５及び
第１遅延回路１２、第２遅延回路１３から構成される。
インバータＧ２４の入力端子は前記入出力コントロール
回路８ｂの出力端子ｎ１に接続され、インバータＧ２５
の入力端子は前記入出力コントロール回路８ｂの出力端
子ｎ２に接続される。第１の遅延回路１２の入力は前記
インバータＧ２４の出力端子で接続点ｎ１３に接続さ
れ、第２の遅延回路１３の入力は、接続点ｎ３を介して
第１遅延回路１２の出力端子に接続される。

【００８６】ＮＯＲゲートＧ２６の第１の入力端子は、
前記インバータＧ２５の出力端子で接続点ｎ１４に接続
され、第２入力端子は前記第１遅延回路１２の出力であ
る接続点ｎ３に接続される。ＮＯＲゲートＧ２７の第１
の入力端子は、前記インバータＧ２５の出力端子で接続
点ｎ１４に接続され、第２入力端子は前記第２遅延回路
１３の出力である接続点ｎ４に接続される。ＮＡＮＤゲ
ートＧ２８の第１の入力端子は、前記インバータＧ２４
の出力端子で接続点ｎ１３に接続され、第２入力端子は
前記第１遅延回路１２の出力である接続点ｎ３に接続さ
れる。ＮＡＮＤゲートＧ２９の第１の入力端子は、前記
インバータＧ２４の出力端子で接続点ｎ１３に接続さ
れ、第２入力端子は前記第２遅延回路Ｇ１３の出力であ
る接続点ｎ４に接続される。

【００８７】メインドライバ回路１０ｃは、ソース電極
が電源電位点５に接続され、ゲート電極が接続点ｎ９を
介してプリドライバ回路９ｋのインバータＧ１８の出力
端子に接続され、ドレイン電極が入出力端子２に接続さ
れたＰＭＯＳトランジスタＭＰ１、ソース電極が接地電
位点６に接続され、ゲート電極が接続点Ｎ１０を介して
プリドライバ回路９ｋのインバータＧ１９の出力端子に
接続され、ドレイン電極が入出力端子２に接続されたＮ
ＭＯＳトランジスタＭＮ１、ソース電極が電源電位点５
に接続され、ゲート電極が接続点ｎ５を介してプリドラ
イバ路９ｋのＮＡＮＤゲートＧ２８の出力端子に接続さ
れ、ドレイン電極が入出力端子２に接続されたＰＭＯＳ
トランジスタＭＰ２、ソース電極が接地電位点６に接続
され、ゲート電極が接続点ｎ６を介してプリドライバ路
９ｋのＮＯＲゲートＧ２６の出力端子に接続され、ドレ
イン電極が入出力端子２に接続されたＮＭＯＳトランジ
スタＭＮ２、ソース電極が電源電位点５に接続され、ゲ
ート電極が接続点ｎ７を介してプリドライバ路９ｋのＮ
ＡＮＤゲートＧ２９の出力端子に接続され、ドレイン電
極が入出力端子２に接続されたＰＭＯＳトランジスタＭ
Ｐ３、ソース電極が接地電位点６に接続され、ゲート電
極が接続点ｎ８を介してプリドライバ路９ｋのＮＯＲゲ
ートＧ２７の出力端子に接続され、ドレイン電極が入出
力端子２に接続されたＮＭＯＳトランジスタＭＮ３、と
から構成される。

【００８８】次に、以上のように構成された図１１の出
力バッファ回路１１ｅの動作について説明する。コント
ロール信号ＩＮ２が■Ｈ■レベルの場合、出力信号ＩＮ
１が■Ｌ■レベルであれ、■Ｈ■レベルであれコントロ
ール回路部８ｂの出力端子ｎ１、ｎ２はそれぞれｎ１が
■Ｈ■レベル（電源電位）、ｎ２が■Ｌ■レベル（接地
電位）となる。メインドライバ回路１０ｃの第１段目の
ＭＯＳトランジスタのオン／オフ動作は、ＰＭＯＳトラ
ンジスタＭＰ１のゲートにはインバータＧ２４、Ｇ１８
を経て■Ｈ■レベルが入力されオフする。ＮＭＯＳトラ
ンジスタＭＮ１のゲートのはインバータＧ２５、Ｇ１９
を経て■Ｌ■レベルが入力されてオフする。

【００８９】メインドライバ回路１０ｃの第２段目のＭ
ＯＳトランジスタのオン／オフ動作は、ＮＡＮＤゲート
Ｇ２８の第１入力端子（接続点ｎ１３）に■Ｌ■が入力
され、第２入力端子（接続点ｎ３）には第１遅延回路１
２（遅延値Ｔ１）を経て■Ｌ■が入力され、■Ｈ■を出
力する。その結果ＰＭＯＳトランジスタＭＰ２はオフす
る。ＮＯＲゲートＧ２６の第１入力端子（接続点ｎ１
４）に■Ｈ■が入力され、第２入力端子（接続点ｎ３）
には第１遅延回路１２（遅延値Ｔ１）を経て■Ｌ■が入
力され、■Ｌ■を出力する。その結果ＮＭＯＳトランジ
スタＭＮ２はオフする。

【００９０】メインドライバ回路１０ｃの第３段目のＭ
ＯＳトランジスタのオン／オフ動作は、ＮＡＮＤゲート
Ｇ２９の第１入力端子（接続点ｎ１３）に■Ｌ■が入力
され、第２入力端子（接続点ｎ３）には第１遅延回路１
２（遅延値Ｔ１）と第２遅延回路１３（遅延値Ｔ２）を
経て■Ｌ■が入力され、■Ｈ■を出力する。その結果Ｐ
ＭＯＳトランジスタＭＰ３はオフする。ＮＯＲゲートＧ
２７の第１入力端子（接続点ｎ１４）に■Ｈ■が入力さ
れ、第２入力端子（接続点ｎ３）には第１遅延回路１２
（遅延値Ｔ１）と第２遅延回路１３（遅延値Ｔ２）を経
て■Ｌ■が入力され、■Ｌ■を出力する。その結果ＮＭ
ＯＳトランジスタＭＮ３はオフする。以上の結果、メイ
ンドライバ回路１０ｃを構成するＭＯＳトランジスタは
全てオフし、入出力端子２は外部回路からみて高インピ
ーダンス状態になる。

【００９１】次にコントロール信号ＩＮ２が■Ｌ■レベ
ルの場合の各部の論理動作について説明する。まず入力
端子１に■Ｈ■レベルが入力された場合、入出力コント
ロール回路部８ｂの各出力はｎ１、ｎ２とも■Ｌ■とな
る。メインドライバ回路１０ｃの第１段目のＭＯＳトラ
ンジスタのオン／オフ動作は、ＰＭＯＳトランジスタＭ
Ｐ１のゲートには、インバータＧ２４、Ｇ１８を経て、
■Ｌ■レベルが入力されオンし、ＮＭＯＳトランジスタ
ＭＮ１のゲートには、インバータＧ２５、Ｇ１９を経
て、■Ｌ■レベルが入力されオフする。

【００９２】メインドライバ回路１０ｃの第２段目のＭ
ＯＳトランジスタのオン／オフ動作は、まず、プリドラ
イバ９ｋのＮＡＮＤゲートＧ２８の第１入力端子ｎ１３
に■Ｈ■レベルが、第２入力端子ｎ３に第１遅延回路１
２を経てＰＭＯＳトランジスタＭＰ２のゲートに■Ｈ■
レベルがそれぞれ入力され出力端子（ｎ５）に■Ｌ■レ
ベルを出力する。その結果ＭＰ２はＭＰ１より概ねＴ１
時間遅れてオンする。また、ＮＯＲゲートＧ２６の第１
入力端子ｎ１４には、■Ｈ■レベルが、第２入力端子
（接続点ｎ３）には第１遅延回路１２を経てＴ１時間遅
延した■Ｈ■レベルが入力されるがＭＮ１と同時にオフ
する。

【００９３】メインドライバ回路１０ｃの第３段目のＭ
ＯＳトランジスタのオン／オフ動作は、まず、ＮＡＮＤ
ゲートＧ２９の第１入力端子ｎ１３に■Ｈ■レベルが、
第２入力端子ｎ４には第１遅延回路１２と第２遅延回路
１３を経てＴ１＋Ｔ２時間遅延した■Ｈ■レベルが入力
され、結果、メインドライバ回路１０ｃのＰＭＯＳトラ
ンジスタＭＰ３のゲートにはＭＰ１によりＴ１＋Ｔ２時
間遅れて■Ｌ■レベルが入力されてオンする。また、Ｎ
ＯＲゲートＧ２７の第１入力端子ｎ１４には、■Ｈ■レ
ベルが、第２入力端子（接続点ｎ４）には第１遅延回路
１２と第２遅延回路１３を経てＴ１＋Ｔ２時間遅延した
■Ｈ■レベルが入力されるがＭＮ１と同時にオフする。

【００９４】以上の結果、まず入力端子１に■Ｈ■レベ
ルが入力された場合は出力端子２には■Ｈ■レベルが出
力される。次に入力端子１に■Ｌ■レベルが入力された
場合には、入出力コントロール回路部８ｂの各出力はｎ
１、ｎ２とも■Ｈ■となる。メインドライバ回路１０ｃ
の第１段目のＭＯＳトランジスタのオン／オフ動作は、
ＰＭＯＳトランジスタＭＰ１のゲートには、インバータ
Ｇ２４、Ｇ１８を経て、■Ｈ■レベルが入力されオフ
し、ＮＭＯＳトランジスタＭＮ１のゲートには、インバ
ータＧ２５、Ｇ１９を経て、■Ｈ■レベルが入力されオ
ンする。

【００９５】メインドライバ回路１０ｃの第２段目のＭ
ＯＳトランジスタのオン／オフ動作は、まず、プリドラ
イバ回路９ｋのＮＡＮＤゲートＧ２８の第１入力端子ｎ
１３に■Ｌ■レベルが、第２入力端子ｎ３に第１遅延回
路１２を経てＴ１時間遅れてＰＭＯＳトランジスタＭＰ
２のゲートに■Ｌ■レベルがそれぞれ入力され出力端子
（ｎ５）に■Ｈ■レベルを出力する。その結果ＭＰ２は
ＭＰ１と同時にオフする。また、ＮＯＲゲートＧ２６の
第１入力端子ｎ１４には、■Ｌ■レベルが、第２入力端
子（接続点ｎ３）には第１遅延回路１２を経てＴ１時間
遅延した■Ｌ■レベルが入力されＭＮ１よりＴ１時間遅
れてオンする。メインドライバ回路１０ｃの第３段目の
ＭＯＳトランジスタのオン／オフ動作は、まず、ＮＡＮ
ＤゲートＧ２９の第１入力端子ｎ１３に■Ｌ■レベル
が、第２入力端子ｎ４には第１遅延回路１２と第２遅延
回路１３を経てＴ１＋Ｔ２時間遅延した■Ｌ■レベルが
入力されるがＭＰ３のゲートはＭＰ１と同時に■Ｈ■レ
ベルが入力されてオフする。また、ＮＯＲゲートＧ２７
の第１入力端子ｎ１４には、■Ｌ■レベルが、第２入力
端子（接続点ｎ４）には第１遅延回路１２と第２遅延回
路１３を経てＴ１＋Ｔ２時間遅延した■Ｌ■レベルが入
力されてＭＮ３はＭＮ１からＴ１＋Ｔ２時間遅れてオン
する。以上の結果、入力端子１に■Ｌ■レベルが入力さ
れた場合は出力端子２には■Ｌ■レベルが出力される。

【００９６】また、図１１において、第１遅延回路１２
の入力端子をｎ１３に接続していたものを、ｎ１４に接
続した構成を取ってもよい。この場合の回路動作は、ま
ず、コントロール端子３の入力が■Ｌ■の場合には、入
力端子１に■Ｈ■レベルが入力されるとｎ１、ｎ２には
何れも■Ｈ■レベルが出力され、入力端子１に■Ｌ■レ
ベルが入力されるとｎ１、ｎ２には何れも■Ｌ■レベル
が出力される。接続点ｎ１３、ｎ１４は同一の論理レベ
ルが与えられるので、第１遅延回路１２の入力をｎ１４
からとった場合でも図１１の回路動作と同一論理動作を
する。

【００９７】コントロール端子３の入力が■Ｈ■の場合
には、入力端子１が■Ｌ■であれ■Ｈ■であれｎ１、ｎ
２にはそれぞれ■Ｈ■、■Ｌ■が出力される。その結
果、メインドライバ回路１０ｃの第１段目のＭＯＳトラ
ンジスタのオン／オフ動作は、ＭＰ１、ＭＰ２ともオフ
する。メインドライバ回路１０ｃの２段目のＭＯＳトラ
ンジスタのオン／オフ動作は、前段のプリドライバ回路
９ｋのＮＡＮＤゲートＧ２８の第１入力端子に■Ｌ■
が、第２入力端子にも遅延値Ｔ１遅れで■Ｌ■が入力さ
れてＮＡＮＤゲートＧ２８の出力■Ｈ■となり、ＭＰ２
がオフする。また、ＮＯＲゲートＧ２６の第１入力端子
ｎ１４には■Ｈ■が入力され、第２入力端子にも遅延値
Ｔ１遅れで■Ｈ■が入力される。その結果ＮＯＲゲート
Ｇ２６の出力は■Ｌ■となり、ＭＮ２はオフする。メイ
ンドライバ回路１０ｃの２段目のＭＯＳトランジスタの
オン／オフ動作は、前段のプリドライバ回路９ｋのＮＡ
ＮＤゲートＧ２９の第１入力端子に■Ｌ■が、第２入力
端子にも遅延値Ｔ１＋Ｔ２遅れで■Ｌ■が入力されてＮ
ＡＮＤゲートＧ２９の出力■Ｈ■となり、ＭＰ３がオフ
する。また、ＮＯＲゲートＧ２７の第１入力端子ｎ１４
には■Ｈ■が入力され、第２入力端子にも遅延値Ｔ１＋
Ｔ２遅れで■Ｈ■が入力される。その結果ＮＯＲゲート
Ｇ２７の出力は■Ｌ■となり、ＭＮ３はオフする。以上
の結果、メインドライバ回路１０ｃを構成するＭＯＳト
ランジスタは全てオフし、入出力端子２は外部回路から
みて高インピーダンス状態になる。

【００９８】実施の形態１０．以下、この発明の実施の
形態１０を図１２を用いて説明する。本実施の形態の回
路構成上の特徴は、実施の形態７を示す図９においてプ
リドライバ回路９ｉを９ｌに置換したものである。図１
２において、本出力バッファ回路は、プリドライバ回路
９ｌとメインドライバ回路１０ｃから構成される。

【００９９】プリドライバ回路９ｌは、インバータＧ１
４、Ｇ１５、２入力ＮＯＲゲートＧ２２、Ｇ２３、２入
力ＮＡＮＤゲートＧ２０、Ｇ２１、及び第１遅延回路１
２、第２遅延回路１３から構成される。インバータゲー
トＧ１４の入力端子は内部回路からの出力信号ＩＮ１が
入力される入力端子１に接続される。インバータゲート
Ｇ１５の入力端子は前記インバータゲートＧ１４の出力
端子ｎ１１に接続される。第１の遅延回路１２の入力は
前記インバータゲートＧ１５の出力端子である接続点ｎ
１に接続され、第２の遅延回路１３の入力は、接続点ｎ
３を介して第１遅延回路１２の出力端子に接続される。
前記ＮＯＲゲートＧ２２の第１の入力端子は、前記イン
バータゲートＧ１５の出力で接続点ｎ１に接続され、第
２入力端子は前記第１遅延回路１２の出力である接続点
ｎ３に接続され、その出力は接続点ｎ６を介して後段の
メインドライバ回路１０ｃに接続される。一方、ＮＯＲ
ゲートＧ２３の第１の入力端子は、前記インバータゲー
トＧ１５の出力である接続点ｎ１に接続され、第２入力
端子は前記第２遅延回路１３の出力である接続点ｎ４に
接続され、その出力は接続点ｎ８を介して後段のメイン
ドライバ回路１０ｃに接続される。また、前記ＮＡＮＤ
ゲートＧ２１の第１の入力端子は、前記インバータゲー
トＧ１５の出力で接続点ｎ１に接続され、その出力は接
続点ｎ５を介して後段のメインドライバ回路１０ｃに接
続される。ＮＡＮＤゲートＧ２１の第１の入力端子は、
前記インバータゲートＧ１５の出力で接続点ｎ１に接続
され、その出力は接続点ｎ５を介して後段のメインドラ
イバ回路１０ｃに接続される。

【０１００】メインドライバ回路１０ｃは、ソース電極
が電源電位点５に接続され、ゲート電極が接続点ｎ１１
を介して前記インバータゲートＧ１４の出力端子ｎ１１
に接続され、ドレイン電極が出力端子２■に接続された
ＰＭＯＳトランジスタＭＰ１、ソース電極が接地電位点
６に接続され、ゲート電極が接続点ｎ１１を介して前記
インバータゲートＧ１４の出力端子に接続され、ドレイ
ン電極が出力端子２■に接続されたＮＭＯＳトランジス
タＭＮ１、ソース電極が電源電位点５に接続され、ゲー
ト電極が接続点ｎ５を介してプリドライバ路９ｌのＮＡ
ＮＤゲートＧ２０の出力端子に接続され、ドレイン電極
が出力端子２■に接続されたＰＭＯＳトランジスタＭＰ
２、ソース電極が接地電位点６に接続され、ゲート電極
が接続点ｎ６を介してプリドライバ路９ｌのＮＯＲゲー
トＧ２２の出力端子に接続され、ドレイン電極が出力端
子２■に接続されたＮＭＯＳトランジスタＭＮ２、ソー
ス電極が電源電位点５に接続され、ゲート電極が接続点
ｎ７を介してプリドライバ路９ｌのＮＡＮＤゲートＧ２
１の出力端子に接続され、ドレイン電極が出力端子２■
に接続されたＰＭＯＳトランジスタＭＰ３、ソース電極
が接地電位点６に接続され、ゲート電極が接続点ｎ８を
介してプリドライバ路９ｌのＮＯＲゲートＧ２３の出力
端子に接続され、ドレイン電極が出力端子２■に接続さ
れたＮＭＯＳトランジスタＭＮ３、とから構成される。

【０１０１】入力端子１に■Ｌ■が入力された場合は、
メインドライバ回路１０ｃの第１段目のＰＭＯＳトラン
ジスタＭＰ１、ＭＰ２のゲート電極には何れも■Ｈ■が
入力されてＭＰ１がオフ、ＭＮ１がオンする。第２段目
のＭＯＳのオン／オフ動作について説明する。プリドラ
イバ回路９ｌのＮＡＮＤゲートＧ２０の第１入力端子ｎ
１には■Ｌ■レベルが入力されて、第２入力端子ｎ３に
は第１遅延回路１２を経て遅延時間Ｔ１だけ遅れて■Ｌ
■レベルが入力される。その結果ＮＡＮＤゲートＧ２０
は、遅延時間Ｔ１に依存することなく■Ｈ■レベルを出
力し、ＭＰ２はオフする。また、ＮＯＲゲートＧ２２の
第１入力端子ｎ１には■Ｌ■レベルが、また第２入力端
子ｎ３には第１遅延回路１２の遅延時間Ｔ１だけ遅延し
て■Ｌ■が入力され結果■Ｈ■レベルが出力ＭＮ２のゲ
ートに入力される。よってＭＮ２はＭＮ１にＴ１時間遅
れてオンする。

【０１０２】第３段目のオン／オフ動作について説明す
る。ＮＡＮＤゲートＧ２１の第１入力端子ｎ１には■Ｌ
■が、第２入力端子には第１遅延回路１２と第２遅延回
路１３を経てＴ１＋Ｔ２遅れで■Ｌ■が入力されるが、
Ｔ１＋Ｔ２に依存することなくＮＡＮＤのゲートＧ２０
は■Ｈ■を出力してＭＰ３はオフする。また、ＮＯＲゲ
ートＧ２３の第１入力端子ｎ１には■Ｌ■が入力されて
第２入力端子ｎ４にはＴ１＋Ｔ２遅れで■Ｌ■が入力さ
れ、■Ｈ■を出力してＭＮ２がＭＮ１に概ねＴ１＋Ｔ２
時間程度遅れてオンする。以上の結果、入力端子１に■
Ｌ■が入力されると出力端子２■には■Ｌ■が出力され
る。

【０１０３】次に入力端子１に■Ｈ■が入力されると、
メインドライバ回路１０ｃの第１段目のＭＯＳトランジ
スタのオン／オフ動作は、ＭＰ１、ＭＰ２のゲートにい
ずれも■Ｌ■レベルが入力されてＭＰ１がオンし、ＭＮ
１がオフする。第２段目のＭＰ２のゲートには、ＭＰ１
のゲートに遅れることＴ１時間後に■Ｌ■が入力されて
ＭＰ２がオンする。ＮＯＲゲートＧ２４の出力はＴ１に
依存すること無く■Ｌ■レベルを出力するので、ＭＮ２
はオフする。第３段目のＭＰ３のゲートには、ＭＰ１よ
りＴ１＋Ｔ２時間遅れて■Ｌ■が入力されてオンする。
また、ＮＯＲゲートＧ２３はＴ１＋Ｔ２に依存すること
無く■Ｌ■を出力するためＭＮ３はオフする。以上の結
果、入力端子１に■Ｈ■が入力されると出力端子２■に
は■Ｈ■が出力される。

【０１０４】実施の形態１１．以下、この発明の実施の
形態１１を図１３を用いて説明する。本実施の形態の回
路構成上の特徴は、実施の形態１０を示す図１２の出力
バッファ回路におけるプリドライバ回路９ｌを、９ｍに
置換したものである。プリドライバ回路９ｍは図１２の
接続点ｎ１と出力ＰＭＯＳトランジスタＭＰ１のゲート
間にインバータＧ１６、Ｇ１７を挿入したものである。

【０１０５】以上のように構成された出力バッファ回路
の動作について図１３により説明する。図１３におい
て、図１２との回路構成上の相違点は、接続点ｎ１１と
ＭＰ１１、ＭＮ１１のゲート間にインバータＧ１６、Ｇ
１７を挿入した点であり、本回路の論理動作は図１２と
基本的には同じである。前記インバータＧ１６、Ｇ１７
はタイミング調整用で、目的は、メインドライバ回路１
０ｃでの電源−接地間の貫通電流を抑制するものであ
る。第１段目のＭＯＳトランジスタ素子対と第２段目、
３段目の間では、オフ動作が入力端子１から各ゲートま
での素子数の違いもあり、１段目が最も早くオフし、つ
いで２、３段目が同時にオフする。このため場合によっ
ては、メインドライバ回路のＰＭＯＳ、ＮＭＯＳ両方と
もがオンする瞬間があって、電源ー接地間で貫通電流が
流れる問題があった。本実施例では、図１３の回路構成
でこの問題を解決している。

【０１０６】

【発明の効果】以上のように、本発明の半導体集積回路
装置によれば、メインドライバ回路部のトランジスタを
複数のグループに分割し、各グループはある一定時間お
いて段階的にオンするようにしたため、電源、接地に誘
導されるノイズは一定時間間隔で分散し、すなわちノイ
ズ電圧のピーク値が分散（かつ振幅は小）していること
によりノイズの影響を受けにくい。また自由に出力電圧
の遷移時間および信号の伝搬遅延時間を設定することが
できる出力バッファ回路を備えた半導体集積回路装置を
得ることができる。また、信号伝達経路に遅延回路を挿
入したことにより、メインドライバ回路部での電源電位
と接地電位間の不要な貫通電流をより抑制することがで
きる。また、遅延回路はメインドライバ回路部のＰＭＯ
Ｓトランジスタ側とＮＭＯＳトランジスタ側で共有して
いる構成のため、少ないトランジスタで出力バッファ回
路を構成することができる。またさらに、遅延回路を内
部回路構成用のトランジスタで内部回路領域に構成すれ
ば、出力バッファ回路の占める面積を小さくすることが
でき、それによりＬＳＩチップサイズ全体をより小さく
することもできる。

【０１０７】また、請求項１、請求項２、請求項５、請
求項６、請求項９の発明によれば、コントロール端子に
より出力バッファ回路をハイインピーダンスにすること
ができるため、入力バッファ回路と組み合わせて入出力
バッファ回路を構成することができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１の構成を示す回路図
である。

【図２】出力ドライバ最終段の等価回路図である。

【図３】この発明および従来の電源・接地に現われる
ノイズの概念図である。

【図４】この発明の実施の形態２の構成を示す回路図
である。

【図５】この発明の実施の形態３の構成を示す回路図
である。

【図６】この発明の実施の形態４の構成を示す回路図
である。

【図７】この発明の実施の形態５の構成を示す回路図
である。

【図８】この発明の実施の形態６の構成を示す回路図
である。

【図９】この発明の実施の形態７の構成を示す回路図
である。

【図１０】この発明の実施の形態８の構成を示す回路
図である。

【図１１】この発明の実施の形態９の構成を示す回路
図である。

【図１２】この発明の実施の形態１０の構成を示す回
路図である。

【図１３】この発明の実施の形態１１の構成を示す回
路図である。

【図１４】この発明の出力トランジスタの動作タイミ
ングを示すタイムチャートである。

【図１５】従来例１の半導体集積回路装置の構成を示
す回路図である。

【図１６】従来例２の半導体集積回路装置の構成を示
す回路図である。

【図１７】この発明および従来例における電源・接地
ノイズの概念図である。

【符号の説明】

１信号入力端子、２信号入出力端子、２■ 信号出
力端子、３コントロール端子、４内部回路への出力
端子、５電源電位点、６接地電位点、７入力バッフ
ァ回路部、８コントロール回路部、９プリドライバ
回路部、１０メインドライバ回路部、１１出力バッフ
ァ回路部、１２遅延回路、１３遅延回路。

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板の一主面
上に形成され、信号入力端子とコントロール端子、および第１の出力端
子、第２の出力端子を有する入出力コントロール回路部
と、第１の入力端子が前記第１の出力端子と、また第２の入
力端子が前記第２の出力端子とそれぞれ接続され、かつ
第３の出力端子、第４の出力端子、第５の出力端子、第
６の出力端子を有し、また入力が前記第１の入力端子に
接続された遅延回路を有し、さらに前記第１の入力端子
は前記第４の出力端子に接続され、さらに前記第２の入
力端子は前記第５の出力端子に接続され、また一方の入
力が前記第１の入力端子に接続され他方の入力が前記遅
延回路の出力に接続された２入力ＮＯＲゲートと、この
ＮＯＲゲートの出力に接続された第１のインバータと、
この第１のインバータの出力に前記第３の出力端子が接
続され、さらに一方の入力が前記第２の入力端子に接続
され他方の入力が前記遅延回路の出力に接続された２入
力ＮＡＮＤゲートと、このＮＡＮＤゲートの出力に接続
された第２のインバータと、この第２のインバータの出
力に前記第６の出力端子が接続されたプリドライバ回路
部と、前記第３の出力端子に接続された第３の入力端子と、前
記第４の出力端子に接続された第４の入力端子と、前記
第５の出力端子に接続された第５の入力端子と、前記第
６の出力端子に接続された第６の入力端子と、第７の出
力端子を有し、さらにそれぞれがドレイン電極を共通接
続されかつ前記第７の出力端子に接続された第１導電形
ＭＯＳトランジスタと第２導電形ＭＯＳトランジスタか
らなるトランジスタ群を２組有し、このトランジスタ群
はソース電極をそれぞれ電源電位および接地電位に接続
され、さらにゲート電極を一組は前記第３の入力端子と
前記第６の入力端子に、また他組は前記第４の入力端子
と前記第５の入力端子に接続されたメインドライバ回路
部を備え、前記第７の出力端子は信号入出力端子に接続
されていることを特徴とする半導体集積回路装置。
【請求項２】半導体基板と、この半導体基板の一主面
上に形成され、信号入力端子と第１の出力端子、第２の出力端子、第３
の出力端子、第４の出力端子を有し、また前記信号入力
端子に接続された第３のインバータと、この第３のイン
バータの出力に接続された遅延回路を有し、さらに前記
第３のインバータの出力は前記第２の出力端子および前
記第３の出力端子にそれぞれ接続され、また一方の入力
が前記第３のインバータの出力に接続され他方の入力が
前記遅延回路の出力に接続された２入力ＮＯＲゲート
と、このＮＯＲゲートの出力に接続された第１のインバ
ータと、この第１のインバータの出力に接続された前記
第１の出力端子、さらに一方の入力が前記第３のインバ
ータの出力に接続され他方の入力が前記遅延回路の出力
に接続された２入力ＮＡＮＤゲートと、このＮＡＮＤゲ
ートの出力に接続された第２のインバータと、この第２
のインバータの出力に接続された前記第４の出力端子に
より構成されるプリドライバ回路部と、前記第１の出力端子に接続された第１の入力端子と、前
記第２の出力端子に接続された第２の入力端子と、前記
第３の出力端子に接続された第３の入力端子と、前記第
４の出力端子に接続された第４の入力端子と、第５の出
力端子を有し、さらにそれぞれがドレイン電極を共通接
続されかつ前記第５の出力端子に接続された第１導電形
ＭＯＳトランジスタと第２導電形ＭＯＳトランジスタか
らなるトランジスタ群を２組有し、このトランジスタ群
はソース電極をそれぞれ電源電位または接地電位に接続
され、さらにゲート電極を一組は前記第１の入力端子と
前記第４の入力端子に、また他組は前記第２の入力端子
と前記第３の入力端子に接続されたメインドライバ回路
部を備え、前記第５の出力端子は信号出力端子に接続さ
れていることを特徴とする半導体集積回路装置。
【請求項３】前記第１のインバータは、ドレイン電極
を共通接続され出力とした第１導電形ＭＯＳトランジス
タと第２導電形ＭＯＳトランジスタで構成され、さらに
少なくとも１個以上の他の第２導電形ＭＯＳトランジス
タがソース電極とドレイン電極との接続によって、前記
第２導電形ＭＯＳトランジスタと接続され、かつ前記Ｍ
ＯＳトランジスタのゲート電極がすべて共通接続されて
入力として構成されており、また前記第２のインバータ
は、ドレイン電極を共通接続され出力とした第１導電形
ＭＯＳトランジスタと第２導電形ＭＯＳトランジスタで
構成され、さらに少なくとも１個以上の他の第１導電形
ＭＯＳトランジスタがソース電極とドレイン電極との接
続によって、前記第１導電形ＭＯＳトランジスタと接続
され、かつ前記ＭＯＳトランジスタのゲート電極がすべ
て共通接続されて入力として構成されていることを特徴
とする、請求項１または請求項２のいずれかに記載の半
導体集積回路装置。
【請求項４】半導体基板と、この半導体基板の一主面
上に形成され、信号入力端子とコントロール端子、および第１の出力端
子、第２の出力端子を有する入出力コントロール回路部
と、第１の入力端子が前記第１の出力端子と、また第２の入
力端子が前記第２の出力端子とそれぞれ接続され、かつ
第３の出力端子、第４の出力端子、第５の出力端子、第
６の出力端子、第７の出力端子、第８の出力端子を有
し、また入力が前記第１の入力端子に接続された第１の
遅延回路およびこの第１の遅延回路の出力に入力が接続
された第２の遅延回路を有し、さらに前記第１の入力端
子は前記第５の出力端子に接続され、さらに前記第２の
入力端子は前記第６の出力端子に接続され、また一方の
入力が前記第１の入力端子に接続され他方の入力が前記
第１の遅延回路の出力に接続された第１の２入力ＮＯＲ
ゲートと、このＮＯＲゲートの出力に接続された第１の
インバータと、この第１のインバータの出力に前記第４
の出力端子が接続され、また一方の入力が前記第１の入
力端子に接続され他方の入力が前記第２の遅延回路の出
力に接続された第２の２入力ＮＯＲゲートと、このＮＯ
Ｒゲートの出力に接続された第２のインバータと、この
第２のインバータの出力に前記第３の出力端子が接続さ
れ、さらに一方の入力が前記第２の入力端子に接続され
他方の入力が前記第１の遅延回路の出力に接続された第
１の２入力ＮＡＮＤゲートと、このＮＡＮＤゲートの出
力に接続された第３のインバータと、この第３のインバ
ータの出力に前記第７の出力端子が接続され、また一方
の入力が前記第２の入力端子に接続され他方の入力が前
記第２の遅延回路の出力に接続された第２の２入力ＮＡ
ＮＤゲートと、このＮＡＮＤゲートの出力に接続された
第４のインバータと、この第４のインバータの出力に前
記第８の出力端子が接続されたプリドライバ回路部と、前記第３の出力端子に接続された第３の入力端子と、前
記第４の出力端子に接続された第４の入力端子と、前記
第５の出力端子に接続された第５の入力端子と、前記第
６の出力端子に接続された第６の入力端子と、前記第７
の出力端子に接続された第７の入力端子と、前記第８の
出力端子に接続された第８の入力端子と、第９の出力端
子とを有し、さらにそれぞれがドレイン電極を共通接続
されかつ前記第９の出力端子に接続された第１導電形Ｍ
ＯＳトランジスタと第２導電形ＭＯＳトランジスタから
なるトランジスタ群を３組有し、このトランジスタ群は
ソース電極をそれぞれ電源電位および接地電位に接続さ
れ、さらにゲート電極を一組は前記第５の入力端子と前
記第６の入力端子に、また他の一組は前記第４の入力端
子と前記第７の入力端子に、また他の一組は前記第２の
入力端子と前記第８の入力端子に接続されたメインドラ
イバ回路部を備え、前記第９の出力端子は信号入出力端
子に接続されていることを特徴とする半導体集積回路装
置。
【請求項５】半導体基板と、この半導体基板の一主面
上に形成され、信号入力端子と第１の出力端子、第２の出力端子、第３
の出力端子、第４の出力端子、第５の出力端子、第６の
出力端子を有し、また前記信号入力端子に接続された第
５のインバータと、この第５のインバータの出力に接続
された第１の遅延回路およびこの第１の遅延回路の出力
に入力が接続された第２の遅延回路を有し、さらに前記
第５のインバータの出力は前記第３の出力端子および前
記第４の出力端子にそれぞれ接続され、また一方の入力
が前記第５のインバータの出力に接続され他方の入力が
前記第１の遅延回路の出力に接続された第１の２入力Ｎ
ＯＲゲートと、このＮＯＲゲートの出力に接続された第
１のインバータと、この第１のインバータの出力に前記
第２の出力端子が接続され、また一方の入力が前記第５
のインバータの出力に接続され他方の入力が前記第２の
遅延回路の出力に接続された第２の２入力ＮＯＲゲート
と、このＮＯＲゲートの出力に接続された第２のインバ
ータと、この第２のインバータの出力に前記第１の出力
端子が接続され、さらに一方の入力が前記第５のインバ
ータの出力に接続され他方の入力が前記第１の遅延回路
の出力に接続された第１の２入力ＮＡＮＤゲートと、こ
のＮＡＮＤゲートの出力に接続された第３のインバータ
と、この第３のインバータの出力に前記第５の出力端子
が接続され、さらに一方の入力が前記第５のインバータ
の出力に接続され他方の入力が前記第２の遅延回路の出
力に接続された第２の２入力ＮＡＮＤゲートと、このＮ
ＡＮＤゲートの出力に接続された第４のインバータと、
この第４のインバータの出力に前記第６の出力端子が接
続されたプリドライバ回路部と、前記第１の出力端子に接続された第１の入力端子と、前
記第２の出力端子に接続された第２の入力端子と、前記
第３の出力端子に接続された第３の入力端子と、前記第
４の出力端子に接続された第４の入力端子と、前記第５
の出力端子に接続された第５の入力端子と、前記第６の
出力端子に接続された第６の入力端子と、第７の出力端
子とを有し、さらにそれぞれがドレイン電極を共通接続
されかつ前記第７の出力端子に接続された第１導電形Ｍ
ＯＳトランジスタと第２導電形ＭＯＳトランジスタから
なるトランジスタ群を３組有し、このトランジスタ群は
ソース電極をそれぞれ電源電位および接地電位に接続さ
れ、さらにゲート電極を一組は前記第３の入力端子と前
記第４の入力端子に、また他の一組は前記第２の入力端
子と前記第５の入力端子に、また他の一組は前記第１の
入力端子と前記第６の入力端子に接続されたメインドラ
イバ回路部を備え、前記第７の出力端子は信号出力端子
に接続されていることを特徴とする半導体集積回路装
置。
【請求項６】前記第１のインバータおよび前記第２の
インバータは、ドレイン電極を共通接続され出力とした
第１導電形ＭＯＳトランジスタと第２導電形ＭＯＳトラ
ンジスタで構成され、さらに少なくとも１個以上の他の
第２導電形ＭＯＳトランジスタがソース電極とドレイン
電極との接続によって、前記第２導電形ＭＯＳトランジ
スタと接続され、かつ前記ＭＯＳトランジスタのゲート
電極がすべて共通接続されて入力として構成されてお
り、また前記第３のインバータおよび前記第４のインバ
ータは、ドレイン電極を共通接続され出力とした第１導
電形ＭＯＳトランジスタと第２導電形ＭＯＳトランジス
タで構成され、さらに少なくとも１個以上の他の第１導
電形ＭＯＳトランジスタがソース電極とドレイン電極と
の接続によって、前記第１導電形ＭＯＳトランジスタと
接続され、かつ前記ＭＯＳトランジスタのゲート電極が
すべて共通接続されて入力として構成されていることを
特徴とする請求項４または請求項５のいずれかに記載の
半導体集積回路装置。
【請求項７】半導体基板と、この半導体基板の一主面
上に形成され、信号入力端子とコントロール端子、および第１の出力端
子、第２の出力端子を有する入出力コントロール回路部
と、第１の入力端子が前記第１の出力端子と、また第２の入
力端子が前記第２の出力端子とそれぞれ接続され、さら
に前記第１の入力端子には第１のインバータが、また前
記第２の入力端子には第２のインバータがそれぞれ接続
され、かつ第３の出力端子、第４の出力端子、第５の出
力端子、第６の出力端子、第７の出力端子、第８の出力
端子を有し、また入力が前記第１のインバータの出力に
接続された第１の遅延回路およびこの第１の遅延回路の
出力に入力が接続された第２の遅延回路を有し、さらに
前記第１のインバータの出力は第３のインバータを介し
て前記第５の出力端子に接続され、さらに前記第２のイ
ンバータの出力は第４のインバータを介して前記第６の
出力端子に接続され、また一方の入力が前記第１のイン
バータの出力に接続され他方の入力が前記第１の遅延回
路の出力に接続された第１の２入力ＮＡＮＤゲートと、
このＮＡＮＤゲート出力に前記第４の出力端子が接続さ
れ、また一方の入力が前記第１のインバータの出力に接
続され他方の入力が前記第２の遅延回路の出力に接続さ
れた第２の２入力ＮＡＮＤゲートと、このＮＡＮＤゲー
トの出力に前記第３の出力端子が接続され、さらに一方
の入力が前記第２のインバータの出力に接続され他方の
入力が前記第１の遅延回路の出力に接続された第１の２
入力ＮＯＲゲートと、このＮＯＲゲートの出力に前記第
７の出力端子が接続され、また一方の入力が前記第２の
インバータの出力に接続され他方の入力が前記第２の遅
延回路の出力に接続された第２の２入力ＮＯＲゲート
と、このＮＯＲゲートの出力に前記第８の出力端子が接
続されたプリドライバ回路部と、前記第３の出力端子に接続された第３の入力端子と、前
記第４の出力端子に接続された第４の入力端子と、前記
第５の出力端子に接続された第５の入力端子と、前記第
６の出力端子に接続された第６の入力端子と、前記第７
の出力端子に接続された第７の入力端子と、前記第８の
出力端子に接続された第８の入力端子と、第９の出力端
子とを有し、さらにそれぞれがドレイン電極を共通接続
されかつ前記第９の出力端子に接続された第１導電形Ｍ
ＯＳトランジスタと第２導電形ＭＯＳトランジスタから
なるトランジスタ群を３組有し、このトランジスタ群は
ソース電極をそれぞれ電源電位および接地電位に接続さ
れ、さらにゲート電極を一組は前記第５の入力端子と前
記第６の入力端子に、また他の一組は前記第４の入力端
子と前記第７の入力端子に、また他の一組は前記第２の
入力端子と前記第８の入力端子に接続されたメインドラ
イバ回路部を備え、前記第９の出力端子は信号入出力端
子に接続されていることを特徴とする半導体集積回路装
置。
【請求項８】半導体基板と、この半導体基板の一主面
上に形成され、信号入力端子と第１の出力端子、第２の出力端子、第３
の出力端子、第４の出力端子、第５の出力端子を有し、
また前記信号入力端子に接続された第１のインバータ
と、この第１のインバータに直列に接続された第２のイ
ンバータと、この第２のインバータの出力に接続された
第１の遅延回路およびこの第１の遅延回路の出力に入力
が接続された第２の遅延回路を有し、さらに前記第１の
インバータの出力は前記第３の出力端子に接続され、ま
た一方の入力が前記第２のインバータの出力に接続され
他方の入力が前記第１の遅延回路の出力に接続された第
１の２入力ＮＡＮＤゲートと、このＮＡＮＤゲートに前
記第２の出力端子が接続され、また一方の入力が前記第
２のインバータの出力に接続され他方の入力が前記第２
の遅延回路の出力に接続された第２の２入力ＮＡＮＤゲ
ートと、このＮＡＮＤゲートの出力に前記第１の出力端
子が接続され、さらに一方の入力が前記第２のインバー
タの出力に接続され他方の入力が前記第１の遅延回路の
出力に接続された第１の２入力ＮＯＲゲートと、このＮ
ＯＲゲートの出力に前記第４の出力端子が接続され、さ
らに一方の入力が前記第２のインバータの出力に接続さ
れ他方の入力が前記第２の遅延回路の出力に接続された
第２の２入力ＮＯＲゲートと、このＮＯＲゲートの出力
に前記第５の出力端子が接続されたプリドライバ回路部
と、前記第１の出力端子に接続された第１の入力端子と、前
記第２の出力端子に接続された第２の入力端子と、前記
第３の出力端子に接続された第３の入力端子と、前記第
４の出力端子に接続された第４の入力端子と、前記第５
の出力端子に接続された第５の入力端子と、第６の出力
端子とを有し、さらにそれぞれがドレイン電極を共通接
続されかつ前記第６の出力端子に接続された第１導電形
ＭＯＳトランジスタと第２導電形ＭＯＳトランジスタか
らなるトランジスタ群を３組有し、このトランジスタ群
はソース電極をそれぞれ電源電位および接地電位に接続
され、さらにゲート電極を一組は共通接続されて前記第
３の入力端子に、また他の一組は前記第２の入力端子と
前記第４の入力端子に、また他の一組は前記第１の入力
端子と前記第５の入力端子に接続されたメインドライバ
回路部を備え、前記第６の出力端子は信号出力端子に接
続されていることを特徴とする半導体集積回路装置。
【請求項９】前記第１のインバータと前記第３の出力
端子の間に第３のインバータおよび第４のインバータを
直列に接続したプリドライバ回路により構成されること
を特徴とする請求項８に記載の半導体集積回路装置。