JPH11355669A - 高速ｃｍｏｓ画像列相関二重サンプリング回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳ撮像素子における相関二重サンプリ
ング回路を提供する。 【解決手段】 相関二重サンプリング回路１０は、画素
アレイ１の各列に割当てられる第１サンプリング回路６
と、各列に対する第１サンプリング回路６に各列を作動
的に接続する転送回路と、その各々が第１サンプリング
回路６のサブセットに接続される複数の第２サンプリン
グ回路７とを備える。相関二重サンプリング回路１０
は、第１サンプリング回路６は各列毎に有するが、第２
サンプリング回路７は複数の列間で共有することが可能
であるため、面積が小さく製造コストが安価な相関二重
サンプリング回路を提供することが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＳ画像に関
し、特にＣＭＳ画像において用いられる相関二重サンプ
リング回路に関する。

【０００２】

【従来の技術】現在、固体画像センサは、自己走査ダイ
オードアレイ、電荷注入デバイス（ＩＤ）アレイ、電荷
結合デバイス（ＣＣＤ）アレイの実質的に３つの異なる
技術から形成される。これらの３つの技術はどれも半導
体プロセスによるのであるが、これには集積度の向上を
制限するような固有の制限がある。固体画像センサの技
術は、その製造にＣＭＳ処理を使用できるところまで発
展している。ＣＭＳ技術を使用することによって集積度
を高くでき、アナログおよびデジタル回路の双方を同じ
シリコンチップ内にセンサアレイとして組み込むことが
できる。さらに、集積度が高くなることにより、解像度
を高くでき、高速化できる。通常の使用中は、個々のチ
ャネルを表す何百という異なる信号がセンサアレイの出
力に同時に存在する。これらの信号は処理を行ってデジ
タル信号に変換する必要がある。しかし、プロセスのば
らつき（これらのデバイスの製造に使用するどのプロセ
スにも存在し、排除することができない）により、各列
専用の種々の回路間でオフセットが生じ、「列パターン
ノイズ」や「固定パターンノイズ」といわれるものが生
じてしまう。

【０００３】

【発明が解決しようとする課題】１０ビット解像度、毎
秒２４フレームといった高解像度および高速度が望まれ
る撮像システムでは、どの大型画像アレイについてもア
ナログ−デジタル変換を行う前に「固定パターンノイ
ズ」を除去する必要がある。一般に、従来の装置では、
固定パターンノイズを除去するのにセンサ内の各列につ
いて二重サンプリング回路を使用する。これらの従来の
相関二重サンプリング回路では、すべての列について二
重サンプリング回路を割当てるため、電力の損失が大き
くなり、速度は遅く、固定パターンノイズは部分的にし
か除去されず、各列について二重サンプリングを与える
ために必要なシリコン面積が大きくなり、付加的な回路
を形成するのにプロセスが複雑になり、コストが高くな
るといった欠点がある。

【０００４】上述のことより、シリコンおよび電力を大
量に必要とすることなく、ＣＭＳ環境においてＣＤＳを
行うのに使用できる方法および装置が当該分野で必要と
されていることが明らかであろう。以下に説明するよう
に、本発明によってこれらのおよび他の問題が解決され
る。

【０００５】

【課題を解決するための手段】本発明は、新規な列相関
二重サンプリング（ＣＤＳ）回路であって、第１のサン
プリング回路を各列に配置して第２のサンプリング回路
は種々の列間で共有することにより二重サンプリングを
行い、それによって従来の装置に比べて、必要なシリコ
ン空間がはるかに小さく、製造が安価で、電力の損失が
小さく、高速で動作し、固定パターンノイズの除去を向
上し、必要な製造工程が少ない回路に関する。

【０００６】本発明のＣＤＳ回路は、従来の装置と比べ
て、種々の設計パラメータ、例えば、小型、７０％の速
度上昇、電力損失の低減、そしてより重要なことには固
定パターンノイズの大幅な除去といった設計パラメータ
を満足させることを意図したものである。リセットクロ
ック、信号クロック、および列選択クロックを含む標準
制御クロック以外の制御クロックは必要としない。これ
らの標準クロックは、半導体ベースの撮像素子を使用す
るどの撮像アレイの応用でも一般に必要とされるもので
あり、比較的単純なデジタル制御回路で供給できる。本
発明で実現するＣＤＳ回路は、毎秒３０００万サンプル
と速い速度で動作でき、電力の損失は（１２００列アレ
イで）１３ｍＷ未満である。本発明は、固定パターンノ
イズをほぼ１００％まで除去する能力を備える。

【０００７】本発明のこれらのおよび他の特徴および利
点は、以下を備える相関二重サンプリングユニットによ
って提供される。すなわち、前記ユニットは、一連の行
および列に配置された複数の光検出器を有する画像セン
サと、行アドレス回路と、列アドレス回路と、各列に割
当てられる第１サンプルホールド回路と、各列に割当て
られたサンプルホールド回路にその列を作用するように
接続する転送回路と、第１サンプルホールド回路のサブ
セットにその各々が作用するように接続される複数の第
２サンプルホールド回路とを備える。

【０００８】

【発明の実施の形態】図１は、信号シリコンチップ上の
ＣＭＯＳベースの画像センサ５である本発明の好適な実
施形態を示している。画像センサ５は、複数の行および
列に配置された画素アレイ１を有し、その行および列は
行選択回路２および列選択回路３によって個々に選択可
能である。各列の画素は、相関二重サンプリング回路
（ＣＤＳ）１０によって二重サンプリングされる。包括
的に、第１サンプリング回路６および第２サンプリング
回路７が相関二重サンプリングユニット１０を構成す
る。列の画素は、まず、各列について第１サンプリング
回路が１つという割合で配置された複数の第１サンプリ
ング回路によってサンプリングされる。第１サンプリン
グ回路によって初期サンプリングが行われてから、第２
サンプリング回路によって各列出力の第２サンプリング
が行われる。

【０００９】図２は、相関二重サンプリング回路（以
下、ＣＤＳとする）１０の概略図であり、各奇数および
偶数列のための第１サンプリング回路６及び第２サンプ
リング回路７の１つを示す。奇数列用第１クランプ回路
１１および偶数列用第１クランプ回路１２は同一のもの
であり、それぞれ奇数列用第２クランプ回路２１および
偶数列用第２クランプ回路２２と動作する。図２は、図
示の目的のために奇数および偶数第１クランプ回路１
１，１２を１つずつしか示していない。第１サンプリン
グ回路６は、各列について第１クランプ回路１１が１つ
の割合で設けられる。好適な実施形態では、奇数列に対
して第２クランプ回路２１を１つだけ、偶数列に対して
第２クランプ回路２２を１つだけ使用しているが、第１
クランプ回路と第２クランプ回路の数の組合わせは数多
く可能であり、図２は好適な実施形態を図示するのにす
ぎないことに留意されたい。奇数および偶数列に対して
第２クランプ回路２１，２２をこのように選択する理由
についてはさらに後述する。

【００１０】ここで図１と図２を合わせて参照して、ア
ドレスされた各列の行を行選択回路２により特定する
と、画像センサ１からの信号がＣＤＳ１０に供給され
る。アドレス指定された画素行全体が、その蓄積された
光発生電荷を第１サンプリング回路６に転送させ、ここ
でそのそれぞれの電荷に対して列ごとにアドレスでき
る。各列は第１クランプ回路を有しており、第１クラン
プ回路が１，２，３，…，ｎ−１，ｎ個（ｎは画像セン
サ１における列の数）あるように、第１クランプ回路と
関連付けされている。図２の第１クランプ回路１１，１
２は第１サンプリング回路６を表しており、第１クラン
プ回路１１，１２のみが図示されているが、上述のよう
に、列の数と同じ数の第１クランプ回路が存在する。画
素に蓄積された電荷を表す電気信号が、選択された行か
らＣＤＳ１０の第１クランプ回路１１，１２内のノード
Ｖｉｎ_nおよびＶｉｎ_n-1に出力され、これらの信号をサ
ンプリングして保持（サンプルホールド）する。

【００１１】ここで図３のタイミング図を参照すると、
図２に示されるＣＤＳ１０と関連して使用されるクロッ
ク信号が示される。これらのクロック信号は、ノードＶ
ｉｎ_nおよびＶｉｎ_n-1にある信号に対して約３ボルトの
ＣＭＯＳクロックレベルを使用してＣＤＳ１０に対する
サンプリング基準を与える。ＣＤＳ１０で使用する基準
とは、（１）その画素の基準値となる各画素のリセット
値と、（２）その同じ画素の実際の信号レベル、であ
る。第１クランプ回路１１，１２の各々にはコンデンサ
Ｃ_sが設けられて、それぞれノードＶｉｎ_nおよびＶｉｎ
_n-1の信号を表す電荷を蓄積する。リセット値は、サン
プルホールドリセット信号Φ_shrがその行のすべての画
素に与えられた後、各画素の基準として得られる。サン
プルホールドリセット信号Φ_shrはまた、アクティブハ
イクロックとしてスイッチＳ１，Ｓ２の各々に与えられ
て、スイッチＳ１，Ｓ２を閉じる。ｎ個の第１クランプ
回路（２つの第１クランプユニット１１，１２のみが図
示されている）の各々でスイッチＳ１を閉じると、現在
Ｖｉｎノードにある信号がコンデンサＣ_sのＶｉｎノー
ドに隣接した側に与えられる。スイッチＳ２を閉じる
と、コンデンサＣ_sの反対側がそれに印加される基準電
圧Ｖｒｅｆを有することとなり、コンデンサＣ_sにかか
る電圧が、任意の画素のリセット後、Ｖ_ref‐Ｖ_inに等
しくなる。図２において、スイッチＳ１，Ｓ２，Ｓ３，
Ｓ４，ＳａおよびＳｂは従来のトランジスタの構成であ
ることを理解されたい。

【００１２】引き続き図２と図３をあわせて参照する
と、第１クランプ回路１１，１２の各々に対してスイッ
チＳ３が設けられる。Ｓ３は、そのそれぞれの列が選択
されたときのみに閉じるものである。例えば、Φ_{col_n}
（好適な実施形態においてはアクティブハイクロック信
号）がＳ３に与えられると、ｎ番目の列のＳ３スイッチ
が閉じ、ｎ番目の列が選択されたことを示す。その列が
選択されていなければ、Ｓ３は開いたままであって、基
準信号Ｖ_refが線形利得増幅器４１の入力に達すること
がないようにする。第１クランプ回路１１，１２は、そ
れぞれ信号Ｖｉｎ_n，Ｖｉｎ_n-1の初期サンプリングを行
う。信号Ｖｉｎ_n，Ｖｉｎ_n-1は、サンプリングされてか
ら、ＰＭＯＳソースフォロワを含む線形利得回路の第１
段の入力に供給される。線形利得増幅器の第２段は、Ｎ
ＭＯＳソースフォロワである。

【００１３】どの画素のリセット電圧レベルも以下のよ
うにしてまずコンデンサＣ_sに蓄積される。すなわち、
リセット信号、クロックΦ_shrをスイッチＳ１およびＳ
２に与えて、これらのスイッチを閉じ、リセット電圧レ
ベルがコンデンサＣ_sの一方側に与えられ、コンデンサ
Ｃ_sのＰＭＯＳソースフォロワ入力と同じノードの側を
Ｖｒｅｆの直流電圧にクランプする。すると、Ｃ_sにか
かる電圧はＶ_ref−Ｖ_{sh r}となる。クロックΦ_shrはロー
となり、スイッチＳ１およびＳ２が開き、コンデンサＣ
_sは、それにかかる電圧はＶ_ref−Ｖ_shrのままで、フロ
ーティング（浮動）状態となる。信号クロックΦ_shsが
スイッチＳ４に与えられて（図３参照）スイッチＳ４を
閉じ、その画素の信号電圧レベルがコンデンサＣ_sの入
力ノードに与えられる。

【００１４】通常の動作においては、列Ｎ−１が読み出
されているとき、第１クランプユニット１２は、いわゆ
る「出力」段階とされ、第１クランプユニット１２と関
連する第２クランプユニット２２に出力する。列Ｎ−１
が出力段階にあるとき、スイッチＳ３を閉じることによ
って、Ｖ_refがＰＭＯＳソースフォロワ５２の入力に与
えられる。また、第２クランプ回路２２の出力側のスイ
ッチＳ_dを開くことにより、Ｖ_refが出力バッファ７５に
与えられるのを阻止する。これにより、すでに第２クラ
ンプ回路に蓄積されている電荷を出力バッファ７５に与
えることが可能となる。

【００１５】次に読み出すべき列は列Ｎであり、いわゆ
る「確定」段階に入る。確定段階では、第１クランプ回
路１１のＳ₂は開いたままとされ、第１クランプ回路１
１のコンデンサＣ_sの出力がその蓄積した電荷をＰＭＯ
Ｓソースフォロワ５１の入力に与えることが可能とな
る。列Ｎの線形利得増幅器４１におけるＮＭＯＳソース
フォロワ６１は、列バス６０、即ち出力１で使用される
金属線をプリチャージして、金属線に固有の寄生容量Ｃ
_pを克服する。本発明においてより重要なのは、確定段
階においてスイッチＳ_aは開いたままとされ、第２クラ
ンプ回路２１を出力バッファ７５から分離し、スイッチ
Ｓ_cは閉じられて、Ｖ_refを第２クランプ回路２１の出力
側に与えることである。このように、線形利得増幅器４
１のＮＭＯＳソースフォロワ６１が出力バス出力７０１
をプリチャージするとき、第２クランプ回路２１のコン
デンサはその出力側においてＶ_refに関してプリチャー
ジされる。これらの設計パラメータを簡単にするため
に、デジタル論理回路３１，３２は現在読み出している
列および次に読み出す列の両方の線形利得増幅器を可能
化（イネーブル）する。したがって、列Ｎ−１が出力段
階にあり、列Ｎが確定段階にあるとき、ＮＯＲゲート３
１，３２を介して（列Ｎ−１およびＮの）列選択信号Φ
_{col_n-1}，Φ_{col_n}をデコードすることにより、列Ｎ−１
およびＮの線形利得増幅器４１，４２が可能化される。
デジタル論理回路は、現在読み出されている列と次に読
み出すべき列の状態を使用して、現在読み出されている
列と次に読み出されるべき列の線形利得増幅器がイネー
ブルされている状態にする。各列についてこの基本機構
を繰り返し、ＣＤＳのスループットを増大する。

【００１６】上述のように、Φ_shrクロックが発生した
後、コンデンサＣ_sにかかる電圧はＶ_ref−Ｖ_shrであ
る。スイッチＳ１，Ｓ２，Ｓ３，およびＳ４は開いたま
まであり、コンデンサＣ_sはフローティング状態、つま
り、コンデンサに蓄積された電荷には損失経路がないた
め、Ｑ₁＝Ｃ_s ^*（Ｖ_ref−Ｖ_shr）と変化のない状態であ
る。従って、クロックΦ_shsがスイッチＳ４に与えられ
た後、コンデンサＣ_sの出力側での電圧の値をＶ_xで表す
とし、Ｖｉｎノードで受ける信号電位がＶ_sigとする
と、電荷Ｑ₂＝Ｃ_s*（Ｖ_x−Ｖ_sig）は、Ｑ₁＝Ｃ_s ^*（Ｖ
_ref−Ｖ_shr）の電荷と等しくなる。これは、フローティ
ングコンデンサＣ_sに蓄積された電荷が、コンデンサＣ_s
のＰＭＯＳ入力側のノードがフローティング状態である
ために、一定のままであるからである。したがって、各
ＰＭＯＳソースフォロワの入力に存在する電位レベル
は、Ｖ_x＝Ｖ_ref−Ｖ_shr＋Ｖ_sigまたはＶ_ref−（Ｖ_shr−
Ｖ_sig）である。

【００１７】線形利得回路４１，４２は、少なくとも１
つのＰＭＯＳソースフォロワ回路５１，５２と、少なく
とも１つのＮＭＯＳソースフォロワ６１，６２を備え、
レベルシフトおよび電圧利得補償を与える。好適な実施
形態では、線形利得増幅器４１，４２が使用するＰＭＯ
Ｓソースフォロワ５１，５２は、トランジスタゲート容
量によって起こる信号エラーを低減する小型Ｐ型トラン
ジスタを備え、ＮＭＯＳソースフォロワ６１，６２は、
大型Ｎ型トランジスタを備えて、列出力７０，７１の大
きな容量性負荷を駆動するバッファとして機能し、これ
らの出力７０，７１と第２クランプ回路２１，２２をプ
リチャージ、駆動する。ＣＤＳ１０の構成を変える場合
には、設計パラメータが様々であるため、これとは異な
る設計を使用してもよいことを理解されたい。例えば、
本発明の好適な実施形態では、奇数および偶数列に対し
てそれぞれ第２クランプ回路２１，２２を１つずつしか
使用していないが、第２クランプ回路の数を多くするよ
うな構成とした場合には、駆動する必要のある容量性負
荷が小さくなり、設計上考慮すべき点も異なる。このよ
うな設計上の変更等は当業者には明らかであろう。本発
明では線形利得増幅器を使用しているが、線形利得増幅
器だけでなく、別の増幅器の使用も考えられ、好適な実
施形態の一部はその不可欠な要素ではないことを理解さ
れたい。

【００１８】上述のように、Φ_col(N-1)がハイである
間、列Ｎ−１が出力段階にあり、列Ｎは確定段階にあっ
て、列Ｎ−１および列Ｎの双方の線形利得増幅器４１，
４２が可能化される。しかし、スイッチＳ３は、出力段
階にある列である列Ｎ−１のみについて可能化され、Ｐ
ＭＯＳソースフォロワ５２の入力をＶ_ref電位レベルと
し、出力６２バスへの電圧出力が以下の式のようにな
る。

【００１９】

【数１】 Ｖ（出力６２）＝β・γ・Ｖ_ref＋γ・Δｐ＋△Ｎ・・・（１） ここで、βはＰＭＯＳソースフォロワの電圧利得、γは
ＮＭＯＳソースフォロワの電圧利得、ΔｐおよびΔＮ
は、それぞれＰＭＯＳおよびＮＭＯＳソースフォロワに
関するオフセットである。オフセットΔｐおよびΔＮ
は、プロセスに依存するＤＣ値であって、トランジスタ
によって最大２０％変動し、このことが、コンデンサＣ
_Sを用いてリセット値に対する電圧差を蓄積する主な理
由である。

【００２０】Φ_col(N-1)がハイであり、列Ｎ−１が出力
段階にあって、上記（１）式で表される電位が出力６２
バスに与えられる間、スイッチＳ_bは、列アドレスバス
の最下位ビットであるＤｅｃ＿０によって閉じられ、第
２クランプ回路２２で蓄積された電荷が、第２クランプ
回路２２内のコンデンサから出力バッファ７５に読み出
されており、以下の式によって表される出力をもたら
す。

【００２１】

【数２】 Ｖ（出力）＝Ｖ_ref＋β・γ・［Ｖ_shr（Ｎ−１）−Ｖ_sig（Ｎ−１）］・・・ （２） 列Ｎ−１が上式（１）及び（２）における関係によって
表されるような出力段階にある時、同時に、列Ｎは確定
段階にあって、列出力６２バスのバスラインにおける固
有寄生容量Ｃ_Pをプリチャージするとともに、選択され
る準備のできているＮ−１列画素信号で蓄積された電荷
を表す、コンデンサＣ_Sに蓄積された初期クランプ信号
で容量性第２クランプ回路２１をプリチャージする。第
２クランプ回路２１内のクランプコンデンサに蓄積され
た電荷は次式によって表される。

【００２２】

【数３】 Ｑ＝Ｃ・｛Ｖ_ref−β・γ・Ｖ_ref＋β・γ・［Ｖ_shr（Ｎ）−Ｖ_sig（Ｎ）］− γ・△ｐ−△Ｎ｝・・・（３） 確定段階において、列Ｎの第１クランプ回路１１のスイ
ッチＳ２およびＳ３は開いたままであり、ＰＭＯＳソー
スフォロワ５１の入力ノードがコンデンサＣ_Sにかかる
電圧降下のレベルでフローティングする状態とする。こ
れは、Ｖ_ref−Ｖ_shr＋Ｖ_sigであって、上述のように、
これはクロックΦ_shrおよびΦ_shsの発生後にセットされ
る電位レベルである。ＮＭＯＳソースフォロワ６１は、
チャネル出力７０バスを次式で表される電圧レベルに駆
動する。

【００２３】

【数４】 Ｖ（出力）＝βγ・［Ｖ_refー（Ｖ_rst（Ｎ）−Ｖ_sig（Ｎ）］＋γ・△ｐ＋△ Ｎ・・・（４） ここで、上述の列Ｎの場合と同様に、βおよびγはＮＭ
ＯＳおよびＰＭＯＳソースフォロワの電圧利得、Δｐ，
ΔＮは、ＮＭＯＳおよびＰＭＯＳソースフォロワのオフ
セットである。

【００２４】次のサイクルで、列Ｎが出力段階となり、
Φ_{col_N}が「ハイ」となって、列Ｎおよび列(Ｎ＋１)が選
択される。Ｎ番目の列が出力段階となり、（Ｎ＋１）番
目の列が確定段階となる。Ｓ_aスイッチが第２クランプ
回路２１を選択し、第２クランプ回路２１内の内部コン
デンサに蓄積された電荷を出力バッファ７５に与え、次
式によって表されるＣＤＳ１０の出力電圧を生成する。

【００２５】

【数５】 Ｖ（出力）＝Ｖ_ref＋β・γ・［Ｖ_shr（Ｎ）−Ｖ_sig（Ｎ）］・・・（５） 上記（５）式によって表される出力を与えるのと同時
に、列Ｎ＋１の第２クランプ回路２２のコンデンサは、
次式に従って充電される。

【００２６】

【数６】 Ｑ＝Ｃ・｛Ｖ_ref−β・γ・［Ｖ_shr（Ｎ＋１）−Ｖ_sig（Ｎ＋１）］−γ・△ ｐ−△Ｎ｝・・・（６） 上述のように、各列の各画素が出力バッファ７５を介し
て単一のアナログ−デジタルコンバータに出力する。従
来のＣＭＯＳベースの画像形成装置は、アナログ−デジ
タルコンバータに大きなシリコン空間を使用していた。
従来装置では、一般に各列ごとに設けられる第２クラン
プ回路に対してさらに空間が必要であった。本発明は第
２クランプ回路の数を大きく減らすだけでなく、設けら
れるアナログ−デジタルコンバータを１つだけにするこ
とを可能にする。ある行のすべての列の画素が出力され
ると、次の行が選択され、その列の画素が上述のように
出力される。

【００２７】上述のように、好適な実施形態では線形利
得増幅器４１，４２は大型トランジスタＮＭＯＳソース
フォロワ６１，６２と小型トランジスタベースのＰＭＯ
Ｓソースフォロワ５１，５２を使用する。好適な実施形
態では出力バッファ７５もまた、大型トランジスタＮＭ
ＯＳソースフォロワであって、第２クランプ回路２１，
２２内で蓄積された電荷から生成された電圧で１ｍＡの
電流を発生することができる。ＣＤＳ１０のタイミング
は、ＰＭＯＳソースフォロワ５１，５２の入力に与えら
れる初期クランプ電荷がそのそれぞれの第２クランプ回
路２１，２２に２０ナノ秒以内に達するようにされる。
第２クランプ回路２１，２２内に保持される電荷は、
(出力段階において)５ナノ秒以内に出力バッファの出力
に達する。出力バッファ７５で得られる信号ベースの電
流は、好適な実施形態では２５ナノ秒の間有効である。
この結果、選択された第２クランプ回路(２１または２
２）から出力バッファ７５を介した合計遅延が３０ナノ
秒となり、好適な実施形態で考慮している３０００万サ
ンプルのサンプリング周波数と一致する。コンデンサＣ
_Sおよび容量性第２クランプ回路２１，２２には、漏れ
電流をのぞいて放電経路がなく、これらの回路に蓄積さ
れた電荷はすべて、基準電圧Ｖ_refが与えられてコンデ
ンサにかかる電圧をリセットしない限り、保持されるこ
とが当業者には理解されるであろう。従って、好適な実
施形態では上述のようなタイミングとしているが、当業
者には数多くのタイミング構成が容易に明らかになるで
あろう。

【００２８】ここで詳細に説明した好適な実施形態で
は、ＣＭＯＳ電源電圧は３−３．３ボルトのオーダであ
り、Ｖ_refは、約１．８ボルトとしている。Ｖ_refのこの
値は、ここで開示したように、線形利得増幅器内のＰＭ
ＯＳソースフォロワの入力に適切な量のレベルシフトを
与えるように考えられている。従来の他のＣＭＯＳ装置
は５ボルトの電源を備え、将来のＣＭＯＳ装置の電源電
圧は１．５−１．６ボルトのオーダであり、本発明の実
施形態によるとＣＭＯＳ装置においてＶ_refは０．８−
０．９ボルトであって、ＰＭＯＳソースフォロワを構成
するのに使用するトランジスタのサイズはそれによって
変動することが容易に理解されるであろう。

【００２９】これまで、発明者がもっとも好適と考える
実施形態を詳細に説明してきたが、当業者には数々の変
形が明らかであり、本発明の範囲は前掲の特許請求の範
囲によるものである。

【図面の簡単な説明】

【図１】 本発明の好適な実施形態による画像センサの
図である。

【図２】 本発明のＣＤＳの概略図である。

【図３】 本発明で使用する制御クロックの図である。

【図４】 本発明による出力波形の図である。

【符号の説明】

１ 画素、２ 行選択回路、３ 列選択回路、５ 画像
センサ、６ 第１サンプリング回路、７ 第２サンプリ
ング回路、１０ 相関二重サンプリング回路（ＣＤ
Ｓ）、１１，１２ 第１クランプ回路、２１，２２ 第
２クランプ回路、３１，３２ デジタル論理回路、４
１，４２ 線形利得増幅器、５１，５２ ＰＭＯＳソー
スフォロワ、６０ 列バス、６１，６２ ＮＭＯＳ ソ
ースフォロワ、７５ 出力バッファ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 相関二重サンプリングユニットを有する
   ＣＭＯＳ撮像素子であって、 一連の行および列に配置された複数の光検出器を有する
   画像センサと、 行アドレス回路と、 列アドレス回路と、 列の各々に割当てられる第１サンプルホールド回路と、 前記各列を各列に対する前記第１サンプルホールド回路
   に作用するように接続する転送回路と、 各々が前記第１サンプルホールド回路のサブセットに作
   用されるように接続される複数の第２サンプルホールド
   回路と、を備えることを特徴とするＣＭＯＳ撮像素子。
2. 【請求項２】 請求項１に記載の相関二重サンプリング
   ユニットであって、前記第２サンプルホールド回路をプ
   リチャージするプリチャージ回路をさらに備えることを
   特徴とする相関二重サンプリングユニット。
3. 【請求項３】 請求項２に記載の相関二重サンプリング
   ユニットであって、前記プリチャージ回路が前記第２サ
   ンプルホールド回路に電荷を与えると共に、前記第２ク
   ランプ回路に蓄積された電荷を読み出す読み出し回路を
   さらに備えることを特徴とする相関二重サンプリングユ
   ニット。