JPH1138087A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH1138087A JPH1138087A JP9195629A JP19562997A JPH1138087A JP H1138087 A JPH1138087 A JP H1138087A JP 9195629 A JP9195629 A JP 9195629A JP 19562997 A JP19562997 A JP 19562997A JP H1138087 A JPH1138087 A JP H1138087A
- Authority
- JP
- Japan
- Prior art keywords
- output amplitude
- correction
- pin driver
- delay
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000006870 function Effects 0.000 description 13
- 230000008901 benefit Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000000470 constituent Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】ピンドライバの出力振幅の変更に伴うタイミン
グ補正を、ピンドライバへの出力振幅の変更設定を受け
て直接該当する可変遅延手段ＶＤiの遅延量を補正可能
とした半導体試験装置を提供する。 【解決手段】被試験デバイスを駆動するピンドライバの
各振幅レベルにおけるタイミング差を予め求め、このタ
イミング差をゼロに遅延量補正する補正関数式の各項の
係数を求める手段を具備し、ピンドライバの出力振幅を
設定する電圧設定データを受けた都度、補正関数式によ
り可変遅延手段の遅延量を補正演算して可変遅延手段の
遅延設定値を更新する手段を具備する。
グ補正を、ピンドライバへの出力振幅の変更設定を受け
て直接該当する可変遅延手段ＶＤiの遅延量を補正可能
とした半導体試験装置を提供する。 【解決手段】被試験デバイスを駆動するピンドライバの
各振幅レベルにおけるタイミング差を予め求め、このタ
イミング差をゼロに遅延量補正する補正関数式の各項の
係数を求める手段を具備し、ピンドライバの出力振幅を
設定する電圧設定データを受けた都度、補正関数式によ
り可変遅延手段の遅延量を補正演算して可変遅延手段の
遅延設定値を更新する手段を具備する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
において、被試験デバイスのＩＣピンを駆動するピンド
ライバの出力振幅の設定変更に伴う出力タイミングの補
正に関する。
において、被試験デバイスのＩＣピンを駆動するピンド
ライバの出力振幅の設定変更に伴う出力タイミングの補
正に関する。
【０００２】
【従来の技術】従来技術例について図４の半導体試験装
置のピンドライバの出力振幅設定に係る要部構成図と、
図５のピンドライバの出力振幅と出力タイミングとの関
係図を示して以下に説明する。尚、半導体試験装置は周
知であり技術的に良く知られている為、その説明を省略
する。
置のピンドライバの出力振幅設定に係る要部構成図と、
図５のピンドライバの出力振幅と出力タイミングとの関
係図を示して以下に説明する。尚、半導体試験装置は周
知であり技術的に良く知られている為、その説明を省略
する。
【０００３】被試験デバイス（ＤＵＴ）のＩＣピンに供
給されるドライバ波形は、図４に示すように、パターン
発生器（ＰＧ）からの試験パターン信号をフォーマット
コントローラ（ＦＣ）により所定に波形整形した後、可
変遅延手段ＶＤi（ここでi＝１〜ｎとする）により所定
タイミングに調整された後、ピンドライバＤＲiでハイ
／ローの出力振幅を所定振幅にした後、ＤＵＴのＩＣピ
ンを駆動する。
給されるドライバ波形は、図４に示すように、パターン
発生器（ＰＧ）からの試験パターン信号をフォーマット
コントローラ（ＦＣ）により所定に波形整形した後、可
変遅延手段ＶＤi（ここでi＝１〜ｎとする）により所定
タイミングに調整された後、ピンドライバＤＲiでハイ
／ローの出力振幅を所定振幅にした後、ＤＵＴのＩＣピ
ンを駆動する。
【０００４】ところでピンドライバＤＲiの出力波形の
立上がりあるいは立ち下がりのスルーレートは出力振幅
に拘わらずほぼ同じ傾斜である為、出力振幅を変えると
出力タイミングがずれてしまう。この例を図５（ａ）に
示す。この例では可変遅延手段ＶＤiの設定はそのまま
で、出力振幅を１Ｖ、２Ｖ、３Ｖに各々設定変更した場
合の立上がり波形の出力タイミング例である。この図で
例えば振幅５０％点を出力タイミング点とすると各出力
振幅間でのタイミング差を生じてくることがわかる。こ
の為半導体試験装置では、ピンドライバＤＲiの出力振
幅の変更の都度、可変遅延手段ＶＤiの設定値を設定更
新している。この結果、図５（ｂ）の出力タイミング関
係図に示すように、出力振幅にかかわらず振幅５０％点
は同一の出力タイミングにて使用に供することができ
る。
立上がりあるいは立ち下がりのスルーレートは出力振幅
に拘わらずほぼ同じ傾斜である為、出力振幅を変えると
出力タイミングがずれてしまう。この例を図５（ａ）に
示す。この例では可変遅延手段ＶＤiの設定はそのまま
で、出力振幅を１Ｖ、２Ｖ、３Ｖに各々設定変更した場
合の立上がり波形の出力タイミング例である。この図で
例えば振幅５０％点を出力タイミング点とすると各出力
振幅間でのタイミング差を生じてくることがわかる。こ
の為半導体試験装置では、ピンドライバＤＲiの出力振
幅の変更の都度、可変遅延手段ＶＤiの設定値を設定更
新している。この結果、図５（ｂ）の出力タイミング関
係図に示すように、出力振幅にかかわらず振幅５０％点
は同一の出力タイミングにて使用に供することができ
る。
【０００５】
【発明が解決しようとする課題】上述説明のように、ピ
ンドライバへの出力振幅の変更設定の都度、テスタバス
を介して該当するピンドライバの可変遅延手段ＶＤiへ
設定値が転送される。ところでピンドライバＤＲiは１
テストヘッド当り多数の５００〜１０００チャンネル有
している。この為、全チャンネルに転送すると数ミリ秒
かかる。従って頻繁に出力振幅を変更する試験形態にお
いては設定値転送時間がかかってくる。当然ながらこの
転送期間はＤＵＴ試験が一時停止する期間である。この
点においてはデバイス試験のスループットの低下要因と
なり好ましくなく、実用上の難点がある。そこで、本発
明が解決しようとする課題は、ピンドライバの出力振幅
の変更に伴うタイミング補正を、ピンドライバへの出力
振幅の変更設定を受けて直接該当する可変遅延手段ＶＤ
iの遅延量を補正可能とした半導体試験装置を提供する
ことである。
ンドライバへの出力振幅の変更設定の都度、テスタバス
を介して該当するピンドライバの可変遅延手段ＶＤiへ
設定値が転送される。ところでピンドライバＤＲiは１
テストヘッド当り多数の５００〜１０００チャンネル有
している。この為、全チャンネルに転送すると数ミリ秒
かかる。従って頻繁に出力振幅を変更する試験形態にお
いては設定値転送時間がかかってくる。当然ながらこの
転送期間はＤＵＴ試験が一時停止する期間である。この
点においてはデバイス試験のスループットの低下要因と
なり好ましくなく、実用上の難点がある。そこで、本発
明が解決しようとする課題は、ピンドライバの出力振幅
の変更に伴うタイミング補正を、ピンドライバへの出力
振幅の変更設定を受けて直接該当する可変遅延手段ＶＤ
iの遅延量を補正可能とした半導体試験装置を提供する
ことである。
【０００６】
【課題を解決するための手段】第１図と第２図（ａ）と
第３図は、本発明に係る解決手段を示している。第１
に、上記課題を解決するために、本発明の構成では、被
試験デバイスを駆動するピンドライバＤＲiの出力振幅
を変えてデバイス試験をする半導体試験装置において、
ピンドライバＤＲiの出力振幅（ＶＩＨi、ＶＩＬi）を
変えて各振幅レベル（例えば５０％振幅レベル）におけ
るタイミング差を予め求め、この出力振幅に伴うタイミ
ング差をゼロに遅延量補正する補正関数式２６の各項の
係数（例えば３次方程式の場合は各項の係数ａ，ｂ，
ｃ，ｄ）を求める手段を具備し、ピンドライバＤＲiの
出力振幅を設定する電圧設定データ（ＶＩＨi、ＶＩＬ
i）を受けた都度、補正関数式２６（例えば補正関数ｆ
（ｘ））により可変遅延手段ＶＤiの遅延量を補正演算
して可変遅延手段ＶＤiの遅延設定値を直接更新する手
段を具備し、以上を各ピンドライバ毎に具備する構成手
段である。上述により、ピンドライバの出力振幅の変更
に伴うタイミング補正を、ピンドライバへの出力振幅の
変更設定を受けて直接該当する可変遅延手段ＶＤiの遅
延量を補正可能とした半導体試験装置が実現できる。
第３図は、本発明に係る解決手段を示している。第１
に、上記課題を解決するために、本発明の構成では、被
試験デバイスを駆動するピンドライバＤＲiの出力振幅
を変えてデバイス試験をする半導体試験装置において、
ピンドライバＤＲiの出力振幅（ＶＩＨi、ＶＩＬi）を
変えて各振幅レベル（例えば５０％振幅レベル）におけ
るタイミング差を予め求め、この出力振幅に伴うタイミ
ング差をゼロに遅延量補正する補正関数式２６の各項の
係数（例えば３次方程式の場合は各項の係数ａ，ｂ，
ｃ，ｄ）を求める手段を具備し、ピンドライバＤＲiの
出力振幅を設定する電圧設定データ（ＶＩＨi、ＶＩＬ
i）を受けた都度、補正関数式２６（例えば補正関数ｆ
（ｘ））により可変遅延手段ＶＤiの遅延量を補正演算
して可変遅延手段ＶＤiの遅延設定値を直接更新する手
段を具備し、以上を各ピンドライバ毎に具備する構成手
段である。上述により、ピンドライバの出力振幅の変更
に伴うタイミング補正を、ピンドライバへの出力振幅の
変更設定を受けて直接該当する可変遅延手段ＶＤiの遅
延量を補正可能とした半導体試験装置が実現できる。
【０００７】第２図（ｂ）は、本発明に係る解決手段を
示している。第２に、上記課題を解決するために、本発
明の構成では、被試験デバイスを駆動するピンドライバ
ＤＲiの出力振幅を変えてデバイス試験をする半導体試
験装置において、ピンドライバＤＲiの出力振幅（ＶＩ
Ｈi、ＶＩＬi）を実際のデバイス試験に使用される出力
振幅に順次変え、各振幅レベル（例えば５０％振幅レベ
ル）におけるタイミング差を予め求め、この出力振幅に
伴うタイミング差をゼロに遅延量補正する補正データを
求める手段を具備し、前記補正データを格納する補正テ
ーブル２７を具備し、ピンドライバＤＲiの出力振幅を
設定する電圧設定データ（ＶＩＨi、ＶＩＬi）を受けた
都度、上記補正テーブル２７から出力振幅に対応する補
正データを読出して可変遅延手段ＶＤiへの設定値を補
正演算して可変遅延手段ＶＤiの遅延設定値を直接更新
する手段を具備し、以上を各ピンドライバ毎に具備する
構成手段がある。
示している。第２に、上記課題を解決するために、本発
明の構成では、被試験デバイスを駆動するピンドライバ
ＤＲiの出力振幅を変えてデバイス試験をする半導体試
験装置において、ピンドライバＤＲiの出力振幅（ＶＩ
Ｈi、ＶＩＬi）を実際のデバイス試験に使用される出力
振幅に順次変え、各振幅レベル（例えば５０％振幅レベ
ル）におけるタイミング差を予め求め、この出力振幅に
伴うタイミング差をゼロに遅延量補正する補正データを
求める手段を具備し、前記補正データを格納する補正テ
ーブル２７を具備し、ピンドライバＤＲiの出力振幅を
設定する電圧設定データ（ＶＩＨi、ＶＩＬi）を受けた
都度、上記補正テーブル２７から出力振幅に対応する補
正データを読出して可変遅延手段ＶＤiへの設定値を補
正演算して可変遅延手段ＶＤiの遅延設定値を直接更新
する手段を具備し、以上を各ピンドライバ毎に具備する
構成手段がある。
【０００８】第２図（ｃ）は、本発明に係る解決手段を
示している。第３に、上記課題を解決するために、本発
明の構成では、被試験デバイスを駆動するピンドライバ
ＤＲiの出力振幅を変えてデバイス試験をする半導体試
験装置において、ピンドライバＤＲiの出力振幅（ＶＩ
Ｈi、ＶＩＬi）を実際のデバイス試験に使用される出力
振幅に順次変え、各振幅レベル（例えば５０％振幅レベ
ル）におけるタイミング差を予め求め、この出力振幅に
伴うタイミング差をゼロに遅延量補正する遅延量設定デ
ータを求める手段を具備し、前記遅延量設定データを格
納する遅延量設定テーブル２８を具備し、ピンドライバ
ＤＲiの出力振幅を設定する電圧設定データ（ＶＩＨi、
ＶＩＬi）を受けた都度、上記遅延量設定テーブル２８
から出力振幅に対応する遅延量設定データを読出して可
変遅延手段ＶＤiの遅延設定値を直接更新する手段を具
備し、以上を各ピンドライバ毎に具備する構成手段があ
る。
示している。第３に、上記課題を解決するために、本発
明の構成では、被試験デバイスを駆動するピンドライバ
ＤＲiの出力振幅を変えてデバイス試験をする半導体試
験装置において、ピンドライバＤＲiの出力振幅（ＶＩ
Ｈi、ＶＩＬi）を実際のデバイス試験に使用される出力
振幅に順次変え、各振幅レベル（例えば５０％振幅レベ
ル）におけるタイミング差を予め求め、この出力振幅に
伴うタイミング差をゼロに遅延量補正する遅延量設定デ
ータを求める手段を具備し、前記遅延量設定データを格
納する遅延量設定テーブル２８を具備し、ピンドライバ
ＤＲiの出力振幅を設定する電圧設定データ（ＶＩＨi、
ＶＩＬi）を受けた都度、上記遅延量設定テーブル２８
から出力振幅に対応する遅延量設定データを読出して可
変遅延手段ＶＤiの遅延設定値を直接更新する手段を具
備し、以上を各ピンドライバ毎に具備する構成手段があ
る。
【０００９】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００１０】本発明実施例について図１の半導体試験装
置のピンドライバの出力振幅設定に係る要部構成図と、
図２の直接遅延量補正手段の構成例と、図３の補正曲線
の例を示して以下に説明する。尚、従来構成に対応する
要素は同一符号を付す。
置のピンドライバの出力振幅設定に係る要部構成図と、
図２の直接遅延量補正手段の構成例と、図３の補正曲線
の例を示して以下に説明する。尚、従来構成に対応する
要素は同一符号を付す。
【００１１】本発明の要部構成は、従来構成に対してピ
ンドライバへの出力振幅の変更設定を受けて可変遅延手
段ＶＤiへの直接遅延量補正手段２０を各ピンドライバ
に追加した構成で成る。直接遅延量補正手段２０の内部
構成例は、図２（ａ）に示すように、レジスタ２１と、
加算手段２２と、振幅補正量演算部２４と、補正関数式
２６とで成る。
ンドライバへの出力振幅の変更設定を受けて可変遅延手
段ＶＤiへの直接遅延量補正手段２０を各ピンドライバ
に追加した構成で成る。直接遅延量補正手段２０の内部
構成例は、図２（ａ）に示すように、レジスタ２１と、
加算手段２２と、振幅補正量演算部２４と、補正関数式
２６とで成る。
【００１２】レジスタ２１は、テスタバスから可変遅延
手段ＶＤiへ設定される遅延量設定値をこのレジスタに
ラッチ保持するものである。補正関数式２６は、補正曲
線に相似する曲線方程式である。例えば図３に示す補正
関数ｆ（ｘ）のように３次方程式の場合では、各項の係
数ａ，ｂ，ｃ，ｄの値は、複数の出力振幅における出力
タイミングのタイミング差を予め測定して求めておき、
このタイミング差をトレースする相似の関数ｆ（ｘ）と
なるように各項の係数ａ，ｂ，ｃ，ｄを予め求めてお
く。
手段ＶＤiへ設定される遅延量設定値をこのレジスタに
ラッチ保持するものである。補正関数式２６は、補正曲
線に相似する曲線方程式である。例えば図３に示す補正
関数ｆ（ｘ）のように３次方程式の場合では、各項の係
数ａ，ｂ，ｃ，ｄの値は、複数の出力振幅における出力
タイミングのタイミング差を予め測定して求めておき、
このタイミング差をトレースする相似の関数ｆ（ｘ）と
なるように各項の係数ａ，ｂ，ｃ，ｄを予め求めてお
く。
【００１３】振幅補正量演算部２４は、ピンドライバＤ
Ｒiの出力振幅を設定する電圧設定データ（ＶＩＨi、Ｖ
ＩＬi）を受けた都度、上記補正関数式２６により可変
遅延手段ＶＤiの遅延量を補正演算した結果値を加算手
段２２の一方の入力端に供給する。加算手段２２は、上
記レジスタ２１からの遅延量設定値と、前記振幅補正量
演算部２４からの補正演算値を受けて、両者を加算した
結果を、可変遅延手段ＶＤiへ供給する。これによって
図５（ｂ）に示すように直接的に任意の出力振幅におい
ても出力タイミングが同一タイミングに補正されること
となる。
Ｒiの出力振幅を設定する電圧設定データ（ＶＩＨi、Ｖ
ＩＬi）を受けた都度、上記補正関数式２６により可変
遅延手段ＶＤiの遅延量を補正演算した結果値を加算手
段２２の一方の入力端に供給する。加算手段２２は、上
記レジスタ２１からの遅延量設定値と、前記振幅補正量
演算部２４からの補正演算値を受けて、両者を加算した
結果を、可変遅延手段ＶＤiへ供給する。これによって
図５（ｂ）に示すように直接的に任意の出力振幅におい
ても出力タイミングが同一タイミングに補正されること
となる。
【００１４】上述した発明構成によれば、ピンドライバ
ＤＲiの出力振幅を設定する電圧設定データ（ＶＩＨi、
ＶＩＬi）を受けた都度、所定の補正関数ｆ（ｘ）で直
接的に出力タイミングを補正する演算をして可変遅延手
段ＶＤiの遅延量を補正する手段を具備する構成とした
ことにより、従来のようなテスタバスを介して可変遅延
手段ＶＤiへ設定値を該当するピンドライバＤＲiチャン
ネル数の転送時間が無くなる結果、出力振幅を変更する
為の一時停止期間が大幅に削減できる利点が得られる。
ＤＲiの出力振幅を設定する電圧設定データ（ＶＩＨi、
ＶＩＬi）を受けた都度、所定の補正関数ｆ（ｘ）で直
接的に出力タイミングを補正する演算をして可変遅延手
段ＶＤiの遅延量を補正する手段を具備する構成とした
ことにより、従来のようなテスタバスを介して可変遅延
手段ＶＤiへ設定値を該当するピンドライバＤＲiチャン
ネル数の転送時間が無くなる結果、出力振幅を変更する
為の一時停止期間が大幅に削減できる利点が得られる。
【００１５】尚、上述実施例の説明では、補正関数式２
６により任意の全ての出力振幅に対して出力タイミング
の補正適用が可能な場合で説明していたが、通常実用さ
れる出力振幅値は数点〜数十点程度である。この点に着
目して、所望により図２（ｂ）、（ｃ）に示す構成手段
としても良く、同様にして実施できる。即ち、第１の構
成手段は、補正関数式２６の代わりに図２（ｂ）に示す
ように、メモリによる補正テーブル２７に補正値を格納
しておき、出力振幅に対応する補正データを読出して加
算手段２２へ供給する構成手段である。この場合は通常
実用される出力振幅値を数十点程度に限定することで、
上述実施例に比較して容易に実現できる利点がある。第
２の構成手段は、図２（ｃ）に示すように、ピンドライ
バＤＲiの出力振幅（ＶＩＨ、ＶＩＬ）を実際のデバイ
ス試験に使用される出力振幅に順次変え、各振幅レベル
（例えば５０％振幅レベル）におけるタイミング差を予
め求め、この出力振幅に伴うタイミング差をゼロに遅延
量補正する遅延量設定データを求めて遅延量設定テーブ
ル２８へ格納しておく。そして、電圧設定データ（ＶＩ
Ｈi、ＶＩＬi）を受けた都度、遅延量設定テーブル２８
から出力振幅に対応する遅延量設定データを読出して可
変遅延手段ＶＤiの遅延設定値を更新する構成手段であ
る。この場合は通常実用される出力振幅値を数十点程度
に限定することで、上述実施例に比較して回路規模を低
減できる利点がある。
６により任意の全ての出力振幅に対して出力タイミング
の補正適用が可能な場合で説明していたが、通常実用さ
れる出力振幅値は数点〜数十点程度である。この点に着
目して、所望により図２（ｂ）、（ｃ）に示す構成手段
としても良く、同様にして実施できる。即ち、第１の構
成手段は、補正関数式２６の代わりに図２（ｂ）に示す
ように、メモリによる補正テーブル２７に補正値を格納
しておき、出力振幅に対応する補正データを読出して加
算手段２２へ供給する構成手段である。この場合は通常
実用される出力振幅値を数十点程度に限定することで、
上述実施例に比較して容易に実現できる利点がある。第
２の構成手段は、図２（ｃ）に示すように、ピンドライ
バＤＲiの出力振幅（ＶＩＨ、ＶＩＬ）を実際のデバイ
ス試験に使用される出力振幅に順次変え、各振幅レベル
（例えば５０％振幅レベル）におけるタイミング差を予
め求め、この出力振幅に伴うタイミング差をゼロに遅延
量補正する遅延量設定データを求めて遅延量設定テーブ
ル２８へ格納しておく。そして、電圧設定データ（ＶＩ
Ｈi、ＶＩＬi）を受けた都度、遅延量設定テーブル２８
から出力振幅に対応する遅延量設定データを読出して可
変遅延手段ＶＤiの遅延設定値を更新する構成手段であ
る。この場合は通常実用される出力振幅値を数十点程度
に限定することで、上述実施例に比較して回路規模を低
減できる利点がある。
【００１６】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述発明の構成によれば、ピ
ンドライバＤＲiの出力振幅を設定する電圧設定データ
（ＶＩＨi、ＶＩＬi）を受けた都度、第１に所定の補正
関数ｆ（ｘ）で直接的に出力タイミングを補正する演算
をして可変遅延手段ＶＤiの遅延量を補正する手段、あ
るいは第２に出力振幅に対応する補正データを補正テー
ブル２７に格納しておき、出力振幅に対応する補正デー
タを読出して直接的に出力タイミングを補正する演算を
して可変遅延手段ＶＤiの遅延量を補正する手段あるい
は第３に出力振幅に対応する遅延量設定データを遅延量
設定テーブル２８に格納しておき、出力振幅に対応する
遅延量設定データを読出して直接的に可変遅延手段ＶＤ
iの遅延量を更新する手段を具備する構成としたことに
より、従来のようなテスタバスを介して多数チャンネル
の可変遅延手段ＶＤiへ設定値を転送する時間が無くな
る結果、デバイス試験の一時停止期間が削減できる利点
が得られる。従ってデバイス試験のスループットが向上
する利点が得られる。
記載される効果を奏する。上述発明の構成によれば、ピ
ンドライバＤＲiの出力振幅を設定する電圧設定データ
（ＶＩＨi、ＶＩＬi）を受けた都度、第１に所定の補正
関数ｆ（ｘ）で直接的に出力タイミングを補正する演算
をして可変遅延手段ＶＤiの遅延量を補正する手段、あ
るいは第２に出力振幅に対応する補正データを補正テー
ブル２７に格納しておき、出力振幅に対応する補正デー
タを読出して直接的に出力タイミングを補正する演算を
して可変遅延手段ＶＤiの遅延量を補正する手段あるい
は第３に出力振幅に対応する遅延量設定データを遅延量
設定テーブル２８に格納しておき、出力振幅に対応する
遅延量設定データを読出して直接的に可変遅延手段ＶＤ
iの遅延量を更新する手段を具備する構成としたことに
より、従来のようなテスタバスを介して多数チャンネル
の可変遅延手段ＶＤiへ設定値を転送する時間が無くな
る結果、デバイス試験の一時停止期間が削減できる利点
が得られる。従ってデバイス試験のスループットが向上
する利点が得られる。
【図１】 本発明の、半導体試験装置のピンドライバの
出力振幅設定に係る要部構成図である。
出力振幅設定に係る要部構成図である。
【図２】 本発明の、直接遅延量補正手段の構成例であ
る。
る。
【図３】 本発明の、補正曲線の例である。
【図４】 従来の、半導体試験装置のピンドライバの出
力振幅設定に係る要部構成図である。
力振幅設定に係る要部構成図である。
【図５】 ピンドライバの出力振幅と出力タイミングと
の関係図である。
の関係図である。
２０ 直接遅延量補正手段 ２１ レジスタ ２２ 加算手段 ２４ 振幅補正量演算部 ２６ 補正関数式 ２７ 補正テーブル ２８ 遅延量設定テーブル ＤＲi ピンドライバ ＶＤi 可変遅延手段
Claims (3)
- 【請求項１】 被試験デバイス（ＤＵＴ）を駆動するピ
ンドライバの出力振幅を変えてデバイス試験をする半導
体試験装置において、 ピンドライバの各振幅レベルにおけるタイミング差を予
め求め、このタイミング差をゼロに遅延量補正する補正
関数式の各項の係数を求める手段と、 ピンドライバの出力振幅を設定する電圧設定データを受
けた都度、該補正関数式により可変遅延手段の遅延量を
補正演算して該可変遅延手段の遅延設定値を更新する手
段と、 以上を各ピンドライバ毎に具備していることを特徴とし
た半導体試験装置。 - 【請求項２】 被試験デバイスを駆動するピンドライバ
の出力振幅を変えてデバイス試験をする半導体試験装置
において、 ピンドライバの出力振幅をデバイス試験に使用される出
力振幅に順次変え、各振幅レベルにおけるタイミング差
を予め求め、このタイミング差をゼロに遅延量補正する
補正データを求める手段と、 該補正データを格納する補正テーブルと、 ピンドライバの出力振幅を設定する電圧設定データを受
けた都度、該補正テーブルから出力振幅に対応する補正
データを読出して可変遅延手段への設定値を補正演算し
て該可変遅延手段の遅延設定値を更新する手段と、 以上を各ピンドライバ毎に具備していることを特徴とし
た半導体試験装置。 - 【請求項３】 被試験デバイスを駆動するピンドライバ
の出力振幅を変えてデバイス試験をする半導体試験装置
において、 ピンドライバの出力振幅をデバイス試験に使用される出
力振幅に順次変え、各振幅レベルにおけるタイミング差
を予め求め、このタイミング差をゼロに遅延量補正する
遅延量設定データを求める手段と、 該遅延量設定データを格納する遅延量設定テーブルと、 ピンドライバの出力振幅を設定する電圧設定データを受
けた都度、該遅延量設定テーブルから出力振幅に対応す
る遅延量設定データを読出して該可変遅延手段の遅延設
定値を更新する手段と、 以上を各ピンドライバ毎に具備していることを特徴とし
た半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9195629A JPH1138087A (ja) | 1997-07-22 | 1997-07-22 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9195629A JPH1138087A (ja) | 1997-07-22 | 1997-07-22 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1138087A true JPH1138087A (ja) | 1999-02-12 |
Family
ID=16344353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9195629A Pending JPH1138087A (ja) | 1997-07-22 | 1997-07-22 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1138087A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339282A (ja) * | 2000-05-30 | 2001-12-07 | Advantest Corp | 可変遅延回路及び半導体回路試験装置 |
| WO2008044464A1 (fr) * | 2006-10-10 | 2008-04-17 | Advantest Corporation | Dispositif de contrôle de semiconducteurs |
| WO2008133238A1 (ja) * | 2007-04-24 | 2008-11-06 | Advantest Corporation | 試験装置および試験方法 |
| WO2015113607A1 (en) * | 2014-01-30 | 2015-08-06 | Advantest Corporation | Test apparatus and method for testing a device under test |
| US9954546B2 (en) | 2014-11-28 | 2018-04-24 | Advantest Corporation | Removal of sampling clock jitter induced in an output signal of an analog-to-digital converter |
| US9983967B2 (en) | 2013-12-02 | 2018-05-29 | Advantest Corporation | Instruction provider and method for providing a sequence of instructions, test processor and method for providing a device under test |
| US10145931B2 (en) | 2013-11-15 | 2018-12-04 | Advantest Corporation | Tester |
| US10151822B2 (en) | 2013-11-15 | 2018-12-11 | Advantest Corporation | Tester |
| US10255155B2 (en) | 2014-10-29 | 2019-04-09 | Advantest Corporation | Scheduler |
| US10473703B2 (en) | 2013-12-20 | 2019-11-12 | Advantest Corporation | Multi-port measurement technique |
| US10768221B2 (en) | 2014-12-23 | 2020-09-08 | Advantest Corporation | Test equipment, method for operating a test equipment and computer program |
| US10794949B2 (en) | 2013-12-19 | 2020-10-06 | Advantest Corporation | Power supply device, a test equipment comprising a power supply device and a method for operating a power supply device |
| US10830820B2 (en) | 2015-04-27 | 2020-11-10 | Advantest Corporation | Switch circuit, method for operating a switch circuit and an automated test equipment |
| US10867981B2 (en) | 2015-06-10 | 2020-12-15 | Advantest Corporation | High frequency integrated circuit and emitting device for irradiating the integrated circuit |
| US11187743B2 (en) | 2015-05-27 | 2021-11-30 | Advantest Corporation | Automated test equipment for combined signals |
| US11243254B2 (en) | 2015-04-01 | 2022-02-08 | Advantest Corporation | Method for operating a test apparatus and a test apparatus |
-
1997
- 1997-07-22 JP JP9195629A patent/JPH1138087A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339282A (ja) * | 2000-05-30 | 2001-12-07 | Advantest Corp | 可変遅延回路及び半導体回路試験装置 |
| WO2008044464A1 (fr) * | 2006-10-10 | 2008-04-17 | Advantest Corporation | Dispositif de contrôle de semiconducteurs |
| JPWO2008044464A1 (ja) * | 2006-10-10 | 2010-02-04 | 株式会社アドバンテスト | 半導体試験装置 |
| US7982485B2 (en) | 2006-10-10 | 2011-07-19 | Advantest Corporation | Semiconductor test device capable of modifying an amplitude of an output signal of a driver |
| WO2008133238A1 (ja) * | 2007-04-24 | 2008-11-06 | Advantest Corporation | 試験装置および試験方法 |
| US7932729B2 (en) | 2007-04-24 | 2011-04-26 | Advantest Corporation | Test apparatus and test method |
| US10151822B2 (en) | 2013-11-15 | 2018-12-11 | Advantest Corporation | Tester |
| US10145931B2 (en) | 2013-11-15 | 2018-12-04 | Advantest Corporation | Tester |
| US9983967B2 (en) | 2013-12-02 | 2018-05-29 | Advantest Corporation | Instruction provider and method for providing a sequence of instructions, test processor and method for providing a device under test |
| US10794949B2 (en) | 2013-12-19 | 2020-10-06 | Advantest Corporation | Power supply device, a test equipment comprising a power supply device and a method for operating a power supply device |
| US10473703B2 (en) | 2013-12-20 | 2019-11-12 | Advantest Corporation | Multi-port measurement technique |
| WO2015113607A1 (en) * | 2014-01-30 | 2015-08-06 | Advantest Corporation | Test apparatus and method for testing a device under test |
| US10775437B2 (en) | 2014-01-30 | 2020-09-15 | Advantest Corporation | Test apparatus and method for testing a device under test |
| US10255155B2 (en) | 2014-10-29 | 2019-04-09 | Advantest Corporation | Scheduler |
| US9954546B2 (en) | 2014-11-28 | 2018-04-24 | Advantest Corporation | Removal of sampling clock jitter induced in an output signal of an analog-to-digital converter |
| US10768221B2 (en) | 2014-12-23 | 2020-09-08 | Advantest Corporation | Test equipment, method for operating a test equipment and computer program |
| US11243254B2 (en) | 2015-04-01 | 2022-02-08 | Advantest Corporation | Method for operating a test apparatus and a test apparatus |
| US10830820B2 (en) | 2015-04-27 | 2020-11-10 | Advantest Corporation | Switch circuit, method for operating a switch circuit and an automated test equipment |
| US11187743B2 (en) | 2015-05-27 | 2021-11-30 | Advantest Corporation | Automated test equipment for combined signals |
| US10867981B2 (en) | 2015-06-10 | 2020-12-15 | Advantest Corporation | High frequency integrated circuit and emitting device for irradiating the integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1138087A (ja) | 半導体試験装置 | |
| US4806852A (en) | Automatic test system with enhanced performance of timing generators | |
| JPH01188027A (ja) | ディジタル−アナログ較正システム | |
| KR100242258B1 (ko) | 반도체 디바이스 시험장치 | |
| CN111243551B (zh) | 一种多路复用显示面板及电路驱动补正的方法和调节方法 | |
| JP2638274B2 (ja) | タイミング補正方法 | |
| JP2001305197A (ja) | 半導体集積回路試験におけるパルス幅タイミング誤差補正のための較正方法および装置 | |
| JP3628789B2 (ja) | 半導体テストシステムの自動校正装置 | |
| JP2000035461A (ja) | 半導体試験装置 | |
| JP2902338B2 (ja) | 半導体試験装置 | |
| JP3819593B2 (ja) | Ｉｃ試験装置 | |
| JPH10227837A (ja) | 半導体テスト装置の試験電圧校正装置及び方法 | |
| JP3216608B2 (ja) | 半導体試験装置及びプログラムを記憶した記憶媒体 | |
| JPH09197010A (ja) | Ｉｃ試験装置の伝搬遅延時間の補正方法 | |
| JP2001228214A (ja) | 半導体試験装置 | |
| JP3068504U (ja) | 半導体試験装置 | |
| JPH073350Y2 (ja) | Ｉｃ試験装置 | |
| JPS5923266A (ja) | Ｉｃ試験装置 | |
| JPH06265597A (ja) | 半導体集積回路の試験装置 | |
| JPH0585875B2 (ja) | ||
| JPH1164435A (ja) | 半導体試験装置 | |
| JP4687235B2 (ja) | 映像表示装置 | |
| JPH04305165A (ja) | 電圧計測回路 | |
| JP2002350502A (ja) | 半導体試験装置 | |
| JPH10232268A (ja) | 半導体試験装置用比較電圧源 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060627 |