JPH0585875B2 - - Google Patents
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- JPH0585875B2 JPH0585875B2 JP60075957A JP7595785A JPH0585875B2 JP H0585875 B2 JPH0585875 B2 JP H0585875B2 JP 60075957 A JP60075957 A JP 60075957A JP 7595785 A JP7595785 A JP 7595785A JP H0585875 B2 JPH0585875 B2 JP H0585875B2
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- JP
- Japan
- Prior art keywords
- clock
- data
- latch
- delay
- memory
- Prior art date
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアナログLSI試験装置に関し、特にア
ナログLSIの機能試験において、被測定デバイス
から出力されるデータを期待値データと比較しそ
の比較結果に基づき被測定デバイスの良否を判別
すると共に比較結果に応じて新たに次の試験用の
パターンデータを選択して出力する機能を有する
フエイルメモリ装置の改良に関するものである。
ナログLSIの機能試験において、被測定デバイス
から出力されるデータを期待値データと比較しそ
の比較結果に基づき被測定デバイスの良否を判別
すると共に比較結果に応じて新たに次の試験用の
パターンデータを選択して出力する機能を有する
フエイルメモリ装置の改良に関するものである。
（従来の技術）
従来より、コンピユータを援用し、アナログ
LSIの動作異常を検査するアナログLSI試験装置
がある。第４図はこの種のアナログLSI試験装置
の一例を示す概念的構成図である。図において、
コンピユータを含む主制御装置１は複数の副制御
装置２1，２2，，，２oを制御する。各副制御装置
は各種のモジユール４1，４2，，，４ｍと接続され
る（副制御装置２1以外の副制御装置に接続され
るモジユールについては図示を省略してある。）。
このモジユールには、被測定デバイスが搭載され
るテストヘツド５が接続される。副制御装置には
操作者が必要な指令を入力するためのオペレー
タ・ターミナル３が接続される。
LSIの動作異常を検査するアナログLSI試験装置
がある。第４図はこの種のアナログLSI試験装置
の一例を示す概念的構成図である。図において、
コンピユータを含む主制御装置１は複数の副制御
装置２1，２2，，，２oを制御する。各副制御装置
は各種のモジユール４1，４2，，，４ｍと接続され
る（副制御装置２1以外の副制御装置に接続され
るモジユールについては図示を省略してある。）。
このモジユールには、被測定デバイスが搭載され
るテストヘツド５が接続される。副制御装置には
操作者が必要な指令を入力するためのオペレー
タ・ターミナル３が接続される。
この様な構成においては、主制御装置１にて所
望の試験プログラムを走行させ、副制御装置及び
モジユール経由で被測定デバイスへ所定のパター
ンデータを与え、その後に生じたデータを取込む
ことができるようになつており、試験結果等は表
示装置７に適宜表示できるようになつている。
望の試験プログラムを走行させ、副制御装置及び
モジユール経由で被測定デバイスへ所定のパター
ンデータを与え、その後に生じたデータを取込む
ことができるようになつており、試験結果等は表
示装置７に適宜表示できるようになつている。
副制御装置２1は、次のような機能を有するフ
エイルメモリ装置を有している。すなわち、主制
御装置１で実行されるプログラムに従つて、モジ
ユールを介して被測定デバイスへ所定のパターン
データを出力し、その後モジユールを介して被測
定デバイスから入力されるデータを取込み、その
データを期待値と比較し、比較結果を前記パター
ンデータ及びそのパターンデータが格納されてい
るアドレスと共にメモリに記憶する。また同時
に、比較結果に応じて次に出力するパターンデー
タを決定する。
エイルメモリ装置を有している。すなわち、主制
御装置１で実行されるプログラムに従つて、モジ
ユールを介して被測定デバイスへ所定のパターン
データを出力し、その後モジユールを介して被測
定デバイスから入力されるデータを取込み、その
データを期待値と比較し、比較結果を前記パター
ンデータ及びそのパターンデータが格納されてい
るアドレスと共にメモリに記憶する。また同時
に、比較結果に応じて次に出力するパターンデー
タを決定する。
（発明が解決しようとする問題点）
この場合、被測定デバイスに対してパターンデ
ータを与えてから出力データを受取るまでには無
視できない遅れ時間がある。測定対象の応答時間
の遅れの分については実行するプログラム側でデ
ータの入出力の時間間隔を合せておくことができ
るが、試験装置側での遅れの時間（システムデイ
レイという）は装置内で調整する必要があつた。
ータを与えてから出力データを受取るまでには無
視できない遅れ時間がある。測定対象の応答時間
の遅れの分については実行するプログラム側でデ
ータの入出力の時間間隔を合せておくことができ
るが、試験装置側での遅れの時間（システムデイ
レイという）は装置内で調整する必要があつた。
しかしながら、この様なシステムデイレイの調
整は一般に困難であり、また副制御装置の種類が
異なる都度微妙で煩雑な調整が必要であるという
欠点があつた。
整は一般に困難であり、また副制御装置の種類が
異なる都度微妙で煩雑な調整が必要であるという
欠点があつた。
本発明の目的は、この様な欠点を解消するもの
で、システムデイレイを簡単で安価な構成によつ
て簡単に調整することができるフエイルメモリ装
置を備えたアナログLSI試験装置を提供すること
にある。
で、システムデイレイを簡単で安価な構成によつ
て簡単に調整することができるフエイルメモリ装
置を備えたアナログLSI試験装置を提供すること
にある。
この様な目的を達成するために本発明では、
装置に設けられた基本クロツクに時間遅延（可
変）をかけて、多相のクロツクを生成する手段
と、 パターンデータとそのデータ格納アドレスをラ
ツチする多段のデイレイラツチ手段と、 測定データと期待値データとの比較結果（良否
データ）並びに前記デイレイラツチ手段を経由し
て与えられるパターンデータ及びそのデータ格納
アドレスとを蓄えるメモリとを具備し、前記多相
のクロツクを調整してシステムデイレイを補正
し、前記比較結果、パターンデータ及びアドレス
を同相でラツチしメモリに取込むことができるよ
うにしたことを特徴とする。
変）をかけて、多相のクロツクを生成する手段
と、 パターンデータとそのデータ格納アドレスをラ
ツチする多段のデイレイラツチ手段と、 測定データと期待値データとの比較結果（良否
データ）並びに前記デイレイラツチ手段を経由し
て与えられるパターンデータ及びそのデータ格納
アドレスとを蓄えるメモリとを具備し、前記多相
のクロツクを調整してシステムデイレイを補正
し、前記比較結果、パターンデータ及びアドレス
を同相でラツチしメモリに取込むことができるよ
うにしたことを特徴とする。
（実施例）
以下図面を用いて本発明を詳しく説明する。第
１図は本発明に係るアナログLSI試験装置のフエ
イルメモリ装置部分の一実施例を示す構成図であ
る。同図において、２１はパターンメモリで、予
めパターンデータが設定されており、バス２０を
介して図示しないCPUから指定されるアドレス
のパターンデータを出力する。２２はフオーマツ
タ回路で、パターンメモリ２１の出力データをモ
ジユール４1に適したデータ型式に変換するもの
である。フオーマツタ回路２２の出力はドライバ
２３を介してモジユール４1に加えられる。
１図は本発明に係るアナログLSI試験装置のフエ
イルメモリ装置部分の一実施例を示す構成図であ
る。同図において、２１はパターンメモリで、予
めパターンデータが設定されており、バス２０を
介して図示しないCPUから指定されるアドレス
のパターンデータを出力する。２２はフオーマツ
タ回路で、パターンメモリ２１の出力データをモ
ジユール４1に適したデータ型式に変換するもの
である。フオーマツタ回路２２の出力はドライバ
２３を介してモジユール４1に加えられる。
２４は入出力切替用データを格納したメモリ
で、このメモリから出力されるデータをドライバ
２３に与え、その出力を制御している。
で、このメモリから出力されるデータをドライバ
２３に与え、その出力を制御している。
２５は期待値メモリで、測定データに対する期
待値を記憶したメモリである。２６は比較器で、
モジユール４1から得られる測定データと期待値
メモリ２５のデータを比較し、期待値内に納まれ
ば良、期待値を越える場合は不良という良否結果
を得るものである。
待値を記憶したメモリである。２６は比較器で、
モジユール４1から得られる測定データと期待値
メモリ２５のデータを比較し、期待値内に納まれ
ば良、期待値を越える場合は不良という良否結果
を得るものである。
２７はデイレイ調整回路で、比較器２６の比較
結果、パターンアドレス、パターンデータ等をメ
モリに格納する際に必要なシステムデイレイの補
正を行うものである。更に詳しくは、後述する。
結果、パターンアドレス、パターンデータ等をメ
モリに格納する際に必要なシステムデイレイの補
正を行うものである。更に詳しくは、後述する。
２８はパターンアドレス及びパターンデータを
記憶するメモリ、２９は上述した比較結果を記憶
しておくメモリである。これらのメモリはバス２
０に接続されていて、CPUがアクセスできるよ
うになつている。
記憶するメモリ、２９は上述した比較結果を記憶
しておくメモリである。これらのメモリはバス２
０に接続されていて、CPUがアクセスできるよ
うになつている。
第２図にデイレイ調整回路２７の一実施例とそ
の周辺回路の一部を示す。同図において、６１は
多相クロツク生成回路で、本装置のシステム基本
クロツクCLKを受け、このクロツクを適宜遅延
して多相のクロツクを生成する。ここでは４相
（C1，C2，C3，C4）の場合を例示する。６２はデ
イレイ量が調整可能なデイレイラツチ群で、例え
ば多段デイレイラツチ群で構成され、アドレスデ
ータ及びパターンデータをクロツクC1のタイミ
ングでラツチし、クロツクC2で次段のラツチに
移し、クロツクC3で最終段にラツチする。この
ようにしてアドレスデータ及びパターンデータを
クロツクC1の時点からクロツクC3の時点まで送
らせて出力することができる。この最終段のラツ
チデータは、クロツクC4のタイミングでラツチ
６３に取込まれる。またラツチ６６にはクロツク
C4のタイミングでモジユールからの比較結果が
取込まれる。
の周辺回路の一部を示す。同図において、６１は
多相クロツク生成回路で、本装置のシステム基本
クロツクCLKを受け、このクロツクを適宜遅延
して多相のクロツクを生成する。ここでは４相
（C1，C2，C3，C4）の場合を例示する。６２はデ
イレイ量が調整可能なデイレイラツチ群で、例え
ば多段デイレイラツチ群で構成され、アドレスデ
ータ及びパターンデータをクロツクC1のタイミ
ングでラツチし、クロツクC2で次段のラツチに
移し、クロツクC3で最終段にラツチする。この
ようにしてアドレスデータ及びパターンデータを
クロツクC1の時点からクロツクC3の時点まで送
らせて出力することができる。この最終段のラツ
チデータは、クロツクC4のタイミングでラツチ
６３に取込まれる。またラツチ６６にはクロツク
C4のタイミングでモジユールからの比較結果が
取込まれる。
６４はクロツクC4あるいはストローブSTRB
によつて動作するカウンタである。６５はクロツ
クC4を受けてメモリ書込み用のストローブ
STRBを作るストローブ生成回路である。このス
トローブ生成回路のストローブ発生の起動、停止
は、カウンタ６４の出力により制御される。この
ストローブSTRBにより、メモリ２８にはレジス
タ６３のデータが、またメモリ２９にはレジスタ
６６のデータが書込まれるようになつている。
によつて動作するカウンタである。６５はクロツ
クC4を受けてメモリ書込み用のストローブ
STRBを作るストローブ生成回路である。このス
トローブ生成回路のストローブ発生の起動、停止
は、カウンタ６４の出力により制御される。この
ストローブSTRBにより、メモリ２８にはレジス
タ６３のデータが、またメモリ２９にはレジスタ
６６のデータが書込まれるようになつている。
この様な構成における動作を第３図のタイムチ
ヤートを参照して次に説明する。なお、ここでは
本発明が特徴とするデイレーに係わる部分の動作
についてのみ述べる。多相クロツク発生器６１は
第３図のイに示す基本クロツクCLKを受けて同
図ロないしホに示す４組のクロツクを生成する。
デイレイ時間DL1，DL2，DL3，DL4は装置に合
せて調整することができる。
ヤートを参照して次に説明する。なお、ここでは
本発明が特徴とするデイレーに係わる部分の動作
についてのみ述べる。多相クロツク発生器６１は
第３図のイに示す基本クロツクCLKを受けて同
図ロないしホに示す４組のクロツクを生成する。
デイレイ時間DL1，DL2，DL3，DL4は装置に合
せて調整することができる。
デイレイラツチ群６２はバス２０経由で与えら
れるパターンアドレスとパターンデータ（第３図
のヘ）をクロツクC1のタイミングで初段のラツ
チにラツチする。次のクロツクC2で次段のラツ
チに移り、クロツクC3で最終段のラツチに送ら
れる。
れるパターンアドレスとパターンデータ（第３図
のヘ）をクロツクC1のタイミングで初段のラツ
チにラツチする。次のクロツクC2で次段のラツ
チに移り、クロツクC3で最終段のラツチに送ら
れる。
次のクロツクC4の立上がりのタイミングで、
デイレイラツチ群６２の出力がラツチ６３に、ま
た比較結果がラツチ６６に取込まれる。一方、カ
ウンタ６４は、クロツクC4を受けてストローブ
生成回路６５にストローブ発生を起動する制御信
号を送る。ストローブ生成回路６５はこの制御信
号を受けた後クロツクCLKに同期したタイミン
グで出力を“Ｌ”レベルに落す。この出力によ
り、カウンタ６４の出力は、ストローブ生成回路
６５のストローブ発生を停止させる制御信号に変
る。
デイレイラツチ群６２の出力がラツチ６３に、ま
た比較結果がラツチ６６に取込まれる。一方、カ
ウンタ６４は、クロツクC4を受けてストローブ
生成回路６５にストローブ発生を起動する制御信
号を送る。ストローブ生成回路６５はこの制御信
号を受けた後クロツクCLKに同期したタイミン
グで出力を“Ｌ”レベルに落す。この出力によ
り、カウンタ６４の出力は、ストローブ生成回路
６５のストローブ発生を停止させる制御信号に変
る。
このようにして第３図チのようなストローブ
STRBが発生し、このSTRBによりメモリ２８及
び２９に各ラツチ６３及び６６のデータが格納さ
れる。すなわち、メモリ２８には、クロツクC1
の立上がりのタイミングでラツチしたパターンア
ドレスとパターンデータ（第３図ヘ）が書込ま
れ、メモリ２９にはクロツクC4の立上がりのタ
イミングでラツチした比較結果（第３図ト）が書
込まれる。
STRBが発生し、このSTRBによりメモリ２８及
び２９に各ラツチ６３及び６６のデータが格納さ
れる。すなわち、メモリ２８には、クロツクC1
の立上がりのタイミングでラツチしたパターンア
ドレスとパターンデータ（第３図ヘ）が書込ま
れ、メモリ２９にはクロツクC4の立上がりのタ
イミングでラツチした比較結果（第３図ト）が書
込まれる。
このようなデイレイ手法により、第３図に示さ
れるように、パターンデータ発生後から比較結果
を取込むまでの間のシステムデイレイDLSか補正
される。
れるように、パターンデータ発生後から比較結果
を取込むまでの間のシステムデイレイDLSか補正
される。
この様な構成のフエイルメモリ装置を使用すれ
ば、ことなる装置でシステムデイレイが変つた場
合でも、このフエイルメモリ装置内の多相クロツ
ク生成回路のデイレイ量を調節するのみで、容易
にシステムデイレイを補正することができる。
ば、ことなる装置でシステムデイレイが変つた場
合でも、このフエイルメモリ装置内の多相クロツ
ク生成回路のデイレイ量を調節するのみで、容易
にシステムデイレイを補正することができる。
（発明の効果）
以上説明したように、本発明によれば、一つの
基本クロツクから多相のクロツクを作り、各クロ
ツクの位相を調節することにより、システムデイ
レイを補正して、被測定データと期待値との比較
結果を、当該パターンを発生した時のパターンア
ドレス及びパターンデータと共にフエイルメモリ
に取込むことができる。本発明の構成によれば、
システムデイレイの調整が簡単である他、デイレ
イ調整手段が安価に構成できるという利点があ
る。
基本クロツクから多相のクロツクを作り、各クロ
ツクの位相を調節することにより、システムデイ
レイを補正して、被測定データと期待値との比較
結果を、当該パターンを発生した時のパターンア
ドレス及びパターンデータと共にフエイルメモリ
に取込むことができる。本発明の構成によれば、
システムデイレイの調整が簡単である他、デイレ
イ調整手段が安価に構成できるという利点があ
る。
第１図は本発明に係るアナログLSI試験装置の
フエイルメモリ装置部分の一実施例を示す構成
図、第２図はデイレイ調整回路の一実施例を説明
するための図、第３図は動作を説明するためのタ
イムチヤート、第４図は従来のアナログLSI試験
装置の一例を示す概念的構成図である。 １……主制御装置、２1〜２ｎ……副制御装置、
４1〜４ｍ……モジユール、５……テストヘツド、
６……被測定デバイス、２０……バス、２１……
パターンメモリ、２２……フオーマツタ、２３…
…ドライバ、２４，２８，２９……メモリ、２５
……期待値メモリ、２６……比較器、２７……デ
イレイ調整回路、６１……多相クロツク発生器、
６２……デイレイラツチ群、６３，６６……ラツ
チ、６４……カウンタ、６５……ストローブ生成
回路。
フエイルメモリ装置部分の一実施例を示す構成
図、第２図はデイレイ調整回路の一実施例を説明
するための図、第３図は動作を説明するためのタ
イムチヤート、第４図は従来のアナログLSI試験
装置の一例を示す概念的構成図である。 １……主制御装置、２1〜２ｎ……副制御装置、
４1〜４ｍ……モジユール、５……テストヘツド、
６……被測定デバイス、２０……バス、２１……
パターンメモリ、２２……フオーマツタ、２３…
…ドライバ、２４，２８，２９……メモリ、２５
……期待値メモリ、２６……比較器、２７……デ
イレイ調整回路、６１……多相クロツク発生器、
６２……デイレイラツチ群、６３，６６……ラツ
チ、６４……カウンタ、６５……ストローブ生成
回路。
Claims (1)
- 【特許請求の範囲】 １ コンピユータを援用し、試験結果に応じて内
部状態を切換えながら被測定デバイスを試験する
ための所定のプログラムを実行し、被測定デバイ
スの機能の良否を判定することのできるアナログ
LSI試験装置において、 被測定デバイスに与えるデータパターンが蓄え
られているパターンメモリと、 測定データに対応する期待値が予め蓄えられて
いる期待値メモリと、 被測定デバイスからの測定データを受け、前記
期待値メモリからの当該期待値とを比較し、良否
結果を出力する比較値と、 基本クロツクからそれぞれ位相の異なる多相の
クロツクを生成すると共にその各位相が調整可能
に構成された多相クロツク発生器と、 前記多相のクロツクにより入力データをシフト
する多段のラツチを有し、パターンデータ及びそ
の格納アドレスを多相クロツクに従つて時間遅延
して出力するデイレイラツチ手段と、 前記デイレイラツチ手段を経由して出力される
データパターン及びその格納アドレスを前記多相
クロツクに同期して取込むラツチと、 前記比較器からの比較結果を前記多相クロツク
に同期して取込むラツチと、 前記各ラツチの内容を記憶するメモリ を具備し、システムデイレイを前記多相クロツク
の位相を調整することにより補正できるようにし
たことを特徴とするアナログLSI試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075957A JPS61234377A (ja) | 1985-04-10 | 1985-04-10 | アナログｌｓｉ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075957A JPS61234377A (ja) | 1985-04-10 | 1985-04-10 | アナログｌｓｉ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234377A JPS61234377A (ja) | 1986-10-18 |
| JPH0585875B2 true JPH0585875B2 (ja) | 1993-12-09 |
Family
ID=13591213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075957A Granted JPS61234377A (ja) | 1985-04-10 | 1985-04-10 | アナログｌｓｉ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234377A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2839938B2 (ja) * | 1990-06-27 | 1998-12-24 | 富士通株式会社 | 回路模擬試験装置及び該装置における半導体集積回路の試験方法 |
-
1985
- 1985-04-10 JP JP60075957A patent/JPS61234377A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61234377A (ja) | 1986-10-18 |
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