JPH1138090A - 半導体集積回路およびその試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 通常の性能の集積回路テスター等を用いて被
測定集積回路の実動作周波数にて動作試験を遂行する半
導体集積回路およびその試験方法に関し、試験工程の煩
雑化を招いたり試験コストが増大したりせずに、被測定
集積回路の実動作試験を短時間で効率良く行えるように
することを目的とする。 【解決手段】 被測定集積回路１と、複数の試験用信号
と共に被測定集積回路へ入力される基準入力信号の周波
数を、所定の倍数だけ高くする信号周波数逓倍部６と、
この信号周波数逓倍部６から出力される逓倍出力信号と
上記基準入力信号との同期をとる基準入力信号同期部５
とを有し、信号周波数逓倍部６または基準入力信号同期
部５を構成するＰＬＬ回路等の回路素子の少なくとも一
部を被測定集積回路１に含むようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通常の性能を有す
る集積回路テスター等を用いて、測定の対象とする半導
体集積回路が実際に使用される実動作周波数でもって当
該半導体集積回路の動作試験を自動的に遂行することが
できるように構成される半導体集積回路、および同半導
体集積回路の試験方法に関する。

【０００２】今日の半導体集積回路の高性能化は著し
く、特に、半導体デバイス製造技術の向上により数ＧＨ
ｚ（ギガヘルツ）の実動作周波数を有する半導体製品が
開発されている。このような高速動作用の半導体集積回
路の性能を保証するためには、その半導体集積回路が実
際に使用される実動作周波数と同じ周波数でもって出荷
検査を行うことが不可欠の条件となる。

【０００３】また一方で、数千ゲートクラスの規模を有
する半導体集積回路の各種の機能を迅速かつ正確に試験
するためには、コンピュータのＣＰＵ（中央処理装置）
等を備えた集積回路テスターを上記半導体集積回路に適
用するのが一般的である。ただし、この場合、現在一般
に使用されている集積回路テスターのテスター性能の制
限（現在、集積回路テスターの周波数の上限は数百ＭＨ
ｚ）により、数ＧＨｚの実動作周波数を有する半導体製
品の出荷検査が短時間で完了させられないという不都合
が生じてくる。

【０００４】本発明は、一般的な仕様の集積回路テスタ
ー等を用いて上記集積回路テスターのテスター性能を越
える高速動作機能を有する半導体集積回路の動作試験を
短時間で確実に行うことを可能にするための一手法につ
いて言及するものである。

【０００５】

【従来の技術】図５は、従来の半導体集積回路の試験方
法を説明するための回路ブロック図であり、図６は、ル
ープバック機能を利用した場合の従来の試験方法を説明
するための回路ブロック図である。ただし、ここでは、
半導体集積回路の各種の機能の試験に使用される汎用の
集積回路テスターの構成や、測定の対象として当該集積
回路テスターに接続される半導体集積回路からなる被測
定集積回路１００の構成を簡略化して示すこととする。

【０００６】図５に示すように、集積回路テスターは、
通常、被測定集積回路１００に対し、上記各種の機能の
試験を行うための所定の周波数を有する複数の試験用信
号Ｓinを生成して上記被測定集積回路１００に供給する
ためのテスター信号発生系３０と、上記複数の試験用信
号Ｓinによる上記被測定集積回路１００の動作試験を行
った結果として出力される複数の試験結果出力信号Ｓou
t を検出するテスター信号検出系４０とを備えている。
さらに、上記集積回路テスターは、テスター信号発生系
３０およびテスター信号検出系４０の動作を制御するた
めのＭＰＵ（マイクロプロセッサユニット）やＣＰＵ
（中央処理装置）等を含むテスター制御系９０を備えて
いる。なお、上記のテスター信号発生系３０やテスター
信号検出系４０の構成の詳細は、「発明の実施の形態」
の項で詳しく述べることとする。

【０００７】また一方で、被測定集積回路１００の各種
の機能に応じて多重化された複数の試験用信号中の特定
の試験用信号を選択する機能を有するマルチプレクサ
（ＭＵＸ）２００が、上記被測定集積回路１００内に設
けられている。従来は、集積回路テスターを構成するテ
スター信号発生系３０から被測定集積回路１００へ供給
される試験用信号Ｓinの周波数に従って上記被測定集積
回路の動作試験を行っていた。

【０００８】

【発明が解決しようとする課題】ここで、測定の対象と
する被測定集積回路が実際に使用される実動作周波数が
数ＧＨｚであり、現在使用されている集積回路テスター
の周波数の上限が数百ＭＨｚ（メガヘルツ）（例えば、
６００ＭＨｚ）であるといったように、被測定集積回路
の性能が集積回路テスターのテスター性能を越えている
場合、上記集積回路テスターのみを用いて上記被測定集
積回路の動作試験を実動作周波数にて自動的に行うこと
が難しくなり、かつ、半導体製品の出荷検査を短時間で
済ませることも難しくなる。

【０００９】それゆえに、せいぜい数百ＭＨｚ程度のテ
スター性能しかもたない集積回路テスターを使用して半
導体集積回路の試験を行う場合、このような集積回路テ
スターターにて実動作周波数による試験ができない半導
体集積回路については、マニュアル試験で実動作周波数
による追加試験を実行すること等によって半導体集積回
路の実動作周波数での動作特性を確認する必要があっ
た。この結果、半導体集積回路の試験工程の煩雑化を招
くと共に、マニュアル試験の追加等により試験時間が増
加して試験コストが増大するという問題が生じていた。

【００１０】また一方で、被測定集積回路を構成するチ
ップによっては、図６に示すように、多重化された複数
の試験用信号中の特定の試験用信号を選択する機能を有
するマルチプレクサ２００と、内部の高速クロック信号
に基づき被測定集積回路の動作試験を行った後に上記多
重化された複数の試験用信号を互いに分離してテスター
信号発生系３０（入力側）に戻す機能を有するデマルチ
プレクサ（ＤＥＭＵＸ）２１０とをチップ内に設けるこ
とにより、ループバック機能をもたせている場合があ
る。

【００１１】この場合、チップ内には、さらに、テスタ
ー制御系９０からの制御信号Ｓs に従ってマルチプレク
サ２００とデマルチプレクサ２１０の動作を実動作周波
数にて切り替えるセレクタ２２０が設けられている。こ
のセレクタ２２０にて生成される高速のクロック信号に
基づきマルチプレクサ２００とデマルチプレクサ２１０
を動作させて被測定集積回路の実動作試験を行い、マル
チプレクサ２００に入力される低速の試験用信号Ｓin
と、デマルチプレクサ２１０から出力される実動作試験
結果出力信号Ｓorとを比較することによって、被測定集
積回路の実動作試験が可能になる。上記ループバック機
能を利用しない場合は、前述の図５の例と同様に、マル
チプレクサ２００から出力される低速試験結果出力信号
Ｓolをテスター検出系４０に直接送り込むようになって
いる。

【００１２】換言すれば、マルチプレクサおよびデマル
チプレクサ等を被測定集積回路に搭載することによって
ループバック機能を実現することにより、被測定集積回
路の動作試験を実動作周波数にて行うことが可能にな
る。しかしながら、チップ内での消費電力が制限されて
いる場合等はループバック機能を備えた回路を被測定集
積回路に搭載することが事実上困難になるので、試験工
程の煩雑化や試験時間の増加を招くといったような問題
は以前として残る。

【００１３】本発明は上記問題点に鑑みてなされたもの
であり、測定の対象とする被測定集積回路の試験工程の
煩雑化を招いたり、試験時間の増加によって試験コスト
が増大したりすることなく、被測定集積回路の実動作周
波数による試験を短時間で効率良く行うことが可能なよ
うに構成される半導体集積回路およびその試験方法を提
供することを目的とするものである。

【００１４】

【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。ただし、ここでは、本発明
の原理を説明し易くするために、本発明の半導体集積回
路の主要部を構成する被測定集積回路１内の回路構成
や、この被測定集積回路１の外部に設けられる集積回路
テスター等の汎用の測定系の構成を簡略化して示す。な
お、これ以降、前述した構成要素と同様のものについて
は、同一の参照番号を付して表すこととする。

【００１５】図１において、被測定集積回路１の外部に
設けられる汎用の測定系は、被測定集積回路１に対し、
所定の周波数を有する複数の試験用信号Ｓinを生成して
上記被測定集積回路１に供給するための試験用信号生成
部３と、上記複数の試験用信号Ｓinによる被測定集積回
路１の動作試験を行った結果として出力される試験結果
出力信号Ｓout を検出する試験用信号検出部４と、これ
らの試験用信号生成部３および試験用信号検出部４の動
作を制御するための試験制御部９とを備えている。これ
らの試験用信号生成部３、試験用信号検出部４および試
験制御部９は、一般的な集積回路テスターにより構成さ
れる。代表的に、上記の試験用信号生成部３、試験用信
号検出部４および試験制御部９は、図５に示したような
一般的な集積回路テスターのテスター信号発生系３０、
テスター検出系４０およびテスター制御系９０によって
それぞれ実現される。

【００１６】上記問題点を解決するために提供される本
発明の半導体集積回路の試験装置は、図１に示すよう
に、測定の対象とする被測定集積回路１と、上記複数の
試験用信号Ｓinと同じ周波数を有し、かつ、これらの複
数の試験用信号Ｓinと共に上記被測定集積回路１へ入力
される基準入力信号Ｓr の周波数を、所定の倍数だけ高
くする信号周波数逓倍部６と、この信号周波数逓倍部６
から出力される逓倍出力信号と上記基準入力信号Ｓr と
の同期をとる基準入力信号同期部５とを有し、上記信号
周波数逓倍部６および上記基準入力信号同期部５を構成
する回路素子の少なくとも一部を上記被測定集積回路１
に含む。

【００１７】好ましくは、本発明の半導体集積回路にお
いては、上記信号周波数逓倍部６および上記基準入力信
号同期部５が、入力される電圧に応じて制御される発振
周波数を有する信号を生成する電圧制御発振器と、この
電圧制御発振器から出力される信号として定義される上
記逓倍出力信号の周波数を所定の割合だけ分周する１／
Ｎ分周部と、上記基準入力信号と、上記１／Ｎ分周部か
ら出力される分周出力信号との間の位相差を検出し、こ
の位相差の検出結果に基づき位相差検出電圧を生成する
位相周波数検出部と、この位相周波数検出部からの位相
差検出電圧を平滑化するループフィルタとを有する位相
同期型回路（通常、ＰＬＬ回路と略記される）により実
現される。このようなタイプのＰＬＬ回路は、上記ルー
プフィルタにより平滑化された電圧を上記電圧制御発振
器に入力し、この電圧制御発振器から出力される上記逓
倍出力信号の周波数を所定の割合だけ分周して得られる
上記分周出力信号の周波数を、上記基準入力信号の周波
数に一致させる機能を有している。

【００１８】さらに、好ましくは、上記本発明の半導体
集積回路においては、上記ＰＬＬ回路内の１／Ｎ分周部
および位相周波数検出部を上記被測定集積回路１に内蔵
させている。なお、上記ＰＬＬ回路を構成するループフ
ィルタおよび電圧制御発振器等のアナログ回路素子は、
被測定集積回路１の外側に配置された試験治具内に設け
ることが好ましい。

【００１９】さらに、本発明の半導体集積回路のより具
体的な実施態様は、測定の対象とする被測定集積回路１
に対し、所定の周波数を有する複数の試験用信号Ｓinを
供給して上記被測定集積回路１を動作させ、この被測定
集積回路１から出力される上記複数の試験用信号を検出
して上記測定集積回路１の動作試験を行う場合、この被
測定集積回路の各種の機能に応じて上記複数の試験用信
号中の特定の試験用信号を選択する試験用信号選択部２
（例えば、マルチプレクサ）を上記被測定集積回路１内
に設けている。

【００２０】さらに、上記半導体集積回路の実施態様に
おいては、上記被測定対象回路１と、上記複数の試験用
信号Ｓinと同じ周波数を有し、かつ、これらの複数の試
験用信号と共に上記被測定集積回路へ入力される基準入
力信号Ｓr の周波数を、所定の倍数だけ高くする信号周
波数逓倍部６と、この信号周波数逓倍部６から出力され
る逓倍出力信号と上記基準入力信号Ｓr との同期をとる
基準入力信号同期部５と、上記基準入力信号との同期が
とれた上記逓倍出力信号を、上記複数の試験用信号Ｓin
に対するクロック信号ＣＬＫとして上記試験用信号選択
部２に供給するためのクロック信号分配手段とを有し、
上記信号周波数逓倍部６、上記基準入力信号同期部５お
よび上記クロック信号分配手段の少なくとも一つを構成
する回路素子の少なくとも一部を上記被測定集積回路１
に内蔵させており、上記逓倍出力信号の周波数に基づき
上記被測定集積回路１を動作させるようになっている。

【００２１】好ましくは、上記半導体集積回路の実施態
様においては、高速動作を必要とする機能を試験するた
めの試験用信号が上記試験用信号選択部にて選択された
場合は、上記逓倍出力信号を上記クロック信号として使
用し、低速動作を必要とする機能を試験するための試験
用信号が上記試験用信号選択部にて選択された場合は、
当該試験用信号と同じ周波数を有する上記基準入力信号
を上記クロック信号として使用するように切替動作を行
う信号周波数切替部を、上記被測定集積回路に含むよう
にしている。

【００２２】また一方で、本発明の半導体集積回路の試
験方法においては、測定の対象とする被測定集積回路に
対し、所定の周波数を有する複数の試験用信号を供給し
て上記被測定集積回路を動作させ、この被測定集積回路
から出力される上記複数の試験用信号を検出して上記測
定集積回路の動作試験を行う場合に、上記複数の試験用
信号と同じ周波数を有し、かつ、これらの複数の試験用
信号と共に上記被測定集積回路へ入力される基準入力信
号の周波数を所定の倍数だけ高くすることによって逓倍
出力信号を生成し、この逓倍出力信号と上記基準入力信
号との同期をとり、この基準入力信号との同期がとれた
上記逓倍出力信号を、これらの複数の試験用信号に対す
るクロック信号として使用し、上記逓倍出力信号の周波
数に基づき上記被測定集積回路を動作させるようにして
いる。

【００２３】好ましくは、本発明の半導体集積回路の試
験方法においては、上記複数の試験用信号の中で、高速
動作を必要とする機能を試験するための試験用信号によ
り上記被測定集積回路を動作させる場合は、上記逓倍出
力信号を上記クロック信号として使用し、低速動作を必
要とする機能を試験するための試験用信号により上記被
測定集積回路を動作させる場合は、当該試験用信号と同
じ周波数を有する上記基準入力信号を上記クロック信号
として使用するように切替動作を行うようにしている。

【００２４】要約すれば、本発明の半導体集積回路およ
びその試験方法では、ＰＬＬ回路の少なくとも一部（特
に、位相周波数検出部）を被測定集積回路に内蔵し、上
記ＰＬＬ回路の機能により基準入力信号の周波数を所定
の倍数だけ高くすることによって実動作周波数と同程度
の周波数を有する逓倍出力信号を生成し、上記被測定集
積回路の動作試験を行う際のクロック信号として上記逓
倍出力信号を利用するようにしている。すなわち、被測
定集積回路の実動作周波数と同程度の周波数を有する逓
倍出力信号に基づき被測定集積回路の動作試験を行って
いるので、被測定集積回路の性能が集積回路テスター等
の測定系のテスター性能を越える場合でも、被測定集積
回路の実動作周波数による試験を遂行することができ
る。

【００２５】かくして、本発明の半導体集積回路および
その試験方法によれば、測定の対象とする被測定集積回
路の試験工程が煩雑になったり、マニュアル試験の追加
等による試験時間が増加したりすることなく、従来の手
法では測定できなかった数ＧＨｚを越えるような実動作
周波数による被測定集積回路の試験を効率良く行うこと
ができる。この結果、試験時間の５０％以上の節減、お
よび、高性能の半導体製品の安定供給を実現することが
可能になるという利点が得られる。

【００２６】

【発明の実施の形態】以下、図２〜図４を参照しなが
ら、本発明の好ましい実施例を説明する。図２は、本発
明の一実施例を示す回路ブロック図であり、図３は、本
発明の実施例にて使用されるＰＬＬ回路部を分離して示
す回路ブロック図である。図２において、汎用の測定系
を構成する集積回路テスターは、図５に示した従来の集
積回路テスタと同様に、被測定集積回路１に対し、各種
の機能の試験を行うための所定の周波数を有する複数の
試験用信号Ｓinを生成して上記被測定集積回路１に供給
するためのテスター信号発生系３０と、上記被測定集積
回路１の動作試験を行った結果として出力される複数の
試験結果出力信号Ｓout を検出するテスター信号検出系
４０と、テスター信号発生系３０およびテスター信号検
出系４０の動作を制御するためのＭＰＵ等を含むテスタ
ー制御系９０とを備えている。

【００２７】さらに詳しく説明すると、上記のテスター
信号発生系３０は、複数の試験用信号に関連した種々の
データを発生させるデータ発生部３１と、このデータ発
生部３１から出力される種々のデータの同期をとるため
のタイミングを設定するデータタイミング設定部３２
と、このデータタイミング設定部３２から出力されるデ
ータを符号化して得られる複数の試験用信号Ｓinを被測
定集積回路１のマルチプレクサ２０に供給するエンコー
ダ部３３とを含む。

【００２８】この場合、マルチプレクサ（ＭＵＸ）２０
は、従来のマルチプレクサ２００（図５参照）にほぼ対
応しており、被測定集積回路１の各種の機能に応じて多
重化された複数の試験用信号中の特定の試験用信号を選
択する機能を有している。さらに、上記のテスター信号
検出系４０は、被測定集積回路１の動作試験を行った結
果として得られる試験結果出力信号Ｓout をデコード処
理して元の形式のデータに変換するデコーダ部４１と、
このデコーダ部４１から出力されるデータの同期をとる
ためのタイミングを設定するデータタイミング設定部４
２と、このデータタイミング設定部４２から出力される
データを試験前のデータと比較して被測定集積回路１の
動作特性を検証するデータ検証部４３とを含む。

【００２９】さらにまた、上記のテスター制御系９０
は、内部のＭＰＵ等を動作させることにより、被測定集
積回路１の自動的な動作試験が誤りなく行えるように上
記テスター信号発生系３０およびテスター信号検出系４
０の一連の動作を統括的に制御するものである。さら
に、図２に示す実施例においては、前述の信号周波数逓
倍部６および入力信号同期部５の機能を有するＰＬＬ回
路が、被測定集積回路１を構成するチップと当該被測定
集積回路１の外側の試験治具に設けられている。

【００３０】さらに詳しく説明すると、上記ＰＬＬ回路
は、被測定集積回路１から分離した状態で図３に示すよ
うに、入力される電圧に応じて制御される発振周波数を
有する信号を生成する電圧制御発振器（ＶＣＯ）５２を
備えている。この電圧制御発振器５２は、複数の試験用
信号Ｓinの基準となる基準入力信号のＮ倍（Ｎは２以上
の任意の正の整数）の周波数を有するＮ逓倍出力信号Ｓ
r ′をクロック信号ＣＬＫとして出力する。

【００３１】さらに、上記ＰＬＬ回路は、上記電圧制御
発振器５２から出力されるＮ逓倍出力信号Ｓr ′の周波
数を所定の割合だけ分周する１／Ｎ分周部６０と、上記
基準入力信号Ｓr と上記１／Ｎ分周部６０から出力され
る分周出力信号との間の位相差を検出し、この位相差の
検出結果に基づき位相差検出電圧を生成する位相周波数
検出部（ＰＦＤ）５０と、この位相周波数検出部５０か
らの位相差検出電圧を平滑化するローパスフィルタ（低
域フィルタ）等のループフィルタ（ＬＰＦ）５１とを備
えている。

【００３２】上記のようなタイプのＰＬＬ回路は、上記
ループフィルタ５１により平滑化された電圧を上記電圧
制御発振器５２に入力し、この電圧制御発振器から出力
される上記逓倍出力信号の周波数を所定の割合だけ分周
して得られる分周出力信号の周波数を、基準入力信号Ｓ
r の周波数に一致させる機能を有している。さらに、図
３に示すように、本発明の実施例においては、上記ＰＬ
Ｌ回路内の１／Ｎ分周部６０および位相周波数検出部５
０のような回路素子を被測定集積回路１に内蔵させてい
る。

【００３３】また一方で、上記ＰＬＬ回路を構成するル
ープフィルタ５１および電圧制御発振器５２のようなジ
ッタ等の性能を決定するアナログ回路素子は、被測定集
積回路１の外側に配置された試験治具内に設けるように
している。上記のように、本発明の実施例では、ＰＬＬ
回路内の位相周波数検出部５０が被測定集積回路１のよ
うな半導体集積回路に内蔵されているので、半導体集積
回路の内部で位相比較が行える。このため、半導体集積
回路の動作試験を行う場合に、半導体集積回路の外部に
設けられる集積回路テスター等の測定系による信号遅延
の影響を少なくすることができるので、より高速動作が
要求される試験を遂行するケースに本発明の実施例を適
用することが有効となる。

【００３４】さらに、図２に示す実施例においては、基
準入力信号Ｓr との同期がとれたＮ逓倍出力信号Ｓr ′
を、上記複数の試験用信号Ｓinに対するクロック信号Ｃ
ＬＫとしてマルチプレクサ２０に供給するためのクロッ
ク信号分配手段として、クロック信号分配ゲート部７を
被測定集積回路１に内蔵させている。このクロック信号
分配ゲート部７により、上記Ｎ逓倍出力信号Ｓr ′の周
波数（すなわち、被測定集積回路１の実動作周波数）に
基づき上記被測定集積回路を動作させることが容易に行
える。

【００３５】さらに、図２に示したような本発明の実施
例による半導体集積回路等を利用して実行される半導体
集積回路の試験方法においては、被測定集積回路に対し
複数の試験用信号を供給して上記被測定集積回路を動作
させ、この被測定集積回路から出力される上記複数の試
験用信号を検出して上記測定集積回路の動作試験を行う
場合に、上記複数の試験用信号の基準となる基準入力信
号の周波数を所定の倍数（例えば、Ｎ倍）だけ高くする
ことによってＮ逓倍出力信号を生成し、このＮ逓倍出力
信号と上記基準入力信号との同期をとり、この基準入力
信号との同期がとれた上記Ｎ逓倍出力信号を、これらの
複数の試験用信号に対するクロック信号として使用し、
上記Ｎ逓倍出力信号の周波数に基づき上記被測定集積回
路を実動作周波数にて動作させるようにしている。

【００３６】図４は、図２の変形例を示すブロックであ
る。図４の試験装置は、図２の実施例に信号周波数切替
部７０を追加した構成になっている。図３における信号
周波数切替部７０は、被測定集積回路１に内蔵されてお
り、高速動作を必要とする機能を試験するための試験用
信号がマルチプレクサ２０にて選択された場合は、上記
Ｎ逓倍出力信号をクロック信号として使用し、低速動作
を必要とする機能を試験するための試験用信号がマルチ
プレクサ２０にて選択された場合は、当該試験用信号と
同じ周波数を有する基準入力信号をクロック信号として
使用するように切替動作を行うものである。この切替動
作は、好ましくは、テスター制御系からの切替制御信号
Ｓc に基づいて実行される。

【００３７】上記の信号周波数切替部７０以外の構成
は、前述の図２の実施例の構成と同じなので、ここでは
その説明を省略する。ここで、被測定集積回路を構成す
るチップが、図６に示したようなループバック機能を備
えたマルチプレクサおよびデマルチプレクサを搭載して
いる場合、このようなマルチプレクサおよびデマルチプ
レクサによる特徴とＰＬＬ回路を備えた本発明の実施例
の特徴とを活かして試験治具上でループバック機能を実
現することにより、集積回路テスターのテスター性能の
制限を遙かに越えた実動作周波数による半導体集積回路
の試験が可能になる。このように、マルチプレクサおよ
びデマルチプレクサの機能、ＰＬＬ回路の機能および集
積回路テスターの機能を一つの機能として有機的に結合
させることにより、集積回路テスターのテスター性能の
制限により測定できなかった数ＧＨｚを越えるような実
動作周波数による半導体集積回路の試験を実現すること
が可能になる。

【００３８】

【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、第１に、複数の試験用信号の基準とな
る基準入力信号の周波数を所定の倍数だけ高くする信号
周波数逓倍部と、この信号周波数逓倍部から出力される
逓倍出力信号と上記基準入力信号との同期をとる基準入
力信号同期部の少なくとも一方を構成する回路素子の少
なくとも一部を被測定集積回路に含むようにし、上記逓
倍出力信号をクロック信号として使用して上記被測定集
積回路の動作試験を行っているので、被測定集積回路の
性能が集積回路テスター等の測定系のテスター性能を越
える場合でも、被測定集積回路の実動作周波数による試
験を遂行することができる。この結果、従来は測定でき
なかった数ＧＨｚを越えるような実動作周波数による被
測定集積回路の試験を効率良く行うことができるように
なり、試験時間の５０％以上の節減、および、高性能の
半導体製品の安定供給が実現される。

【００３９】さらに、本発明の半導体集積回路によれ
ば、第２に、上記の信号周波数逓倍部および基準入力信
号同期部をＰＬＬ回路により構成しているので、消費電
力を増大させたり試験工程を複雑にしたりすることな
く、簡単な回路構成でもって被測定集積回路の実動作周
波数による試験を遂行することが可能になる。さらに、
本発明の半導体集積回路によれば、第３に、上記ＰＬＬ
回路内の位相周波数検出部等が被測定集積回路に内蔵さ
れているので、半導体集積回路の内部で位相比較が行え
る。このため、半導体集積回路の動作試験を行う場合
に、半導体集積回路の外部の集積回路テスター等による
信号遅延の影響を少なくすることができるので、より高
速動作が要求される試験を遂行するときに有効となる。

【００４０】さらに、本発明の半導体集積回路によれ
ば、第４に、高速動作を必要とする機能を試験するため
の試験用信号がマルチプレクサ等の試験用信号選択部に
て選択された場合のみ、被測定集積回路の実動作周波数
と同じ周波数を有する逓倍出力信号をクロック信号とし
て使用するようにしているので、従来の試験装置の特徴
と本発明の半導体集積回路の特徴とを組み合わせて被測
定集積回路の動作試験をより効率良く行うことが可能に
なる。

【００４１】また一方で、本発明の半導体集積回路の試
験方法によれば、上記のような信号周波数逓倍部および
基準入力信号同期部を動作させることにより、上記逓倍
出力信号をクロック信号として使用して被測定集積回路
の動作試験を行っているので、被測定集積回路の性能が
集積回路テスター等の測定系のテスター性能を越える場
合でも、被測定集積回路の実動作周波数による試験を遂
行することができる。この結果、従来の方法では測定で
きなかった数ＧＨｚを越えるような実動作周波数による
被測定集積回路の試験を効率良く行うことができるよう
になり、試験時間の５０％以上の節減、および、高性能
の半導体製品の安定供給が実現される。

【図面の簡単な説明】

【図１】本発明の原理構成を示すブロックである。

【図２】本発明の一実施例を示す回路ブロック図であ
る。

【図３】本発明の実施例にて使用されるＰＬＬ回路部を
分離して示す回路ブロック図である。

【図４】図２の変形例を示すブロックである。

【図５】従来の半導体集積回路の試験方法を説明するた
めの回路ブロック図である。

【図６】ループバック機能を利用した場合の従来の試験
方法を説明するための回路ブロック図である。

【符号の説明】

１…被測定集積回路 ２…試験用信号選択部 ３…試験用信号生成部 ４…試験用信号検出部 ５…基準入力信号同期部 ６…信号周波数逓倍部 ７…クロック信号分配ゲート部 ９…試験制御部 ２０…マルチプレクサ（ＭＵＸ） ３０…テスター信号発生系 ３１…データ発生部 ３２…データタイミング設定部 ３３…エンコーダ部 ４０…テスター検出系 ４１…デコーダ部 ４２…データタイミング設定部 ４３…データ検証部 ５０…位相周波数検出部（ＰＦＤ） ５１…ループフィルタ（ＬＰＦ） ５２…電圧制御発振器（ＶＣＯ） ６０…１／Ｎ分周部 ７０…信号周波数切替部 ９０…テスター制御系

Claims (9)

【特許請求の範囲】
1. 【請求項１】 測定の対象とする被測定集積回路と、 複数の試験用信号と同じ周波数を有し、かつ、該複数の
   試験用信号と共に前記被測定集積回路へ入力される基準
   入力信号の周波数を、所定の倍数だけ高くする信号周波
   数逓倍部と、 該信号周波数逓倍部から出力される逓倍出力信号と前記
   基準入力信号との同期をとる基準入力信号同期部とを有
   し、前記信号周波数逓倍部または前記基準入力信号同期
   部を構成する回路素子の少なくとも一部を前記被測定集
   積回路に含むことを特徴とする半導体集積回路。
2. 【請求項２】 前記信号周波数逓倍部および前記基準入
   力信号同期部が、入力される電圧に応じて制御される発
   振周波数を有する信号を生成する電圧制御発振器と、 該電圧制御発振器から出力される信号として定義される
   前記逓倍出力信号の周波数を所定の割合だけ分周する１
   ／Ｎ分周部と、 前記基準入力信号と、前記１／Ｎ分周部から出力される
   分周出力信号との間の位相差を検出し、該位相差の検出
   結果に基づき位相差検出電圧を生成する位相周波数検出
   部と、 該位相周波数検出部からの位相差検出電圧を平滑化する
   ループフィルタとを有する位相同期型回路であって、該
   ループフィルタにより平滑化された電圧を前記電圧制御
   発振器に入力し、該電圧制御発振器から出力される前記
   逓倍出力信号の周波数を所定の割合だけ分周して得られ
   る前記分周出力信号の周波数を、前記基準入力信号の周
   波数に一致させる機能を有する位相同期型回路により構
   成される請求項１記載の半導体集積回路。
3. 【請求項３】 前記１／Ｎ分周部および前記位相周波数
   検出部を前記被測定集積回路に内蔵させる請求項２記載
   の半導体集積回路。
4. 【請求項４】 測定の対象とする被測定集積回路と、 複数の試験用信号と同じ周波数を有し、かつ、該複数の
   試験用信号と共に前記被測定集積回路へ入力される基準
   入力信号の周波数を、所定の倍数だけ高くする信号周波
   数逓倍部と、 該信号周波数逓倍部から出力される逓倍出力信号と前記
   基準入力信号との同期をとる基準入力信号同期部と、 前記基準入力信号との同期がとれた前記逓倍出力信号
   を、該複数の試験用信号に対するクロック信号として試
   験用信号選択部に供給するためのクロック信号分配手段
   とを有し、前記信号周波数逓倍部、基準入力信号同期部
   および前記クロック信号分配手段の少なくとも一つを構
   成する回路素子の少なくとも一部を前記被測定集積回路
   に含むことを特徴とする半導体集積回路。
5. 【請求項５】 前記信号周波数逓倍部および前記基準入
   力信号同期部が、 入力される電圧に応じて制御される発振周波数を有する
   信号を生成する電圧制御発振器と、 該電圧制御発振器から出力される信号として定義される
   前記逓倍出力信号の周波数を所定の割合だけ分周する１
   ／Ｎ分周部と、 前記基準入力信号と、前記１／Ｎ分周部から出力される
   分周出力信号との間の位相差を検出し、該位相差の検出
   結果に基づき位相差検出電圧を生成する位相周波数検出
   部と、 該位相周波数検出部からの位相差検出電圧を平滑化する
   ループフィルタとを有する位相同期型回路であって、該
   ループフィルタにより平滑化された電圧を前記電圧制御
   発振器に入力し、該電圧制御発振器から出力される前記
   逓倍出力信号の周波数を所定の割合だけ分周して得られ
   る前記分周出力信号の周波数を、前記基準入力信号の周
   波数に一致させる機能を有する位相同期型回路により構
   成される請求項４記載の半導体集積回路。
6. 【請求項６】 前記１／Ｎ分周部、前記位相周波数検出
   部および前記クロック信号分配手段を前記被測定集積回
   路に内蔵させる請求項５記載の試験装置。
7. 【請求項７】 高速動作を必要とする機能を試験するた
   めの試験用信号が前記試験用信号選択部にて選択された
   場合は、前記逓倍出力信号を前記クロック信号として使
   用し、低速動作を必要とする機能を試験するための試験
   用信号が前記試験用信号選択部にて選択された場合は、
   当該試験用信号と同じ周波数を有する前記基準入力信号
   を前記クロック信号として使用するように切替動作を行
   う信号周波数切替部を、前記被測定集積回路に含むこと
   を特徴とする請求項４記載の半導体集積回路。
8. 【請求項８】 測定の対象とする被測定集積回路に対
   し、所定の周波数を有する複数の試験用信号を供給して
   該被測定集積回路を動作させ、該被測定集積回路から出
   力される前記複数の試験用信号を検出して前記測定集積
   回路の動作試験を行うための半導体集積回路の試験方法
   において、 前記複数の試験用信号と同じ周波数を有し、かつ、該複
   数の試験用信号と共に前記被測定集積回路へ入力される
   基準入力信号の周波数を所定の倍数だけ高くすることに
   よって逓倍出力信号を生成し、 該逓倍出力信号と前記基準入力信号との同期をとり、 該基準入力信号との同期がとれた前記逓倍出力信号を、
   該複数の試験用信号に対するクロック信号として使用
   し、前記逓倍出力信号の周波数に基づき前記被測定集積
   回路を動作させることを特徴とする半導体集積回路の試
   験方法。
9. 【請求項９】 前記複数の試験用信号の中で、高速動作
   を必要とする機能を試験するための試験用信号により前
   記被測定集積回路を動作させる場合は、前記逓倍出力信
   号を前記クロック信号として使用し、低速動作を必要と
   する機能を試験するための試験用信号により前記被測定
   集積回路を動作させる場合は、当該試験用信号と同じ周
   波数を有する前記基準入力信号を前記クロック信号とし
   て使用するように切替動作を行うことを特徴とする請求
   項８記載の試験方法。