JPH1138094A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH1138094A JPH1138094A JP9195547A JP19554797A JPH1138094A JP H1138094 A JPH1138094 A JP H1138094A JP 9195547 A JP9195547 A JP 9195547A JP 19554797 A JP19554797 A JP 19554797A JP H1138094 A JPH1138094 A JP H1138094A
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Abstract
(57)【要約】
【課題】試験条件変更時の切替え時間を短縮し、更にＤ
ＵＴに供給される直流オフセット電圧がゼロとなるのを
防止した任意波形発生装置とする半導体試験装置を提供
する。 【解決手段】階段状のアナログ信号を出力する上記第１
のＤＡ変換器の出力をＯＮ／ＯＦＦ制御する交流波形出
力制御手段を具備し、直流のオフセット信号を発生する
上記第２のＤＡ変換器の出力をＯＮ／ＯＦＦ制御する直
流オフセット信号の出力制御手段を具備し、試験条件に
対応して上記交流波形出力制御手段と上記直流オフセッ
ト信号の出力制御手段を所定に制御して波形発生条件変
更に伴うセットリング時間を短縮する制御手段を具備す
る。
ＵＴに供給される直流オフセット電圧がゼロとなるのを
防止した任意波形発生装置とする半導体試験装置を提供
する。 【解決手段】階段状のアナログ信号を出力する上記第１
のＤＡ変換器の出力をＯＮ／ＯＦＦ制御する交流波形出
力制御手段を具備し、直流のオフセット信号を発生する
上記第２のＤＡ変換器の出力をＯＮ／ＯＦＦ制御する直
流オフセット信号の出力制御手段を具備し、試験条件に
対応して上記交流波形出力制御手段と上記直流オフセッ
ト信号の出力制御手段を所定に制御して波形発生条件変
更に伴うセットリング時間を短縮する制御手段を具備す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
が有する任意波形発生装置において、該任意波形発生装
置の波形発生条件変更時のセットリング時間の短縮を実
現する半導体試験装置に関する。
が有する任意波形発生装置において、該任意波形発生装
置の波形発生条件変更時のセットリング時間の短縮を実
現する半導体試験装置に関する。
【０００２】
【従来の技術】任意波形発生装置は、半導体試験装置に
複数チャンネル搭載されていて、ＤＵＴへ多様な所望の
アナログ波形信号を供給するものである。この任意波形
発生装置が発生出力する周波数帯域は音声帯域からビデ
オ帯域まで広範囲である。
複数チャンネル搭載されていて、ＤＵＴへ多様な所望の
アナログ波形信号を供給するものである。この任意波形
発生装置が発生出力する周波数帯域は音声帯域からビデ
オ帯域まで広範囲である。
【０００３】従来技術例について図４の任意波形発生装
置の構成図と、図５のＤＵＴ測定のタイムチャートを示
して以下に説明する。この構成例は、図４に示すよう
に、波形データ発生部３０と、ＤＡ変換器４０と、フィ
ルタ５０と、可変減衰器６０と、ＤＡ変換器７０と、Ｌ
ＰＦ７５と、アナログ加算器８０と、バッファ増幅器９
０とで成る。尚、半導体試験装置は周知であり技術的に
良く知られている為、説明を省略する。
置の構成図と、図５のＤＵＴ測定のタイムチャートを示
して以下に説明する。この構成例は、図４に示すよう
に、波形データ発生部３０と、ＤＡ変換器４０と、フィ
ルタ５０と、可変減衰器６０と、ＤＡ変換器７０と、Ｌ
ＰＦ７５と、アナログ加算器８０と、バッファ増幅器９
０とで成る。尚、半導体試験装置は周知であり技術的に
良く知られている為、説明を省略する。
【０００４】波形データ発生部３０は、クロック１０に
同期して連続した任意の波形データをＤＡ変換器４０へ
供給するものである。ここでクロック１０は、複数のク
ロック源（半導体試験装置の内部のシンセサイザからの
任意周波数クロック、ロジック出力ピンに同期したクロ
ック、あるいはＤＵＴ自身が発生するクロック）の何れ
かを選択したクロックが使用される。このクロック周波
数は例えば数十ＫＨｚ〜数十ＭＨｚのクロックである。
ＤＡ変換器４０は、例えば１２〜１６ビットのＤＡコン
バータであり、前記波形データ発生部３０からの波形デ
ータを受けて、クロック１０に同期してＤＡ変換した階
段状のアナログ信号をフィルタ５０へ供給する。
同期して連続した任意の波形データをＤＡ変換器４０へ
供給するものである。ここでクロック１０は、複数のク
ロック源（半導体試験装置の内部のシンセサイザからの
任意周波数クロック、ロジック出力ピンに同期したクロ
ック、あるいはＤＵＴ自身が発生するクロック）の何れ
かを選択したクロックが使用される。このクロック周波
数は例えば数十ＫＨｚ〜数十ＭＨｚのクロックである。
ＤＡ変換器４０は、例えば１２〜１６ビットのＤＡコン
バータであり、前記波形データ発生部３０からの波形デ
ータを受けて、クロック１０に同期してＤＡ変換した階
段状のアナログ信号をフィルタ５０へ供給する。
【０００５】フィルタ５０は、前記階段状のアナログ信
号を受けてクロック１０の周波数成分を除去して滑らか
な交流信号に変換して可変減衰器６０へ供給する。ここ
でクロック１０の周波数は可変である為、内部にはクロ
ック周波数に対応して複数種類のフィルタが具備されて
いて、外部からの選択制御により所定のフィルタ条件で
使用に供される。尚、階段状波形が必要なデバイス試験
条件もあり、この場合はフィルタをバイパスして直接出
力する。
号を受けてクロック１０の周波数成分を除去して滑らか
な交流信号に変換して可変減衰器６０へ供給する。ここ
でクロック１０の周波数は可変である為、内部にはクロ
ック周波数に対応して複数種類のフィルタが具備されて
いて、外部からの選択制御により所定のフィルタ条件で
使用に供される。尚、階段状波形が必要なデバイス試験
条件もあり、この場合はフィルタをバイパスして直接出
力する。
【０００６】可変減衰器６０は、抵抗減衰器あるいは可
変増幅器又は両者を用いた振幅変換器であり、内部に例
えばリードリレーによる正確なレンジ切替え回路を具備
し、外部から所望にレンジ制御される。これは前記フィ
ルタ５０からのアナログ波形信号５１を受けて所定振幅
に減衰（あるいは増幅）したアナログ波形信号６１をア
ナログ加算器８０の一方の入力端へ供給する。尚、レン
ジを切替えるリードリレーは、部品個々の動作時間のば
らつきがある為、レンジ切替え時に不定な電圧となった
りスパイク電圧となる場合がある。
変増幅器又は両者を用いた振幅変換器であり、内部に例
えばリードリレーによる正確なレンジ切替え回路を具備
し、外部から所望にレンジ制御される。これは前記フィ
ルタ５０からのアナログ波形信号５１を受けて所定振幅
に減衰（あるいは増幅）したアナログ波形信号６１をア
ナログ加算器８０の一方の入力端へ供給する。尚、レン
ジを切替えるリードリレーは、部品個々の動作時間のば
らつきがある為、レンジ切替え時に不定な電圧となった
りスパイク電圧となる場合がある。
【０００７】アナログ加算器８０は、前記可変減衰器６
０のアナログ波形信号６１を受け、ＤＡ変換器７０の出
力信号をＬＰＦ（ローパスフィルタ）７５でフィルタし
た高純度の直流のオフセット信号７７を受けて、両者を
加算した後、バッファ増幅器９０へ供給する。ＤＡ変換
器７０は、波形発生器からの出力信号の中心電圧値を決
定する直流のオフセット信号の発生用であり、外部から
所望に設定制御できる。このオフセット信号をＬＰＦ７
５を介してアナログ加算器８０へ供給している。尚、Ｌ
ＰＦ７５のフィルタ特性にも依るが、アナログ加算器８
０の入力端の電圧が例えば９９．９％に至るセットリン
グ時間は数ミリ秒かかる場合がある。
０のアナログ波形信号６１を受け、ＤＡ変換器７０の出
力信号をＬＰＦ（ローパスフィルタ）７５でフィルタし
た高純度の直流のオフセット信号７７を受けて、両者を
加算した後、バッファ増幅器９０へ供給する。ＤＡ変換
器７０は、波形発生器からの出力信号の中心電圧値を決
定する直流のオフセット信号の発生用であり、外部から
所望に設定制御できる。このオフセット信号をＬＰＦ７
５を介してアナログ加算器８０へ供給している。尚、Ｌ
ＰＦ７５のフィルタ特性にも依るが、アナログ加算器８
０の入力端の電圧が例えば９９．９％に至るセットリン
グ時間は数ミリ秒かかる場合がある。
【０００８】バッファ増幅器９０は、上記アナログ加算
器８０の加算出力信号を受けて等倍でバッファし、ある
いは所定倍率で増幅バッファした任意波形信号９１をＤ
ＵＴに供給する。尚、このバッファ増幅器９０には、こ
の出力をＯＮ／ＯＦＦ制御する出力制御入力端９２を具
備している。
器８０の加算出力信号を受けて等倍でバッファし、ある
いは所定倍率で増幅バッファした任意波形信号９１をＤ
ＵＴに供給する。尚、このバッファ増幅器９０には、こ
の出力をＯＮ／ＯＦＦ制御する出力制御入力端９２を具
備している。
【０００９】次に上述構成の任意波形発生装置を使用し
て、図５のタイムチャートを示して発生波形切替え時に
おけるセットリング時間について説明する。ところで切
替え時においてもＤＵＴに与える信号は、デバイスを劣
化させるような無用な過大電圧を印加しないように防止
しなければならない。この為出力制御入力端９２のＯＦ
Ｆ期間は、図５Ｇに示すように十分裕度を持たせた期間
波形出力をＯＦＦさせる必要があり、この点においてデ
バイス試験のスループットが低下する要因となり好まし
くない。更に、従来構成では一時的にＤＵＴに供給され
るオフセット信号がゼロ電圧となる。これは試験対象の
ＤＵＴの種類によっては試験時間が長引いて結果的にデ
バイス試験のスループットを低下させる要因となる場合
がある。これには例えばＡＧＣ（automatic gain contr
ol）アンプを内蔵したＤＵＴがある。この直流オフセッ
ト信号がゼロになる点においても実用上の難点となる場
合があり好ましくない。
て、図５のタイムチャートを示して発生波形切替え時に
おけるセットリング時間について説明する。ところで切
替え時においてもＤＵＴに与える信号は、デバイスを劣
化させるような無用な過大電圧を印加しないように防止
しなければならない。この為出力制御入力端９２のＯＦ
Ｆ期間は、図５Ｇに示すように十分裕度を持たせた期間
波形出力をＯＦＦさせる必要があり、この点においてデ
バイス試験のスループットが低下する要因となり好まし
くない。更に、従来構成では一時的にＤＵＴに供給され
るオフセット信号がゼロ電圧となる。これは試験対象の
ＤＵＴの種類によっては試験時間が長引いて結果的にデ
バイス試験のスループットを低下させる要因となる場合
がある。これには例えばＡＧＣ（automatic gain contr
ol）アンプを内蔵したＤＵＴがある。この直流オフセッ
ト信号がゼロになる点においても実用上の難点となる場
合があり好ましくない。
【発明が解決しようとする課題】上記説明のように、第
１に出力制御入力端９２のＯＦＦ期間を十分裕度を持た
せた期間ＯＦＦさせる必要があり試験停止時間が長くな
る難点と、第２にＤＵＴに供給されるオフセット信号が
ゼロ電圧となる難点があり、これらの点において実用上
の難点がある。そこで、本発明が解決しようとする課題
は、試験条件変更時の切替え時間を短縮し、更にＤＵＴ
に供給される直流オフセット電圧がゼロとなるのを防止
した任意波形発生装置とする半導体試験装置を提供する
ことである。
１に出力制御入力端９２のＯＦＦ期間を十分裕度を持た
せた期間ＯＦＦさせる必要があり試験停止時間が長くな
る難点と、第２にＤＵＴに供給されるオフセット信号が
ゼロ電圧となる難点があり、これらの点において実用上
の難点がある。そこで、本発明が解決しようとする課題
は、試験条件変更時の切替え時間を短縮し、更にＤＵＴ
に供給される直流オフセット電圧がゼロとなるのを防止
した任意波形発生装置とする半導体試験装置を提供する
ことである。
【００１０】
【課題を解決するための手段】第１図、第６図、第７
図、第８図、第９図、又は第１０図は、本発明に係る解
決手段を示している。第１に、上記課題を解決するため
に、本発明の構成では、クロック１０により連続して波
形データを出力する波形データ発生部３０と、前記波形
データを受けてクロック１０に同期してＤＡ変換した階
段状のアナログ信号を出力する第１のＤＡ変換器４０
と、直流のオフセット電圧あるいは電流信号を発生する
第２のＤＡ変換器７０と、前記直流のオフセット信号と
上記可変減衰器６０が出力するアナログ波形信号を受け
て両信号を加算して出力するアナログ加算器８０と、ア
ナログ加算器８０の加算出力信号をバッファして出力す
るバッファ増幅器９０とを有して被試験デバイスへ任意
の波形信号を供給する半導体試験装置の少なくとも上述
構成の任意波形発生装置において、階段状のアナログ信
号を出力する上記第１のＤＡ変換器４０の出力をＯＮ／
ＯＦＦ制御する手段（交流波形出力制御手段）を具備
し、上記第２のＤＡ変換器７０と上記アナログ加算器８
０入力端間において直流のオフセット信号の供給をＯＮ
／ＯＦＦ制御する手段（直流オフセット信号の出力制御
手段）を具備し、試験条件に対応して上記第１のＤＡ変
換器４０の出力制御手段と上記第２のＤＡ変換器７０の
直流オフセット信号の出力制御手段を所定に制御して波
形発生条件変更に伴う試験停止時間を短縮する制御手段
を具備する構成手段である。上述により、試験条件変更
時の切替え時間を短縮し、又、ＤＵＴに供給される直流
オフセット信号がゼロとなるのを防止した任意波形発生
装置とする半導体試験装置が実現できる。
図、第８図、第９図、又は第１０図は、本発明に係る解
決手段を示している。第１に、上記課題を解決するため
に、本発明の構成では、クロック１０により連続して波
形データを出力する波形データ発生部３０と、前記波形
データを受けてクロック１０に同期してＤＡ変換した階
段状のアナログ信号を出力する第１のＤＡ変換器４０
と、直流のオフセット電圧あるいは電流信号を発生する
第２のＤＡ変換器７０と、前記直流のオフセット信号と
上記可変減衰器６０が出力するアナログ波形信号を受け
て両信号を加算して出力するアナログ加算器８０と、ア
ナログ加算器８０の加算出力信号をバッファして出力す
るバッファ増幅器９０とを有して被試験デバイスへ任意
の波形信号を供給する半導体試験装置の少なくとも上述
構成の任意波形発生装置において、階段状のアナログ信
号を出力する上記第１のＤＡ変換器４０の出力をＯＮ／
ＯＦＦ制御する手段（交流波形出力制御手段）を具備
し、上記第２のＤＡ変換器７０と上記アナログ加算器８
０入力端間において直流のオフセット信号の供給をＯＮ
／ＯＦＦ制御する手段（直流オフセット信号の出力制御
手段）を具備し、試験条件に対応して上記第１のＤＡ変
換器４０の出力制御手段と上記第２のＤＡ変換器７０の
直流オフセット信号の出力制御手段を所定に制御して波
形発生条件変更に伴う試験停止時間を短縮する制御手段
を具備する構成手段である。上述により、試験条件変更
時の切替え時間を短縮し、又、ＤＵＴに供給される直流
オフセット信号がゼロとなるのを防止した任意波形発生
装置とする半導体試験装置が実現できる。
【００１１】第３図は、本発明に係る解決手段を示して
いる。第２に、上記課題を解決するために、本発明の構
成では、クロック１０により連続して波形データを出力
する波形データ発生部３０と、前記波形データを受けて
クロック１０に同期してＤＡ変換した階段状のアナログ
信号を出力する第１のＤＡ変換器４０と、直流のオフセ
ット信号を発生する第２のＤＡ変換器７０と、前記直流
のオフセット信号と上記可変減衰器６０が出力するアナ
ログ波形信号を受けて両信号を加算して出力するアナロ
グ加算器８０と、アナログ加算器８０の加算出力信号を
バッファして出力するバッファ増幅器９０とを有して被
試験デバイスへ任意の波形信号を供給する半導体試験装
置の少なくとも上述構成の任意波形発生装置において、
上記波形データ発生部３０と上記第１のＤＡ変換器４０
へ与えるクロック１０の供給をＯＮ／ＯＦＦ制御するク
ロック制御手段を具備し、階段状のアナログ信号を出力
する上記第１のＤＡ変換器４０の出力をＯＮ／ＯＦＦ制
御する手段（交流波形出力制御手段）を具備し、上記第
２のＤＡ変換器７０と上記アナログ加算器８０入力端間
において直流のオフセット信号の供給をＯＮ／ＯＦＦ制
御する手段（直流オフセット信号の出力制御手段）を具
備し、試験条件に対応して上記クロック制御手段と上記
第１のＤＡ変換器４０の出力制御手段と上記第２のＤＡ
変換器７０の直流オフセット信号の出力制御手段を所定
に制御して波形発生条件変更に伴う試験停止時間を短縮
する制御手段を具備する構成手段がある。この構成で
は、上記時間短縮と直流オフセット信号の出力維持に加
えて、波形データ発生部３０を所定波形データからスタ
ートさせることが可能となる利点が得られる。
いる。第２に、上記課題を解決するために、本発明の構
成では、クロック１０により連続して波形データを出力
する波形データ発生部３０と、前記波形データを受けて
クロック１０に同期してＤＡ変換した階段状のアナログ
信号を出力する第１のＤＡ変換器４０と、直流のオフセ
ット信号を発生する第２のＤＡ変換器７０と、前記直流
のオフセット信号と上記可変減衰器６０が出力するアナ
ログ波形信号を受けて両信号を加算して出力するアナロ
グ加算器８０と、アナログ加算器８０の加算出力信号を
バッファして出力するバッファ増幅器９０とを有して被
試験デバイスへ任意の波形信号を供給する半導体試験装
置の少なくとも上述構成の任意波形発生装置において、
上記波形データ発生部３０と上記第１のＤＡ変換器４０
へ与えるクロック１０の供給をＯＮ／ＯＦＦ制御するク
ロック制御手段を具備し、階段状のアナログ信号を出力
する上記第１のＤＡ変換器４０の出力をＯＮ／ＯＦＦ制
御する手段（交流波形出力制御手段）を具備し、上記第
２のＤＡ変換器７０と上記アナログ加算器８０入力端間
において直流のオフセット信号の供給をＯＮ／ＯＦＦ制
御する手段（直流オフセット信号の出力制御手段）を具
備し、試験条件に対応して上記クロック制御手段と上記
第１のＤＡ変換器４０の出力制御手段と上記第２のＤＡ
変換器７０の直流オフセット信号の出力制御手段を所定
に制御して波形発生条件変更に伴う試験停止時間を短縮
する制御手段を具備する構成手段がある。この構成で
は、上記時間短縮と直流オフセット信号の出力維持に加
えて、波形データ発生部３０を所定波形データからスタ
ートさせることが可能となる利点が得られる。
【００１２】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００１３】本発明実施例について図１の任意波形発生
装置の構成図と、図２のＤＵＴ測定のタイムチャートを
示して以下に説明する。尚、従来構成に対応する要素は
同一符号を付す。本発明の構成は、交流信号側と直流オ
フセット側へ個別に出力をＯＮ／ＯＦＦ制御する手段を
具備した任意波形発生装置である。この構成は、図１に
示すように従来構成に対して、ＤＡ変換器４０の出力を
ＯＮ／ＯＦＦ制御する交流波形出力制御手段と、ＤＡ変
換器７０の出力をＯＮ／ＯＦＦ制御する直流オフセット
信号の出力制御手段を追加し、代わりにバッファ増幅器
９０の出力をＯＮ／ＯＦＦ制御する手段を削除した構成
で成る。
装置の構成図と、図２のＤＵＴ測定のタイムチャートを
示して以下に説明する。尚、従来構成に対応する要素は
同一符号を付す。本発明の構成は、交流信号側と直流オ
フセット側へ個別に出力をＯＮ／ＯＦＦ制御する手段を
具備した任意波形発生装置である。この構成は、図１に
示すように従来構成に対して、ＤＡ変換器４０の出力を
ＯＮ／ＯＦＦ制御する交流波形出力制御手段と、ＤＡ変
換器７０の出力をＯＮ／ＯＦＦ制御する直流オフセット
信号の出力制御手段を追加し、代わりにバッファ増幅器
９０の出力をＯＮ／ＯＦＦ制御する手段を削除した構成
で成る。
【００１４】交流波形出力制御手段は、階段状のアナロ
グ信号を出力するＤＡ変換器４０の出力をＯＮ／ＯＦＦ
制御する回路をこの出力部に設け、ＯＮ／ＯＦＦ制御信
号４２により外部から出力制御する。これによりＤＡ変
換器４０側の出力を電圧ゼロにできる利点が得られる。
尚、このＯＮ／ＯＦＦ制御信号４２の供給元としては、
テスタピンを割付ける手法と、制御レジスタを設けてテ
スタバスを介して制御する手法とがある。
グ信号を出力するＤＡ変換器４０の出力をＯＮ／ＯＦＦ
制御する回路をこの出力部に設け、ＯＮ／ＯＦＦ制御信
号４２により外部から出力制御する。これによりＤＡ変
換器４０側の出力を電圧ゼロにできる利点が得られる。
尚、このＯＮ／ＯＦＦ制御信号４２の供給元としては、
テスタピンを割付ける手法と、制御レジスタを設けてテ
スタバスを介して制御する手法とがある。
【００１５】直流オフセット信号の出力制御手段は、直
流のオフセット信号を発生するＤＡ変換器７０の出力を
ＯＮ／ＯＦＦ制御する回路をこの出力部に設け、ＯＮ／
ＯＦＦ制御信号７２により外部から出力制御する。これ
によりＤＡ変換器７０の直流オフセット電圧の出力を電
圧ゼロにできる利点が得られる。尚、このＯＮ／ＯＦＦ
制御信号の供給元としては、上述同様にテスタピンを割
付ける手法と、制御レジスタを設けてテスタバスを介し
て制御する手法とがある。
流のオフセット信号を発生するＤＡ変換器７０の出力を
ＯＮ／ＯＦＦ制御する回路をこの出力部に設け、ＯＮ／
ＯＦＦ制御信号７２により外部から出力制御する。これ
によりＤＡ変換器７０の直流オフセット電圧の出力を電
圧ゼロにできる利点が得られる。尚、このＯＮ／ＯＦＦ
制御信号の供給元としては、上述同様にテスタピンを割
付ける手法と、制御レジスタを設けてテスタバスを介し
て制御する手法とがある。
【００１６】次に図２のタイムチャートを示して、同一
オフセット電圧時における切替え時のセットリング時間
の短縮化を説明する。先ず最初の試験条件で試験を実施
した後、図２Ｅに示す期間はデバイス試験を一時停止さ
せる。そして、図２Ｆの切替え動作の直前で図２Ｇに示
すように交流信号側のＤＡ変換器４０の出力はＯＦＦ状
態に制御する。そして、他方の直流オフセット側のＤＡ
変換器７０の出力は図２Ｂに示すようにＯＮ状態のまま
とする。この結果バッファ増幅器９０出力端の任意波形
信号９１は、図２Ｈに示すように直流のオフセット電圧
がそのまま出力された状態にある。従ってこの場合は直
流オフセット電圧に係るセットリング時間はゼロであ
る。
オフセット電圧時における切替え時のセットリング時間
の短縮化を説明する。先ず最初の試験条件で試験を実施
した後、図２Ｅに示す期間はデバイス試験を一時停止さ
せる。そして、図２Ｆの切替え動作の直前で図２Ｇに示
すように交流信号側のＤＡ変換器４０の出力はＯＦＦ状
態に制御する。そして、他方の直流オフセット側のＤＡ
変換器７０の出力は図２Ｂに示すようにＯＮ状態のまま
とする。この結果バッファ増幅器９０出力端の任意波形
信号９１は、図２Ｈに示すように直流のオフセット電圧
がそのまま出力された状態にある。従ってこの場合は直
流オフセット電圧に係るセットリング時間はゼロであ
る。
【００１７】一方、ＤＡ変換器４０の出力はＯＦＦ状態
に制御されているから、可変減衰器６０の入力端はゼロ
電圧である。従って、図２Ｆの時点で可変減衰器６０の
レンジ切替え制御しても、可変減衰器６０の出力端はゼ
ロ電圧であり、過渡的な無用スパイク的な交流電圧の発
生を生じない。この結果、図２Ｆの時点での切替えによ
って交流信号の係る無用な過大な交流電圧は発生しない
という大きな利点が得られる。
に制御されているから、可変減衰器６０の入力端はゼロ
電圧である。従って、図２Ｆの時点で可変減衰器６０の
レンジ切替え制御しても、可変減衰器６０の出力端はゼ
ロ電圧であり、過渡的な無用スパイク的な交流電圧の発
生を生じない。この結果、図２Ｆの時点での切替えによ
って交流信号の係る無用な過大な交流電圧は発生しない
という大きな利点が得られる。
【００１８】そして可変減衰器６０のレンジ切替え後に
おいて、図２Ｇに示す期間後にＤＡ変換器４０の出力を
ＯＮする。その後デバイス試験は再開される。このよう
に、比較的短時間で試験可能状態の任意波形信号９１が
出力可能となる結果、図２Ｅに示す試験停止時間は比較
的短時間となる利点が得られる。
おいて、図２Ｇに示す期間後にＤＡ変換器４０の出力を
ＯＮする。その後デバイス試験は再開される。このよう
に、比較的短時間で試験可能状態の任意波形信号９１が
出力可能となる結果、図２Ｅに示す試験停止時間は比較
的短時間となる利点が得られる。
【００１９】尚、上述実施例の構成に加えて、所望によ
り図３に示すように、波形データ発生部３０とＤＡ変換
器４０へ与えるクロック１０をＯＮ／ＯＦＦ制御するク
ロック制御手段１４を追加した構成としても良い、この
場合は、上述切替え時にクロック１０をゲート入力端１
２でＯＦＦさせ、波形データ発生部３０を所定スタート
アドレスにセットして待機させ、波形発生出力に同期し
てクロック１０をＯＮにすることで、発生する波形信号
の位相関係を所望の位相関係からスタートできる利点が
得られる。例えばテレビの垂直同期信号は数十Ｈｚの周
期である為、任意波形発生の一時停止の都度、数ミリ秒
の無駄時間を解消可能となる利点が得られる為、ＤＵＴ
試験のスループットが向上できる。
り図３に示すように、波形データ発生部３０とＤＡ変換
器４０へ与えるクロック１０をＯＮ／ＯＦＦ制御するク
ロック制御手段１４を追加した構成としても良い、この
場合は、上述切替え時にクロック１０をゲート入力端１
２でＯＦＦさせ、波形データ発生部３０を所定スタート
アドレスにセットして待機させ、波形発生出力に同期し
てクロック１０をＯＮにすることで、発生する波形信号
の位相関係を所望の位相関係からスタートできる利点が
得られる。例えばテレビの垂直同期信号は数十Ｈｚの周
期である為、任意波形発生の一時停止の都度、数ミリ秒
の無駄時間を解消可能となる利点が得られる為、ＤＵＴ
試験のスループットが向上できる。
【００２０】尚、上述実施例の図１に示す任意波形発生
装置のＤＡ変換器７０は電圧出力型のＤＡコンバータと
してオフセット電圧信号を出力する具体例で説明してい
たが、電流出力型のＤＡコンバータとしてオフセット電
流信号を出力する構成としても良く、同様にして実施で
きる。
装置のＤＡ変換器７０は電圧出力型のＤＡコンバータと
してオフセット電圧信号を出力する具体例で説明してい
たが、電流出力型のＤＡコンバータとしてオフセット電
流信号を出力する構成としても良く、同様にして実施で
きる。
【００２１】尚、上述実施例の図１に示す任意波形発生
装置のＤＡ変換器７０の出力部にＯＮ／ＯＦＦ制御信号
７２を設けた具体例で説明していたが、所望により、図
６に示すようにＬＰＦ７５の後にアナログスイッチ７６
を設け、このスイッチをＯＮ／ＯＦＦ制御する構成とし
ても良い。また同様にＤＡ変換器４０の出力部にＯＮ／
ＯＦＦ制御信号も図１０に示すようにアナログスイッチ
４５を設け、このスイッチをＯＮ／ＯＦＦ制御する構成
としても良い。
装置のＤＡ変換器７０の出力部にＯＮ／ＯＦＦ制御信号
７２を設けた具体例で説明していたが、所望により、図
６に示すようにＬＰＦ７５の後にアナログスイッチ７６
を設け、このスイッチをＯＮ／ＯＦＦ制御する構成とし
ても良い。また同様にＤＡ変換器４０の出力部にＯＮ／
ＯＦＦ制御信号も図１０に示すようにアナログスイッチ
４５を設け、このスイッチをＯＮ／ＯＦＦ制御する構成
としても良い。
【００２２】尚、上述実施例の説明では図１の任意波形
発生装置の具体構成例で説明していたが、この他に図７
に示すようにフィルタ５０と可変減衰器６０を逆に配置
した接続構成がある。また図８に示すようにフィルタ５
０を削除した構成もあり、更に図９に示すように可変減
衰器６０を削除した構成があり、何れも同様にして実施
できる。
発生装置の具体構成例で説明していたが、この他に図７
に示すようにフィルタ５０と可変減衰器６０を逆に配置
した接続構成がある。また図８に示すようにフィルタ５
０を削除した構成もあり、更に図９に示すように可変減
衰器６０を削除した構成があり、何れも同様にして実施
できる。
【００２３】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述発明の構成によれば、交
流信号側の出力と直流オフセット側の出力を各々個別に
出力のＯＮ／ＯＦＦ制御する手段を具備する構成とした
ことにより、可変減衰器６０のレンジ切替え制御時にお
いて、可変減衰器６０の出力端は、切替えに伴う過渡的
な交流電圧の発生が無くなる利点が得られる。この結果
デバイス試験の一時停止期間は比較的短時間となる利点
が得られ、ＤＵＴ試験のスループットが向上できる。ま
た、デバイス試験の一時停止時においてＤＵＴに供給さ
れる直流オフセット電圧がゼロとならない任意波形の発
生が可能となる為、オフセット電圧がゼロ電圧となると
試験時間が長引くＤＵＴにおいては更にスループットの
改善が可能となる利点が得られる。
記載される効果を奏する。上述発明の構成によれば、交
流信号側の出力と直流オフセット側の出力を各々個別に
出力のＯＮ／ＯＦＦ制御する手段を具備する構成とした
ことにより、可変減衰器６０のレンジ切替え制御時にお
いて、可変減衰器６０の出力端は、切替えに伴う過渡的
な交流電圧の発生が無くなる利点が得られる。この結果
デバイス試験の一時停止期間は比較的短時間となる利点
が得られ、ＤＵＴ試験のスループットが向上できる。ま
た、デバイス試験の一時停止時においてＤＵＴに供給さ
れる直流オフセット電圧がゼロとならない任意波形の発
生が可能となる為、オフセット電圧がゼロ電圧となると
試験時間が長引くＤＵＴにおいては更にスループットの
改善が可能となる利点が得られる。
【図１】 本発明の、任意波形発生装置の構成図であ
る。
る。
【図２】 本発明の、ＤＵＴ測定のタイムチャートであ
る。
る。
【図３】 本発明の、他の任意波形発生装置の構成図で
ある。
ある。
【図４】 従来の、任意波形発生装置の構成図である。
【図５】 従来の、ＤＵＴ測定のタイムチャートであ
る。
る。
【図６】 本発明の、他の任意波形発生装置の構成図で
ある。
ある。
【図７】 本発明の、他の任意波形発生装置の構成図で
ある。
ある。
【図８】 本発明の、他の任意波形発生装置の構成図で
ある。
ある。
【図９】 本発明の、他の任意波形発生装置の構成図で
ある。
ある。
【図１０】 本発明の、他の任意波形発生装置の構成図
である。
である。
１４ クロック制御手段 ３０ 波形データ発生部 ４０，７０ ＤＡ変換器 ４５，７６ アナログスイッチ ５０ フィルタ ６０ 可変減衰器 ７５ ＬＰＦ（ローパスフィルタ） ８０ アナログ加算器 ９０ バッファ増幅器
Claims (2)
- 【請求項１】 連続して波形データを出力する波形デー
タ発生部と、該波形データを受けてクロックに同期して
ＤＡ変換した階段状のアナログ信号を出力する第１のＤ
Ａ変換器と、直流のオフセット電圧あるいは電流信号を
発生する第２のＤＡ変換器と、該直流のオフセット信号
と該アナログ波形信号を受けて両信号を加算して出力す
るアナログ加算器と、該アナログ加算器の加算出力信号
をバッファして出力するバッファ増幅器とを有して被試
験デバイス（ＤＵＴ）へ任意の波形信号を供給する半導
体試験装置の任意波形発生装置において、 階段状のアナログ信号を出力する該第１のＤＡ変換器の
出力を制御する手段と、 該第２のＤＡ変換器と該アナログ加算器入力端間におい
て該直流のオフセット信号の供給を制御する手段と、 試験条件に対応して該第１のＤＡ変換器の出力制御手段
と該第２のＤＡ変換器の直流オフセット信号の出力制御
手段を所定に制御して波形発生条件変更に伴う試験停止
時間を短縮する制御手段と、 以上を具備していることを特徴とした半導体試験装置。 - 【請求項２】 連続して波形データを出力する波形デー
タ発生部と、該波形データを受けてクロックに同期して
ＤＡ変換した階段状のアナログ信号を出力する第１のＤ
Ａ変換器と、直流のオフセット信号を発生する第２のＤ
Ａ変換器と、該直流のオフセット信号と該アナログ波形
信号を受けて両信号を加算して出力するアナログ加算器
と、該アナログ加算器の加算出力信号をバッファして出
力するバッファ増幅器とを有して被試験デバイスへ任意
の波形信号を供給する半導体試験装置の任意波形発生装
置において、 該波形データ発生部と該第１のＤＡ変換器へ与える該ク
ロックの供給を制御するクロック制御手段と、 階段状のアナログ信号を出力する該第１のＤＡ変換器の
出力を制御する手段と、 該第２のＤＡ変換器と該アナログ加算器入力端間におい
て該直流のオフセット信号の供給を制御する手段と、 試験条件に対応して該クロック制御手段と該第１のＤＡ
変換器の出力制御手段と該第２のＤＡ変換器の直流オフ
セット信号の出力制御手段を所定に制御して波形発生条
件変更に伴う試験停止時間を短縮する制御手段と、 以上を具備していることを特徴とした半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19554797A JP3827821B2 (ja) | 1997-07-22 | 1997-07-22 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19554797A JP3827821B2 (ja) | 1997-07-22 | 1997-07-22 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1138094A true JPH1138094A (ja) | 1999-02-12 |
| JP3827821B2 JP3827821B2 (ja) | 2006-09-27 |
Family
ID=16342922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19554797A Expired - Fee Related JP3827821B2 (ja) | 1997-07-22 | 1997-07-22 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3827821B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002056042A1 (fr) * | 2001-01-12 | 2002-07-18 | Advantest Corporation | Generateur de forme d'onde arbitraire a sorties multiples et unite de test mixte de lsi |
| JP2004333512A (ja) * | 1999-07-12 | 2004-11-25 | Advantest Corp | 波形発生器及び試験装置 |
| WO2025113495A1 (zh) * | 2023-11-30 | 2025-06-05 | 华中科技大学 | 一种任意复合电压波形下电子元器件老化试验装置及方法 |
-
1997
- 1997-07-22 JP JP19554797A patent/JP3827821B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004333512A (ja) * | 1999-07-12 | 2004-11-25 | Advantest Corp | 波形発生器及び試験装置 |
| WO2002056042A1 (fr) * | 2001-01-12 | 2002-07-18 | Advantest Corporation | Generateur de forme d'onde arbitraire a sorties multiples et unite de test mixte de lsi |
| JP2002214292A (ja) * | 2001-01-12 | 2002-07-31 | Advantest Corp | 多出力任意波形発生器及びミクスドｌｓｉテスタ |
| US6768349B2 (en) | 2001-01-12 | 2004-07-27 | Advantest Corp. | Multiple-output arbitrary waveform generator and mixed lsi tester |
| WO2025113495A1 (zh) * | 2023-11-30 | 2025-06-05 | 华中科技大学 | 一种任意复合电压波形下电子元器件老化试验装置及方法 |
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| Publication number | Publication date |
|---|---|
| JP3827821B2 (ja) | 2006-09-27 |
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