JPH1139883A - 処理機能付記憶装置 - Google Patents

処理機能付記憶装置

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JPH1139883A
JPH1139883A JP9193828A JP19382897A JPH1139883A JP H1139883 A JPH1139883 A JP H1139883A JP 9193828 A JP9193828 A JP 9193828A JP 19382897 A JP19382897 A JP 19382897A JP H1139883 A JPH1139883 A JP H1139883A
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Abstract

(57)【要約】 【課題】 用いるトランジスタなどの数が少なく、単純
な動作で処理することができ、トラブルの少ない処理機
能付記憶装置を提供する。 【解決手段】 Ｗセル３４は強誘電体コンデンサＣＦを
備えている。強誘電体コンデンサＣＦの一端４０は、ト
ランジスタＴ１を介してデータラインＤに接続されてい
る。強誘電体コンデンサＣＦの一端４０は、また、トラ
ンジスタＴ２を介して内部データラインＭＷに接続され
ている。Ｑセル３６の構成もほぼ同じである。データラ
インＤを用いて、外部から情報の読み書きが行なわれ
る。Ｗセル３４およびＱセル３６の内容は、内部データ
ラインＭＷ、ＭＱを用いて、加算器２８に送られ、演算
結果は、バッファ回路３２を介してＱセル３６に書き込
まれる。強誘電体コンデンサＣＦを用いることにより、
簡単な構成で機能メモリを実現することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は記憶装置に関し、
とくに、情報を記憶する記憶素子と、記憶素子に記憶さ
れた情報に所定の処理を施す内部処理手段とを備えた処
理機能付記憶装置に関する。
【０００２】
【従来の技術】画像データなどの演算処理を行なうため
に、機能メモリが用いられる。機能メモリは、データを
記憶するのみならず、記憶しているデータに対し簡単な
演算を行なう機能をも備えている。たとえば、複数ワー
ド分のデータを記憶するメモリセルを備えるとともに、
各ワードごとに演算回路を備えた機能メモリがある。こ
のような機能メモリを用いれば、いったん書込まれたデ
ータを、入出力回路（Ｉ／Ｏ回路）および外部のメイン
プロセッサを用いることなく、内蔵した演算回路を用い
て各ワードを並列処理できる。このため、記憶している
大量のデータを高速で処理することができる。また、メ
インプロセッサの負担が少なくなるため、画像データな
どの演算処理によって、他の処理が大幅に抑制されるこ
ともない。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
機能メモリには、つぎのような問題点があった。従来の
機能メモリは、メモリ装置の面積を小さくするために、
メモリセルとしてＤＲＡＭ（Dynamic Random Access Me
mory）を用いていた。このため、リフレッシュ動作等を
行なわなければならないので、多くのトランジスタや配
線が必要であり、動作も煩雑であった。また、ＤＲＡＭ
は揮発性のメモリであるため、電源のトラブルなどによ
って、処理中の大量のデータがすべて消失してしまうお
それがある。
【０００４】この発明は、このような問題点を解決し、
用いるトランジスタなどの数が少なく、単純な動作で処
理することができ、トラブルの少ない処理機能付記憶装
置を提供することを目的とする。
【０００５】
【課題を解決するための手段】請求項１の処理機能付記
憶装置は、情報を記憶する記憶素子と、記憶素子に記憶
された情報に所定の処理を施す内部処理手段と、を備え
た処理機能付記憶装置において、記憶素子として、強誘
電体のヒステリシス特性を利用して情報を記憶する強誘
電体記憶素子を用いたこと、を特徴とする。
【０００６】請求項２の処理機能付記憶装置は、請求項
１の処理機能付記憶装置において、当該装置の外部と前
記記憶素子との間における情報の授受を可能とするか否
かを制御する対外スイッチ手段と、前記内部処理手段と
前記記憶素子との間における情報の授受を可能とするか
否かを制御する内部スイッチ手段と、を備えたことを特
徴とする。
【０００７】請求項３の処理機能付記憶装置は、請求項
１ないし請求項２のいずれかの処理機能付記憶装置にお
いて、前記内部処理手段は、内部スイッチ手段が継状態
のときに前記記憶素子から情報を読み出し、読み出した
情報に所定の処理を施した後、処理結果を記憶素子に書
き込むこと、を特徴とする。
【０００８】請求項４の処理機能付記憶装置は、請求項
３の処理機能付記憶装置において、前記記憶素子と内部
処理手段との間の信号伝送路に内部スイッチ手段と直列
に配置された読み書き切換え手段と、前記処理結果を記
憶素子に書込むためのバッファ回路と、を設け、前記記
憶素子から内部処理手段に情報を読み出すときには、内
部スイッチ手段および読み書き切換え手段を継状態と
し、前記処理結果を記憶素子に書き込むときには、内部
スイッチ手段を継状態とするとともに読み書き切換え手
段を断状態とし、前記バッファ回路を用いて、処理結果
を記憶素子に書込むようにしたこと、を特徴とする。
【０００９】請求項５の処理機能付記憶装置は、請求項
３ないし請求項４のいずれかの処理機能付記憶装置にお
いて、前記記憶素子として、第１の記憶素子と第２の記
憶素子とを設け、前記内部処理手段は、第１の記憶素子
に記憶された情報と第２の記憶素子に記憶された情報と
を読み出して演算処理し、処理結果を第２の記憶素子に
書込むこと、を特徴とする。
【００１０】請求項６の処理機能付記憶装置は、請求項
５の処理機能付記憶装置において、前記第１の記憶素子
を複数配置して第１のワード部とし、前記第２の記憶素
子を複数配置して第２のワード部とし、第１のワード部
および第２のワード部で構成される一対のワード部ごと
に前記内部処理手段を一つ設け、一対のワード部の対応
する一対の記憶素子単位で前記演算処理を行なうととも
に、複数対のワード部に対応する複数の演算処理を並列
に行なうようにしたこと、を特徴とする。
【００１１】請求項７の処理機能付記憶装置は、請求項
３ないし請求項６のいずれかの処理機能付記憶装置にお
いて、前記内部処理手段が加算器であること、を特徴と
する。
【００１２】請求項８の処理機能付記憶装置は、請求項
１ないし請求項７のいずれかの処理機能付記憶装置にお
いて、前記記憶素子は、強誘電体コンデンサと、強誘電
体コンデンサに対して直列に接続された負荷用コンデン
サと、を備えたこと、を特徴とする。
【００１３】
【発明の作用および効果】請求項１の処理機能付記憶装
置は、記憶素子として、強誘電体のヒステリシス特性を
利用して情報を記憶する強誘電体記憶素子を用いたこと
を特徴とする。すなわち、強誘電体記憶素子は不揮発性
の記憶素子であるため、リフレッシュ動作等が不要とな
る。このため、用いるトランジスタや配線の数を少なく
することができる。また、単純な動作で読み書きや演算
処理を行なうことができる。さらに、電源のトラブルな
どが生じたとしても、処理中の大量のデータが消失して
しまうこともない。
【００１４】請求項２の処理機能付記憶装置は、対外ス
イッチ手段と内部スイッチ手段とを備えたことを特徴と
する。したがって、対外スイッチ手段を継状態とし、内
部スイッチ手段を断状態とすることにより、装置の外部
から記憶素子への情報の読み書きを行なうことができ
る。また、対外スイッチ手段を断状態とし、内部スイッ
チ手段を継状態とすることにより、内部処理手段を用い
て記憶素子に記憶された情報に所定の処理を施すことが
できる。
【００１５】請求項３の処理機能付記憶装置は、内部処
理手段は、内部スイッチ手段が継状態のときに記憶素子
から情報を読み出し、読み出した情報に所定の処理を施
した後、処理結果を記憶素子に書き込むことを特徴とす
る。
【００１６】したがって、記憶素子に対し装置外部から
アクセスすることなく、記憶素子に記憶された情報を処
理し、処理後の情報を記憶しておくことができる。この
ため、一定の情報処理を記憶装置の内部で行なうととも
に、処理結果を記憶しておくことができる。
【００１７】請求項４の処理機能付記憶装置は、読み書
き切換え手段とバッファ回路とを設け、記憶素子から内
部処理手段に情報を読み出すときには、内部スイッチ手
段および読み書き切換え手段を継状態とし、処理結果を
記憶素子に書き込むときには、内部スイッチ手段を継状
態とするとともに読み書き切換え手段を断状態とし、バ
ッファ回路を用いて、処理結果を記憶素子に書込むよう
にしたことを特徴とする。
【００１８】したがって、記憶素子から内部処理手段に
情報を読み出すときには、内部スイッチ手段および読み
書き切換え手段を介して確実に読み出すことができ、処
理結果を記憶素子に書き込むときには、バッファ回路お
よび内部スイッチ手段を介して確実に書込むことができ
る。
【００１９】請求項５の処理機能付記憶装置は、記憶素
子として、第１の記憶素子と第２の記憶素子とを設け、
内部処理手段は、第１の記憶素子に記憶された情報と第
２の記憶素子に記憶された情報とを読み出して演算処理
し、処理結果を第２の記憶素子に書込むことを特徴とす
る。
【００２０】したがって、２種類の情報を演算処理する
ことにより新たな情報を得ることが必要で、かつ、元の
情報のうち少なくとも１種類の情報は演算処理後に不要
である場合には、記憶素子の数を少なくすることができ
好都合である。
【００２１】請求項６の処理機能付記憶装置は、第１の
ワード部および第２のワード部で構成される一対のワー
ド部ごとに前記内部処理手段を一つ設け、一対のワード
部の対応する一対の記憶素子単位で演算処理を行なうと
ともに、複数対のワード部に対応する複数の演算処理を
並列に行なうようにしたことを特徴とする。
【００２２】したがって、複数対のワード部に対する演
算を、ビット直列にかつワード並列に行なうことができ
る。このため、大量の情報処理を高速に行なうことがで
きる。
【００２３】請求項７の処理機能付記憶装置は、内部処
理手段が加算器であることを特徴とする。したがって、
単純な情報処理を大量かつリアルタイムで行なう必要が
ある画像処理等に特に好ましい。
【００２４】請求項８の処理機能付記憶装置は、記憶素
子は、強誘電体コンデンサと、強誘電体コンデンサに対
して直列に接続された負荷用コンデンサとを備えたこと
を特徴とする。したがって、簡単な構成の記憶素子とす
ることができる。このため、記憶装置をコンパクトに形
成することができる。
【００２５】
【発明の実施の形態】図１に、この発明の一実施形態に
よる処理機能付記憶装置である機能メモリ１０の全体構
成を示す。機能メモリ１０は、セルマトリックス部１
２、ワードデコーダ１４、ドライブ回路１６、データデ
コーダ１８、センスアンプ部２０、ビットデコーダ２
２、読み書き切換え手段である複数のトランジスタ２
４、読み書き制御部２６、内部処理手段である複数の加
算器２８を備えている。
【００２６】セルマトリックス部１２には、第１の記憶
素子であるＷセル３４と第２の記憶素子であるＱセル３
６とが行列配置されている。Ｗセル３４を要素とする行
とＱセル３６を要素とする行とは交互に配置されてい
る。
【００２７】図２に示すように、Ｗセル３４を要素とす
る行が第１のワード部であるＷワード部ＬＷ１，ＬＷ
２，・・・を構成している。Ｑセル３６を要素とする行
が第２のワード部であるＱワード部ＬＱ１，ＬＱ２，・
・・を構成している。隣接するＷワード部およびＱワー
ド部により、一対のワード部Ｌを構成している。たとえ
ば、Ｗワード部ＬＷ１とＱワード部ＬＱ１とにより、一
対のワード部Ｌ１を構成している。
【００２８】一対のワード部の対応するＷセル３４およ
びＱセル３６が一対の記憶素子である一対のセル３８を
構成している。
【００２９】図３に、Ｗセル３４の構成を示す。Ｗセル
３４は、強誘電体コンデンサＣＦを備えている。強誘電
体コンデンサＣＦは、強誘電体膜（たとえば、ＰＺＴ
（ＰbＺrxＴi1-xＯ3））を２枚の電極で挟み込むことに
より形成されている。このようにして形成された強誘電
体コンデンサＣＦの一端４０は、対外スイッチ手段であ
るトランジスタＴ１を介して、データラインＤに接続さ
れている。なお、データラインＤとグランドＧとの間に
は、負荷用コンデンサＣＢ１が形成されている。この実
施形態においては、負荷用コンデンサＣＢ１は、データ
ラインＤの寄生容量として与えられる。トランジスタＴ
１のゲートはワードラインＷＷに接続されている。
【００３０】強誘電体コンデンサＣＦの一端４０は、ま
た、内部スイッチ手段であるトランジスタＴ２を介し
て、内部データラインＭＷに接続されている。なお、内
部データラインＭＷとグランドＧとの間には、負荷用コ
ンデンサＣＢ２が形成されている。この実施形態におい
ては、負荷用コンデンサＣＢ２は、内部データラインＭ
Ｗの寄生容量として与えられる。トランジスタＴ２のゲ
ートはビットラインＢｉｔに接続されている。
【００３１】強誘電体コンデンサＣＦの他端４２は、ド
ライブラインＤｒｉｖｅに接続されている。
【００３２】Ｑセル３６の構成も、Ｗセル３４の構成と
ほぼ同じである。ただし、Ｑセル３６においては、トラ
ンジスタＴ１のゲートはワードラインＷＱに接続されて
いる。また、強誘電体コンデンサＣＦの一端４０は、ト
ランジスタＴ２を介して、内部データラインＭＱに接続
されている。
【００３３】図１に戻って、ワードデコーダ１４によっ
て、いずれかのワードラインＷＷまたはＷＱを選択する
ことで、所望のＷワード部またはＱワード部を選択す
る。データデコーダ１８によって、いずれかのデータラ
インＤを選択することで、所望のビットＢを選択する。
つまり、ワードデコーダ１４およびデータデコーダ１８
によって選択された任意のＷセル３４またはＱセル３６
に対し、外部から情報の読み書きが行なわれる。このと
き、ドライブ回路１６は、ドライブラインＤｒｉｖｅに
所定の電圧を供給する。センスアンプ部２０は、Ｗセル
３４またはＱセル３６から情報を読み出す際の増幅手段
および再書き込み手段として用いられる。
【００３４】ビットデコーダ２２によって、ビットライ
ンＢｉｔを選択することで、所望のビットＢを選択す
る。つまり、全てのワード部Ｌ１，Ｌ２，・・・につい
て、ビットデコーダ２２によって選択された任意のビッ
トに対し、内部演算処理が行なわれる。外部からの情報
の読み書きの場合（上述）と同様に、このとき、ドライ
ブ回路１６は、ドライブラインＤｒｉｖｅに所定の電圧
を供給する。
【００３５】図２に示すように、内部データラインＭ
Ｗ、ＭＱは、トランジスタ２４およびセンスアンプ３０
を介して、加算器２８に接続されている。内部演算処理
においては、内部データラインＭＷ、ＭＱに読み出し出
力が現れる。センスアンプ部３０は、Ｗセル３４および
Ｑセル３６から情報を読み出す際の増幅手段および再書
き込み手段として用いられる。加算器２８の出力はバッ
ファ回路３２を介して、内部データラインＭＱに接続さ
れている。一対のワード部ごとに、一対のセンスアンプ
３０と１個のバッフア回路３２が設けられている。全ワ
ード部に用いられる加算器２８とバッファ回路３２とに
より読み書き制御部２６（図１参照）を構成している。
トランジスタ２４のゲートは読み書き制御ラインＲ／Ｗ
に接続されている。
【００３６】内部演算処理の読み出し時においては、読
み書き制御ラインＲ／Ｗによりトランジスタ２４をＯＮ
状態とすることで、Ｗセル３４およびＱセル３６からの
読み出し出力はセンスアンプ３０を介して、加算器２８
に送られる。内部演算処理の書き込み時においては、読
み書き制御ラインＲ／Ｗによりトランジスタ２４をＯＦ
Ｆ状態とする。加算器２８の出力は、バッファ回路３
２、内部データラインＭＱを介して、Ｑセル３６に書き
込まれる。
【００３７】図４に、センスアンプ３０の構成の一例を
示す。このセンスアンプ３０は、４つのトランジスタを
用いて構成されている。また、４点で外部と接続されて
いる。一点は内部データラインＭＷに接続されている。
他の一点は、基準電圧ラインＭＷBar（図面では、ＭＷ
の上に横線を付してある）に接続されている。なお、基
準電圧ラインＭＷBarは、基準電圧を発生するダミーセ
ル（図示せず）に接続されている。センスアンプ３０の
他の２点は、それぞれラインＳＡＰ、ＳＡＮBar（図面
では、ＳＡＮの上に横線を付してある）に接続されてい
る。ラインＳＡＰ、ＳＡＮBarに適当な電圧を与えるこ
とにより、センスアンプ３０を作動させることができ
る。
【００３８】図５に、バッファ回路３２の構成の一例を
示す。このバッファ回路３２は、４つのトランジスタに
より構成されており、加算器２８の出力端および内部デ
ータラインＭＱに接続されている。また、制御入力であ
る読み書き制御反転信号ラインＲ／ＷBar（図面では、
Ｒ／Ｗの上に横線を付してある）が接続されている。
【００３９】読み書き制御反転信号ラインＲ／ＷBarの
信号が「０」のとき（すなわち、内部演算処理の読み出
し時）には、内部データラインＭＱはハイインピーダン
ス状態となる。読み書き制御反転信号ラインＲ／ＷBar
の信号が「１」のとき（すなわち、内部演算処理の書き
込み時）には、加算器２８の出力が反転されて内部デー
タラインＭＱに与えられる。なお、加算器２８は、桁上
げを考慮した加算を行ない、加算結果を反転して出力す
るよう構成されている。
【００４０】つぎに、機能メモリ１０に対する外部から
の読み書き動作について説明する。図６Ａは、外部から
情報を書き込む場合における、各信号線の状態を示すタ
イミングチャートである。図６Ｂは、外部へ情報を読み
出す場合における、各信号線の状態を示すタイミングチ
ャートである。
【００４１】図２、図６Ａに基づいて、外部から情報を
書き込む場合の動作を説明する。外部から情報を書き込
む場合には、まず、全てのビットラインＢｉｔおよび読
み書き制御ラインＲ／Ｗを「０」にしておく。これによ
り、全てのトランジスタＴ２および全てのトランジスタ
２４はＯＦＦ状態となるので、全ての内部データライン
ＭＷ，ＭＱはハイインピーダンス状態となる。
【００４２】この状態で、情報を書き込みたいセルに接
続されたワードラインＷＷまたはＷＱを「１」にする
（図６Ａの（ａ）参照）。以後、説明のため、情報を書
き込みたいセルを、図２に示すＷセル３４であると仮定
する。該当するワードラインＷＷを「１」にすることに
より、当該ワードラインＷＷに接続されたトランジスタ
Ｔ１がＯＮ状態になる。これにより、情報を書き込みた
いセルの強誘電体コンデンサＣＦの一端４０は、トラン
ジスタＴ１を介してデータラインＤに接続される。この
とき、ドライブラインＤｒｉｖｅおよびデータラインＤ
は「０」であるので（図６Ａの（ｂ）参照）、強誘電体
コンデンサＣＦの両端は同電位となる。したがって、こ
の状態においては、強誘電体コンデンサＣＦの分極状態
は変化しない。
【００４３】つぎに、ドライブラインＤｒｉｖｅを
「１」にする（図６Ａの（ｃ）参照）。ドライブライン
Ｄｒｉｖｅを「１」にすることにより、強誘電体コンデ
ンサＣＦの他端４２が「１」となる。このとき強誘電体
コンデンサＣＦの一端４０は「０」のままである。した
がって、強誘電体コンデンサＣＦの他端４２には、一端
４０に対して正の電圧が印加されることになる。
【００４４】図９に、強誘電体コンデンサＣＦに生ずる
電圧（強誘電体コンデンサＣＦの一端４０を基準とした
場合における他端４２の電圧）と、電荷（強誘電体コン
デンサＣＦの他端４２に正の電圧が印加された場合に強
誘電体コンデンサＣＦに生ずる電荷を正とする）すなわ
ち分極状態との関係を示す。図９に示すように、強誘電
体コンデンサＣＦの他端４２に正の電圧を印加すること
により、強誘電体コンデンサＣＦは分極状態Ｐ１を呈す
ることとなる。
【００４５】情報「０」を書き込みたい場合には、デー
タラインＤを「０」のまま維持する（図６Ａの（ｄ）参
照）。
【００４６】つぎに、ドライブラインＤｒｉｖｅを
「０」にする（図６Ａの（ｅ）参照）。これにより、強
誘電体コンデンサＣＦの両端は、再び同電位となる。し
たがって、強誘電体コンデンサＣＦは、図９に示す分極
状態Ｐ２（情報「０」に対応する）となる。
【００４７】一方、情報「１」を書き込みたい場合に
は、データラインＤを「１」にする（図６Ａの（ｆ）参
照）。これにより、強誘電体コンデンサＣＦの両端は、
同電位となる。したがって、強誘電体コンデンサＣＦ
は、いったん、図９に示す分極状態Ｐ２となる。
【００４８】さらに、データラインＤを「１」に保った
まま、ドライブラインＤｒｉｖｅを「０」にする（図６
Ａの（ｅ）参照）。これにより、強誘電体コンデンサＣ
Ｆの他端４２には、一端４０に対して負の電圧が印加さ
れることになる。したがって、強誘電体コンデンサＣＦ
は、図９に示す分極状態Ｐ３となる。
【００４９】つぎに、データラインＤを「０」にする
（図６Ａの（ｇ）参照）。これにより、強誘電体コンデ
ンサＣＦの両端は、再び同電位となる。したがって、強
誘電体コンデンサＣＦは、図９に示す分極状態Ｐ４（情
報「１」に対応する）となる。
【００５０】このようにして、所望の情報を書き込んだ
後、ワードラインＷＷを「０」にする（図６Ａの（ｏ）
参照）ことで、トランジスタＴ１をＯＦＦ状態とする。
これにより、強誘電体コンデンサＣＦの一端４０をハイ
インピーダンス状態として、書き込み処理を終了する。
【００５１】このようにして、所望のセル（Ｗセル３
４、Ｑセル３６）すなわち、所望のワード部（Ｗワード
部、Ｑワード部）の所望のビットに、所望の情報「０」
または「１」を書き込むことができる。
【００５２】つぎに、図２、図６Ｂに基づいて、所望の
セルから外部へ情報を読み出す場合の動作を説明する。
外部へ情報を読み出す場合には、書き込みの場合と同様
に、まず、全てのビットラインＢｉｔおよび読み書き制
御ラインＲ／Ｗを「０」にしておく。これにより、全て
のトランジスタＴ２および全てのトランジスタ２４はＯ
ＦＦ状態となるので、全ての内部データラインＭＷ，Ｍ
Ｑはハイインピーダンス状態となる。
【００５３】この状態で、読み出したいセルに接続され
たデータラインＤを「０」とする（図６Ｂの（ｈ）参
照）。データラインＤを「０」とすることにより、当該
データラインＤに接続された負荷用コンデンサＣＢ１が
プリチャージされる。なお、プリチャージ終了後、デー
タラインＤをハイインピーダンス状態にしておく。
【００５４】つぎに、読み出したいセルに接続されたワ
ードラインＷＷまたはＷＱを「１」にする（図６Ｂの
（ｉ）参照）。以後、説明のため、情報を読み出したい
セルを、図２に示すＷセル３４であると仮定する。ワー
ドラインＷＷを「１」にすることにより、当該ワードラ
インＷＷに接続されたトランジスタＴ１がＯＮ状態にな
る。これにより、プリチャージされた負荷用コンデンサ
ＣＢ１と、読み出したいセルの強誘電体コンデンサＣＦ
とが、当該トランジスタＴ１を介して直列に接続され
る。
【００５５】つぎに、ドライブラインＤｒｉｖｅを
「１」にする（図６Ｂの（ｊ）参照）。ドライブライン
Ｄｒｉｖｅを「１」にすることにより、直列に接続され
た負荷用コンデンサＣＢ１および強誘電体コンデンサＣ
Ｆの両端に所定電圧が印加されることになる。該所定電
圧が印加されると、負荷用コンデンサＣＢ１と強誘電体
コンデンサＣＦとの接続点に接続されたデータラインＤ
の電位が変動する。データラインＤの電位は、強誘電体
コンデンサＣＦに記憶されている情報内容（分極状態）
に応じて変動する。
【００５６】強誘電体コンデンサＣＦに記憶されている
情報内容が「０」（図９に示す分極状態Ｐ２に対応）の
場合には、データラインＤの電位はほとんど変化しない
（図６Ｂの（ｋ）参照）。
【００５７】その後、センスアンプ部２０（図１参照）
のセンスアンプ（図示せず）が作動する。センスアンプ
は、データラインＤの電位の変化を検出し、情報内容が
「０」であると判断して、データラインＤの電圧を強制
的に「０」にする。このときの情報をセンスアンプから
読み出すことにより、当該セルの記憶している情報
「０」を知ることができる。
【００５８】データラインＤの電圧を強制的に「０」に
することにより、強誘電体コンデンサＣＦは、図９に示
す分極状態Ｐ１を呈する。その後、ドライブラインＤｒ
ｉｖｅを「０」に戻す（図６Ｂの（ｍ）参照）ことによ
り、強誘電体コンデンサＣＦは分極状態Ｐ２を呈するこ
ととなる。このようにして、読み出した情報と同じ内容
の情報「０」を、再び、セルに書き戻しておく。これが
再書き込み処理である。
【００５９】一方、強誘電体コンデンサＣＦに記憶され
ている情報内容が「１」（図９に示す分極状態Ｐ４に対
応）の場合には、直列に接続された負荷用コンデンサＣ
Ｂ１および強誘電体コンデンサＣＦに対し前述の所定電
圧が印加されたとき、データラインＤの電位がやや変化
する（図６Ｂの（ｎ）参照）。
【００６０】したがって、センスアンプ部２０（図１参
照）のセンスアンプは、情報内容が「１」であると判断
して、データラインＤの電圧を強制的に「１」にする
（図６Ｂの（ｌ）参照）。このときの情報をセンスアン
プから読み出すことにより、当該セルの記憶している情
報「１」を知ることができる。
【００６１】データラインＤの電圧を強制的に「１」に
したまま、その後、ドライブラインＤｒｉｖｅを「０」
に戻す（図６Ｂの（ｍ）参照）ことにより、強誘電体コ
ンデンサＣＦは分極状態Ｐ３を呈することとなる。この
ようにして、読み出した情報と同じ内容の情報「１」
を、再び、セルに書き戻しておく。
【００６２】このようにして、読み出しおよび再書き込
みを終えた後、ワードラインＷＷを「０」にする（図６
Ｂの（ｐ）参照）ことで、トランジスタＴ１をＯＦＦ状
態とする。これにより、強誘電体コンデンサＣＦの一端
４０をハイインピーダンス状態として、読み出し処理を
終了する。
【００６３】つぎに、機能メモリ１０の内部で加算処理
を行なう場合の動作について説明する。図７Ａは、内部
で加算処理を行なう場合において、Ｗセル３４から情報
を読み出す際の各信号線の状態を示すタイミングチャー
トである。図７Ｂは、内部で加算処理を行なう場合にお
いて、Ｑセル３６から情報を読み出す際の各信号線の状
態を示すタイミングチャートである。また、図８は、内
部で加算処理を行なう場合において、Ｑセル３６に加算
結果を書き込む際の各信号線の状態を示すタイミングチ
ャートである。
【００６４】機能メモリ１０の内部で加算処理を行なう
場合の動作は、Ｗセル３４およびＱセル３６から情報を
読み出して加算を行なうまでの動作と、加算結果をＱセ
ル３６に書き込む動作とに分けて考えることができる。
【００６５】まず、図２、図７Ａ、図７Ｂに基づいて、
Ｗセル３４およびＱセル３６から情報を読み出して加算
を行なうまでの動作について説明する。内部で加算処理
を行なう場合は、まず、全てのワードラインＷＷおよび
ＷＱを「０」にしておく。これにより、全てのトランジ
スタＴ１がＯＦＦ状態となるので、全てのデータライン
Ｄは、セルと切り離される。
【００６６】Ｗセル３４から情報を読み出す処理と、Ｑ
セル３６から情報を読み出す処理とは、並行して行なわ
れる。まず、読み書き制御ラインＲ／Ｗを「１」にする
（図７Ａおよび図７Ｂの（ａ）参照）。これにより、全
てのトランジスタ２４はＯＮ状態となるので、全ての内
部データラインＭＷ，ＭＱは、トランジスタ２４を介し
て、センスアンプ３０および加算器２８に接続される。
【００６７】つぎに、全ての内部データラインＭＷ，Ｍ
Ｑを「０」とする（図７Ａおよび図７Ｂの（ｂ）参
照）。内部データラインＭＷ，ＭＱを「０」とすること
により、内部データラインＭＷ，ＭＱに接続された全て
の負荷用コンデンサＣＢ２がプリチャージされる。な
お、プリチャージ終了後、内部データラインＭＷ，ＭＱ
をハイインピーダンス状態にしておく。
【００６８】つぎに、加算処理を行ないたいビットを構
成するセルに接続されたビットラインＢｉｔを「１」に
する（図７Ａおよび図７Ｂの（ｃ）参照）。以後、説明
のため、加算処理を行ないたいビットを、図２に示すビ
ットＢ１であると仮定する。また、複数ワード部Ｌ１，
Ｌ２，・・・について、同時並行処理が行なわれるが、
第１ワード部Ｌ１についてのみ説明する。
【００６９】ビットラインＢｉｔを「１」にすることに
より、当該ビットラインＢｉｔに接続されたトランジス
タＴ２がＯＮ状態になる。これにより、プリチャージさ
れた負荷用コンデンサＣＢ２と、加算処理を行ないたい
ビットを構成するセルの強誘電体コンデンサＣＦとが、
当該トランジスタＴ２を介して直列に接続される。
【００７０】つぎに、ドライブラインＤｒｉｖｅを
「１」にする（図７Ａおよび図７Ｂの（ｄ）参照）。ド
ライブラインＤｒｉｖｅを「１」にすることにより、直
列に接続された負荷用コンデンサＣＢ２および強誘電体
コンデンサＣＦの両端に所定電圧が印加されることにな
る。該所定電圧が印加されると、負荷用コンデンサＣＢ
２と強誘電体コンデンサＣＦとの接続点に接続された内
部データラインＭＷ，ＭＱの電位が、それぞれ変動す
る。内部データラインＭＷ，ＭＱの電位は、それぞれの
強誘電体コンデンサＣＦに記憶されている情報内容（分
極状態）に応じて変動する。
【００７１】強誘電体コンデンサＣＦに記憶されている
情報内容が「０」（図９に示す分極状態Ｐ２に対応）の
場合には、「０」を記憶している内部データラインＭ
Ｗ、ＭＱの電位はほとんど変化しない（図７Ａおよび図
７Ｂの（ｅ）参照）。
【００７２】その後、センスアンプ３０が作動する。セ
ンスアンプ３０は、内部データラインＭＷ、ＭＱの電位
の変化を検出し、情報内容が「０」であると判断して、
内部データラインＭＷ、ＭＱの電圧を強制的に「０」に
する。加算器２８は、このときの情報を一対のセンスア
ンプ３０から獲得する。
【００７３】内部データラインＭＷ、ＭＱの電圧を強制
的に「０」にすることにより、強誘電体コンデンサＣＦ
は、図９に示す分極状態Ｐ１を呈する。その後、ドライ
ブラインＤｒｉｖｅを「０」に戻す（図７Ａおよび図７
Ｂの（ｇ）参照）ことにより、強誘電体コンデンサＣＦ
は分極状態Ｐ２を呈することとなる。このようにして、
読み出した情報と同じ内容の情報「０」を、再び、セル
に書き戻しておく。
【００７４】一方、強誘電体コンデンサＣＦに記憶され
ている情報内容が「１」（図９に示す分極状態Ｐ４に対
応）の場合には、直列に接続された負荷用コンデンサＣ
Ｂ２および強誘電体コンデンサＣＦに対し前述の所定電
圧が印加されたとき、「１」を記憶している内部データ
ラインＭＷ、ＭＱの電位がやや変化する（図７Ａおよび
図７Ｂの（ｈ）参照）。
【００７５】したがって、センスアンプ３０は、情報内
容が「１」であると判断して、内部データラインＭＷ、
ＭＱの電圧を強制的に「１」にする（図７Ａおよび図７
Ｂの（ｆ）参照）。加算器２８は、このときの情報を一
対のセンスアンプ３０から獲得する。
【００７６】内部データラインＭＷ、ＭＱの電圧を強制
的に「１」にしたまま、その後、ドライブラインＤｒｉ
ｖｅを「０」に戻す（図７Ａおよび図７Ｂの（ｇ）参
照）ことにより、強誘電体コンデンサＣＦは分極状態Ｐ
３を呈することとなる。このようにして、読み出した情
報と同じ内容の情報「１」を、再び、セルに書き戻して
おく。
【００７７】このようにして、読み出しおよび再書き込
みを終えた後、ビットラインＢｉｔを「０」にする（図
７Ａおよび図７Ｂの（ｉ）参照）ことで、トランジスタ
Ｔ２をＯＦＦ状態とする。これにより、強誘電体コンデ
ンサＣＦの一端４０をハイインピーダンス状態とする。
【００７８】つぎに、読み書き制御ラインＲ／Ｗを
「０」に戻す（図７Ａおよび図７Ｂの（ｊ）参照）。こ
れにより、トランジスタ２４はＯＦＦ状態となるので、
内部データラインＭＷは、ハイインピーダンス状態とな
る。また、このとき、読み書き制御反転信号ラインＲ／
ＷBarの信号が「１」になるので、上述のように、加算
器２８の加算結果が、バッファ回路３２を介して内部デ
ータラインＭＱに与えられる（図７Ａおよび図７Ｂの
（ｋ）参照）。
【００７９】つぎに、図２および図８に基づいて、内部
データラインＭＱに与えられた上述の加算結果をＱセル
３６に書き込む動作について説明する。Ｗセル３４およ
びＱセル３６から情報を読み出して加算を行なうまでの
動作にひきつづき、ワードラインＷＷ、ＷＱおよび読み
書き制御ラインＲ／Ｗを「０」にしておく。また、上述
のように、加算器２８の加算結果は内部データラインＭ
Ｑに与えられている。一方、内部データラインＭＷはハ
イインピーダンス状態となっている。
【００８０】まず、この状態で、ビットラインＢｉｔを
「１」にする（図６の（ｌ）参照）。ビットラインＢｉ
ｔを「１」にすることにより、当該ビットラインＢｉｔ
に接続されたトランジスタＴ２がＯＮ状態になる。これ
により、強誘電体コンデンサＣＦの一端４０は、トラン
ジスタＴ２を介して内部データラインＭＷ，ＭＱに接続
される。このとき、内部データラインＭＷはハイインピ
ーダンス状態であるため、ドライブラインの値のいかん
に拘らず、内部データラインＭＷに接続されたＷセル３
４の記憶内容は変化しない。
【００８１】一方、内部データラインＭＱには、加算器
２８からの加算結果が与えられているので、内部データ
ラインＭＱに接続されたＱセル３６の記憶内容は、加算
結果に応じて書換えられることになる。
【００８２】まず、加算結果が「０」の場合について説
明する。この場合には、ドライブラインＤｒｉｖｅおよ
び内部データラインＭＱは「０」であるので（図８の
（ｍ）、（ｎ）参照）、Ｑセル３６の強誘電体コンデン
サＣＦの両端は同電位となる。したがって、この状態に
おいては、強誘電体コンデンサＣＦの分極状態は変化し
ない。
【００８３】つぎに、ドライブラインＤｒｉｖｅを
「１」にする（図８の（ｏ）参照）。ドライブラインＤ
ｒｉｖｅを「１」にすることにより、強誘電体コンデン
サＣＦの他端４２が「１」となる。このとき強誘電体コ
ンデンサＣＦの一端４０は「０」のままである。したが
って、強誘電体コンデンサＣＦの他端４２には、一端４
０に対して正の電圧が印加されることになる。
【００８４】図９に示すように、強誘電体コンデンサＣ
Ｆの他端４２に正の電圧を印加することにより、強誘電
体コンデンサＣＦは分極状態Ｐ１を呈することとなる。
その後、ドライブラインＤｒｉｖｅを「０」にする（図
８の（ｐ）参照）。これにより、強誘電体コンデンサＣ
Ｆの両端は、再び同電位となる。したがって、強誘電体
コンデンサＣＦは、図９に示す分極状態Ｐ２（情報
「０」に対応する）となる。
【００８５】一方、加算結果が「１」の場合には、ドラ
イブラインＤｒｉｖｅが「０」であるのに対し、内部デ
ータラインＭＱは「１」である（図８の（ｍ）、（ｑ）
参照）。したがって、Ｑセル３６の強誘電体コンデンサ
ＣＦの他端４２には、一端４０に対して負の電圧が印加
されることになる。したがって、強誘電体コンデンサＣ
Ｆは、図９に示す分極状態Ｐ３となる。
【００８６】つぎに、ドライブラインＤｒｉｖｅを
「１」にする（図８の（ｏ）参照）。これにより、強誘
電体コンデンサＣＦの両端は、再び同電位となる。した
がって、強誘電体コンデンサＣＦは、図９に示す分極状
態Ｐ４（情報「１」に対応する）となる。
【００８７】さらに、ドライブラインＤｒｉｖｅを
「０」にする（図８の（ｐ）参照）ことにより、強誘電
体コンデンサＣＦは、再び、図９に示す分極状態Ｐ３と
なる。ただし、後に強誘電体コンデンサＣＦをハイイン
ピーダンス状態で放置することにより、時間の経過とと
もに電荷が一部放電され、図９に示す分極状態Ｐ４にな
る。
【００８８】このようにして、内部データラインＭＱに
与えられた加算結果をＱセル３６に書き込んだあと、ビ
ットラインＢｉｔを「０」にする（図８（ｒ）参照）こ
とで、トランジスタＴ２をＯＦＦ状態とする。これによ
り、強誘電体コンデンサＣＦの一端４０をハイインピー
ダンス状態とする。
【００８９】このようにして、所望のビットに関し、複
数ワード部Ｌ１，Ｌ２，・・・について同時並行に加算
処理を行なうことができる。全ビットについて上述の加
算処理を行なうには、加算処理を行なうビットを、順次
ずらして処理すればよい。
【００９０】なお、上述の実施形態においては、一対の
ワード部ごとに加算器を一つ設けたが、加算器の配置や
数量はこれに限定されるものではない。たとえば、各ビ
ットごとに加算器を一つ設けるよう構成することもでき
る。また、一対の記憶素子ごとに加算器を一つ設けるこ
ともできる。機能メモリ全体に一つだけ加算器を設ける
よう構成することもできる。
【００９１】また、上述の実施形態においては、内部処
理手段として加算器を用いた場合を例に説明したが、内
部処理手段はこれに限定されるものではない。内部処理
手段として、たとえば、乗算器など他の算術演算手段
や、論理演算手段や、シフト手段等を用いることができ
る。
【００９２】また、上述の実施形態においては、第１の
記憶素子に記憶された情報と第２の記憶素子に記憶され
た情報とを読み出して演算処理し、処理結果を第２の記
憶素子に書き込むよう構成したが、この発明はこのよう
な構成に限定されるものではない。たとえば、第１の記
憶素子に記憶された情報と第２の記憶素子に記憶された
情報とを読み出して演算処理し、処理結果を第３の記憶
素子に書き込むよう構成することもできる。また、第１
の記憶素子に記憶された情報をたとえば２乗して、計算
結果を第２の記憶素子に書き込むよう構成することもで
きる。また、第１の記憶素子に記憶された情報を２乗し
て、計算結果をもとの第１の記憶素子に書き込むよう構
成することもできる。
【００９３】また、上述の実施形態においては、記憶素
子として、強誘電体コンデンサと、強誘電体コンデンサ
に対して直列に接続された負荷用コンデンサとを備えた
記憶素子を例に説明したが、記憶素子はこれに限定され
るものではない。記憶素子として、図１０に示すよう
な、強誘電体膜を用いたＦＥＴ（電界効果型トランジス
タ）を使用することもできる。図１０に示すＦＥＴ５０
は、ＭＦＭＩＳ（MetalFerroelectric Metal Insulator
Silicon）構造のＦＥＴと呼ばれ、半導体基板５２のチ
ャネル形成領域ＣＨの上に、ゲート酸化膜５４、フロー
ティングゲート５６、強誘電体膜５８、コントロールゲ
ート６０をこの順に形成したものである。
【００９４】ＦＥＴ５０（Ｎチャンネル）の基板５２を
接地し、コントロールゲート６０に正の電圧＋Ｖを与え
ると強誘電体膜５８は分極反転を起こす。コントロール
ゲート６０の電圧を除去しても、強誘電体膜５８の残留
分極によりチャネル形成領域ＣＨには負の電荷が発生す
る。これをたとえば「１」の状態とする。
【００９５】逆に、コントロールゲート６０に負の電圧
−Ｖを与えると、強誘電体膜５８は逆方向に分極反転を
起こす。コントロールゲート６０の電圧を除去しても、
強誘電体膜５８の残留分極によりチャネル形成領域ＣＨ
には正の電荷が発生する。これを「０」の状態とする。
このようにして、ＦＥＴ５０に情報（「１」または
「０」）を書込む。
【００９６】書込んだ情報を読み出すには、コントロー
ルゲート６０に読み出し電圧Ｖrを与える。読み出し電
圧Ｖrは、「１」の状態におけるＦＥＴ５０のしきい値
電圧Ｖth1と、「０」の状態におけるＦＥＴ５０のしき
い値電圧Ｖth0との間の値に設定されている。したがっ
て、コントロールゲート６０に読み出し電圧Ｖrを与え
たとき、所定のドレイン電流が流れたか否かを検出する
ことにより、書込まれた情報が「１」であったか「０」
であったかがわかる。読み出しを行なう際、書込まれた
情報が消えることはない。
【００９７】このように、強誘電体膜を用いたＦＥＴを
用いれば、いわゆる非破壊読み出しが可能となる。この
ため、読み出しを行なう際、記憶内容がいったん破壊さ
れることはない。したがって、読み出し動作時の動作速
度が速い。また、消費電力が小さい。さらに、強誘電体
膜の劣化が少ないので、記憶内容保持に関する信頼性が
さらに高くなる。
【図面の簡単な説明】
【図１】この発明の一実施形態による処理機能付記憶装
置である機能メモリ１０の全体構成を示す図面である。
【図２】機能メモリ１０の一部を詳細に示す図面であ
る。
【図３】Ｗセル３４の構成を示す図面である。
【図４】センスアンプ３０の構成の一例を示す図面であ
る。
【図５】バッファ回路３２の構成の一例を示す図面であ
る。
【図６】図６Ａは、外部から情報を書き込む場合におけ
る、各信号線の状態を示すタイミングチャートである。
図６Ｂは、外部へ情報を読み出す場合における、各信号
線の状態を示すタイミングチャートである。
【図７】図７Ａは、内部で加算処理を行なう場合におい
て、Ｗセル３４から情報を読み出す際の各信号線の状態
を示すタイミングチャートである。図７Ｂは、内部で加
算処理を行なう場合において、Ｑセル３６から情報を読
み出す際の各信号線の状態を示すタイミングチャートで
ある。
【図８】内部で加算処理を行なう場合において、Ｑセル
３６に加算結果を書き込む際の各信号線の状態を示すタ
イミングチャートである。
【図９】強誘電体コンデンサＣＦに生ずる電圧と、電荷
すなわち分極状態との関係を示す図面である。
【図１０】この発明の他の実施形態による記憶素子であ
るＦＥＴ５０の構成を示す図面である。
【符号の説明】
２８・・・・・加算器 ３２・・・・・バッファ回路 ３４・・・・・Ｗセル ３６・・・・・Ｑセル ４０・・・・・一端 ＣＦ・・・・・強誘電体コンデンサ Ｄ・・・・・・データライン ＭＱ・・・・・内部データライン ＭＷ・・・・・内部データライン Ｔ１・・・・・トランジスタ Ｔ２・・・・・トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神澤 公 京都府京都市右京区西院溝崎町21番地 ロ ーム株式会社内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】情報を記憶する記憶素子と、 記憶素子に記憶された情報に所定の処理を施す内部処理
    手段と、 を備えた処理機能付記憶装置において、 記憶素子として、強誘電体のヒステリシス特性を利用し
    て情報を記憶する強誘電体記憶素子を用いたこと、 を特徴とする処理機能付記憶装置。
  2. 【請求項２】請求項１の処理機能付記憶装置において、 当該装置の外部と前記記憶素子との間における情報の授
    受を可能とするか否かを制御する対外スイッチ手段と、 前記内部処理手段と前記記憶素子との間における情報の
    授受を可能とするか否かを制御する内部スイッチ手段
    と、 を備えたことを特徴とするもの。
  3. 【請求項３】請求項１ないし請求項２のいずれかの処理
    機能付記憶装置において、 前記内部処理手段は、内部スイッチ手段が継状態のとき
    に前記記憶素子から情報を読み出し、読み出した情報に
    所定の処理を施した後、処理結果を記憶素子に書き込む
    こと、 を特徴とするもの。
  4. 【請求項４】請求項３の処理機能付記憶装置において、 前記記憶素子と内部処理手段との間の信号伝送路に内部
    スイッチ手段と直列に配置された読み書き切換え手段
    と、 前記処理結果を記憶素子に書込むためのバッファ回路
    と、 を設け、 前記記憶素子から内部処理手段に情報を読み出すときに
    は、内部スイッチ手段および読み書き切換え手段を継状
    態とし、 前記処理結果を記憶素子に書き込むときには、内部スイ
    ッチ手段を継状態とするとともに読み書き切換え手段を
    断状態とし、前記バッファ回路を用いて、処理結果を記
    憶素子に書込むようにしたこと、 を特徴とするもの。
  5. 【請求項５】請求項３ないし請求項４のいずれかの処理
    機能付記憶装置において、 前記記憶素子として、第１の記憶素子と第２の記憶素子
    とを設け、 前記内部処理手段は、第１の記憶素子に記憶された情報
    と第２の記憶素子に記憶された情報とを読み出して演算
    処理し、処理結果を第２の記憶素子に書込むこと、 を特徴とするもの。
  6. 【請求項６】請求項５の処理機能付記憶装置において、 前記第１の記憶素子を複数配置して第１のワード部と
    し、 前記第２の記憶素子を複数配置して第２のワード部と
    し、 第１のワード部および第２のワード部で構成される一対
    のワード部ごとに前記内部処理手段を一つ設け、 一対のワード部の対応する一対の記憶素子単位で前記演
    算処理を行なうとともに、 複数対のワード部に対応する複数の演算処理を並列に行
    なうようにしたこと、 を特徴とするもの。
  7. 【請求項７】請求項３ないし請求項６のいずれかの処理
    機能付記憶装置において、 前記内部処理手段が加算器であること、 を特徴とするもの。
  8. 【請求項８】請求項１ないし請求項７のいずれかの処理
    機能付記憶装置において、 前記記憶素子は、 強誘電体コンデンサと、 強誘電体コンデンサに対して直列に接続された負荷用コ
    ンデンサと、 を備えたこと、 を特徴とするもの。
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