JPS63228498A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63228498A JPS63228498A JP62061101A JP6110187A JPS63228498A JP S63228498 A JPS63228498 A JP S63228498A JP 62061101 A JP62061101 A JP 62061101A JP 6110187 A JP6110187 A JP 6110187A JP S63228498 A JPS63228498 A JP S63228498A
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- JP
- Japan
- Prior art keywords
- accumulator
- address
- cpu
- storage section
- memory device
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体記憶装置に累算器を内蔵させ、累算演算の場合に
は半導体記憶装置で内部的処理させることによりＣＰＵ
の負担を軽減させたものである。
は半導体記憶装置で内部的処理させることによりＣＰＵ
の負担を軽減させたものである。
本発明は累算演算機能を有する半導体記憶装置に関する
。
。
−ａに、コンピュータシステムにおいて、累算演算
（ｖ）←（ｕ）＋ （Ｖ）
ここで、（Ｕ）、（Ｖ）はランダムアクセスメモリ （
ＲＡＭ）のＵ番地、Ｖ番地の内容、を行う場合には、中
央処理装置ｆ（ＣＰＵ）がＲＡＭのり番地の記憶内容を
読出してＣＰＵ内の累算器にロードし、引き続きＲＡＭ
のＶ番地の記憶内容を読出して累算器の内容に加算し、
さらに、累算器の内容をＲＡＭのＶ番地に格納する、と
いう処理手順が必要であった。
ＲＡＭ）のＵ番地、Ｖ番地の内容、を行う場合には、中
央処理装置ｆ（ＣＰＵ）がＲＡＭのり番地の記憶内容を
読出してＣＰＵ内の累算器にロードし、引き続きＲＡＭ
のＶ番地の記憶内容を読出して累算器の内容に加算し、
さらに、累算器の内容をＲＡＭのＶ番地に格納する、と
いう処理手順が必要であった。
しかしながら、上述の従来方式においては、ＣＰＵのメ
モリアクセス回数が多いという問題点があった。
モリアクセス回数が多いという問題点があった。
従って、本発明の目的は、ＣＰＵのメモリアクセス回数
を減少してＣＰＵの負担を軽減することにある。
を減少してＣＰＵの負担を軽減することにある。
上述の問題点を解決するための手段は第１図に示される
。第１図の半導体記憶装置には、累算器が内蔵されてい
る。つまり、記憶部（メモリセル）に累算器を接続しで
ある。なお、この累算器は通常のレジスタ機能に加えて
加算機能をも有する。
。第１図の半導体記憶装置には、累算器が内蔵されてい
る。つまり、記憶部（メモリセル）に累算器を接続しで
ある。なお、この累算器は通常のレジスタ機能に加えて
加算機能をも有する。
そして、アクセス手段は記憶部の所定番地をアクセスし
、制御手段が累算器を制御したときには累算器は記憶部
の上記番地の記憶内容に人力データＤｉｎを加算し、そ
の加算結果は再び記憶部に格納される。
、制御手段が累算器を制御したときには累算器は記憶部
の上記番地の記憶内容に人力データＤｉｎを加算し、そ
の加算結果は再び記憶部に格納される。
上述の手段によれば、累算演算は半導体記憶装置内で行
われる。たとえば、ＣＰＵは直接アクセス可能なメモリ
空間の全体あるいはある領域についてその空間がアクセ
スされたときに、ＣＰ ｔＪは上記制御手段に特殊な信
号を送出して累算動作を行わせる。上記累算演算を行う
ときには、ＣＰＵは記憶部のＵ番地の記憶内容を読出し
てＣＰＵ内の累算器に一旦格納した後に記憶部のＶ番地
に格納させる。このとき、半導体記憶装置内の累算器の
一方には記憶部のＶ番地の記憶内容が供給され、他方に
は記憶部のＵ番地の記憶内容が供給されることになり、
この両者が累算器により加算されてその加算結果が記憶
部のＶ番地に格納されることになる。
われる。たとえば、ＣＰＵは直接アクセス可能なメモリ
空間の全体あるいはある領域についてその空間がアクセ
スされたときに、ＣＰ ｔＪは上記制御手段に特殊な信
号を送出して累算動作を行わせる。上記累算演算を行う
ときには、ＣＰＵは記憶部のＵ番地の記憶内容を読出し
てＣＰＵ内の累算器に一旦格納した後に記憶部のＶ番地
に格納させる。このとき、半導体記憶装置内の累算器の
一方には記憶部のＶ番地の記憶内容が供給され、他方に
は記憶部のＵ番地の記憶内容が供給されることになり、
この両者が累算器により加算されてその加算結果が記憶
部のＶ番地に格納されることになる。
第２図は本発明の一実施例としての半導体記憶装置（Ｒ
ＡＭ）が適用されるコンピュータシステムを示すブロッ
ク回路図である。第２図において、１はＣＰＵ、２はプ
ログラム、定数等を格納するリードオンリメモリ （Ｒ
ＯＭ） 、３は本発明に係るＲＡＭである。さらに、４
はダイレクトメモリアクセス制御袋ｆ （ＤＭＡＣ）で
あって、外部とＲＡＭ ３との間のデータ転送をＣＰＵ
１を介さずにいわゆるＤＭＡを行うものである。各要
素間はアドレスバス５およびデータバス６によって接続
されている。
ＡＭ）が適用されるコンピュータシステムを示すブロッ
ク回路図である。第２図において、１はＣＰＵ、２はプ
ログラム、定数等を格納するリードオンリメモリ （Ｒ
ＯＭ） 、３は本発明に係るＲＡＭである。さらに、４
はダイレクトメモリアクセス制御袋ｆ （ＤＭＡＣ）で
あって、外部とＲＡＭ ３との間のデータ転送をＣＰＵ
１を介さずにいわゆるＤＭＡを行うものである。各要
素間はアドレスバス５およびデータバス６によって接続
されている。
なお、ＤＭＡは、ＤＭＡＣ４がｃｐｕ ｉに対してバス
５゜６の占有要求信号Ｓｌｌを送出し、これに対し、ｃ
ｐｕ ｉがＤＭＡＣ４に占有許可信号Ｓ＾を与えること
により、ＤＭＡＣ４はバス５，６を占有して行われるが
、この間、ｃｐｕ ｉは別の処理を行うことができる。
５゜６の占有要求信号Ｓｌｌを送出し、これに対し、ｃ
ｐｕ ｉがＤＭＡＣ４に占有許可信号Ｓ＾を与えること
により、ＤＭＡＣ４はバス５，６を占有して行われるが
、この間、ｃｐｕ ｉは別の処理を行うことができる。
次に、ＲＡＭ ３を第３図を参照して詳細に説明する。
第３図において、３０１はたとえばダイナミック型メモ
リセルであって、そのワード線は行選択手段としてのロ
ーアドレスバッファ３０２およびローデコーダ３０３に
よって選択され、メモリセルのコラム（ビット線）は列
選択手段としてのコラムアドレスバッファ３０４および
コラムデコーダ３０５によって選択される。３０６はＩ
１０ゲート、３０７はセンスアンプである。なお、この
場合、Ｉ１０ゲート３０６には２ビツトもしくはそれ以
上のデータが同時にアクセスされるものとする。
リセルであって、そのワード線は行選択手段としてのロ
ーアドレスバッファ３０２およびローデコーダ３０３に
よって選択され、メモリセルのコラム（ビット線）は列
選択手段としてのコラムアドレスバッファ３０４および
コラムデコーダ３０５によって選択される。３０６はＩ
１０ゲート、３０７はセンスアンプである。なお、この
場合、Ｉ１０ゲート３０６には２ビツトもしくはそれ以
上のデータが同時にアクセスされるものとする。
制御回路３０８はＣＰＵ ｉからローアドレスストロー
ブ信号■τ丁を受信してロー系の制御を行うための種々
の内部制御信号を発生し、制御回路３０９はＣＰＵ １
からコラムアドレスストローブ信号を受信してコラム系
の制御を行うための種々の内部制御信号を発生し、制御
回路３１０はＣＰＵ １からライトイネーブル信号ＷＥ
を受信して入力データバッファ３１２を制御する信号を
発生する。
ブ信号■τ丁を受信してロー系の制御を行うための種々
の内部制御信号を発生し、制御回路３０９はＣＰＵ １
からコラムアドレスストローブ信号を受信してコラム系
の制御を行うための種々の内部制御信号を発生し、制御
回路３１０はＣＰＵ １からライトイネーブル信号ＷＥ
を受信して入力データバッファ３１２を制御する信号を
発生する。
制御回路３１１は本発明により設けられたものであって
、ＣＰＵ １からの信号１１丁とライトイネープル信号
Ｗ百に応じて累算器を動作させ且つセレクタ３１４を動
作させる制御信号を発生する。
、ＣＰＵ １からの信号１１丁とライトイネープル信号
Ｗ百に応じて累算器を動作させ且つセレクタ３１４を動
作させる制御信号を発生する。
３１５は出力データバソファである。
次に第３図の動作を説明する。
通常モードであれば、ＣＰｔ１１は第４図に示す信号Ｒ
ＡＳ、ＷＥと共に、信号ＣＡＳおよびアドレス信号ＡＤ
を発生する。この結果、制４１回路３１１は累算器３１
３の動作を停止させ、且つセレクタ３１４を入力バッフ
ァ３１２側に傾倒させる。つまり、書込みモードであれ
ば、入力データバソファ３１２からのデータＤｉｎがセ
レクタ３１４を介してアドレス信号Ａｒ）によりアクセ
スされたメモリセルアレイ３０１の番地に書込まれ、他
方、読出しモードであれば、アドレス信号ＡＤによりア
クセスされたメモリセルアレイ３０１の番地の記憶内容
が続出されて出カバソファ３１５を介して出力データＤ
ｏｕｔとしてデータバス６に送出される。
ＡＳ、ＷＥと共に、信号ＣＡＳおよびアドレス信号ＡＤ
を発生する。この結果、制４１回路３１１は累算器３１
３の動作を停止させ、且つセレクタ３１４を入力バッフ
ァ３１２側に傾倒させる。つまり、書込みモードであれ
ば、入力データバソファ３１２からのデータＤｉｎがセ
レクタ３１４を介してアドレス信号Ａｒ）によりアクセ
スされたメモリセルアレイ３０１の番地に書込まれ、他
方、読出しモードであれば、アドレス信号ＡＤによりア
クセスされたメモリセルアレイ３０１の番地の記憶内容
が続出されて出カバソファ３１５を介して出力データＤ
ｏｕｔとしてデータバス６に送出される。
また、累算モードであれば、ＣＰＵ １は第５図に示す
信号ＲＡＳ、ｎと共に、信号ＣＡＳおよびアドレス信号
ＡＤ（上述のＶ番地相当）を発生する。なお、この場合
には、ＣＰＵ １は予めメモリセルアレイ３０１の所定
番地（上述のＵ番地相当）の記憶内容を読出してＣＰＵ
ｌ内の累算器（図示せず）に格納しておく、そして、
また同時にｃｐｕ ｉは自分の累算器からデータをデー
タバス６を介して入力データバッファ３１２に送出する
。このときは、制御１回路３１１は累算器３１３を動作
させると共にセレクタ３１４を累算器３１３側に傾倒さ
せる。この結果、アドレス信号ＡＤによってアクセスさ
れたＶ番地の記憶内容と入力データバッファ３１２より
入力されたＵ番地の記憶内容が累算器３１３において加
算され、その加算結果はセレクタ３１４を介して再びメ
モリセルアレイ３０１のｖ＠Ｊに格納される。
信号ＲＡＳ、ｎと共に、信号ＣＡＳおよびアドレス信号
ＡＤ（上述のＶ番地相当）を発生する。なお、この場合
には、ＣＰＵ １は予めメモリセルアレイ３０１の所定
番地（上述のＵ番地相当）の記憶内容を読出してＣＰＵ
ｌ内の累算器（図示せず）に格納しておく、そして、
また同時にｃｐｕ ｉは自分の累算器からデータをデー
タバス６を介して入力データバッファ３１２に送出する
。このときは、制御１回路３１１は累算器３１３を動作
させると共にセレクタ３１４を累算器３１３側に傾倒さ
せる。この結果、アドレス信号ＡＤによってアクセスさ
れたＶ番地の記憶内容と入力データバッファ３１２より
入力されたＵ番地の記憶内容が累算器３１３において加
算され、その加算結果はセレクタ３１４を介して再びメ
モリセルアレイ３０１のｖ＠Ｊに格納される。
上述の累算演算はＣＰＵ １で行っているが、ＤＭＡＣ
４によってコンピュータ外部から次々とデータを取込ん
でそのデータをＲＡＭ ａ内で累算演算することも可能
である。
４によってコンピュータ外部から次々とデータを取込ん
でそのデータをＲＡＭ ａ内で累算演算することも可能
である。
また、累算演算結果が累算器３１３からオーバフローし
た場合には、前記アクセスされたアドレスを内部カラ４
夕３１３でインクリメントしてそのアドレスの内容とキ
ャリー分をさらに累積して格納すればオーバフローによ
るＣＰＵ １への割込みもなく連続的に累積演算を行う
ことが可能になる。
た場合には、前記アクセスされたアドレスを内部カラ４
夕３１３でインクリメントしてそのアドレスの内容とキ
ャリー分をさらに累積して格納すればオーバフローによ
るＣＰＵ １への割込みもなく連続的に累積演算を行う
ことが可能になる。
なお、制御回路３１１は、信号’ＴＫ丁、ＷＴの関係に
より通常モードか累算モードかを判別しているが、他の
信号を用いてもよい。
より通常モードか累算モードかを判別しているが、他の
信号を用いてもよい。
さらに、第６図、第７図は第３図の別の回路動作を示す
タイミング図である。すなわち、第６図に示す通常の書
込みアクセスが常に累算モードとなり、累算が行われる
ようにし、他方、第７図に示すモードによりアクセスさ
れた記憶内容をクリアするようにすることもできる。
タイミング図である。すなわち、第６図に示す通常の書
込みアクセスが常に累算モードとなり、累算が行われる
ようにし、他方、第７図に示すモードによりアクセスさ
れた記憶内容をクリアするようにすることもできる。
〔発明の効果〕
以上説明したように本発明によれば、累算演算は主に半
導体記憶装置に内蔵されたレジスタ機能および加算機能
を有する累算器により行うので、ＣＰＵの負担は軽減さ
れ、また、外部もしくはＣＰ ｔＪ内累算器（アキュム
レータ）を減少させることもできる。
導体記憶装置に内蔵されたレジスタ機能および加算機能
を有する累算器により行うので、ＣＰＵの負担は軽減さ
れ、また、外部もしくはＣＰ ｔＪ内累算器（アキュム
レータ）を減少させることもできる。
第１図は本発明の構成を示すブロック回路図、第２図は
本発明の一実施例としての半導体記憶装置が適用される
コンピュータシステムを示すブロック回路図、 第３図は第２図のＲＡＭの詳細なブロック回路図、 第４図、第５図は第３図の回路動作を説明するためのタ
イミング図、 第６図、第７図は第３図の他の回路動作を説明するもの
であって、クリア機能を有する場合のタイミング図であ
る。 ｌ・・・ＣＰＵ、 ２・・・ＲＯＭ。 ３・・・ＲＡＭ、 ５・・・アドレスバス、
６・・・データバス、 ３０１・・・記憶部（メモリセルアレイ）、３１１・・
・制御回路、 ３１２・・・入力データバソファ、 ３１３・・・累算器、 ３１４・・・セレクタ、３
１５・・・出力データバッファ。 本発明の基本構成図 第１図 本発明の実施例 第２図 通常モード 累算モード 第５図 通常モード クリアモード 第７図
本発明の一実施例としての半導体記憶装置が適用される
コンピュータシステムを示すブロック回路図、 第３図は第２図のＲＡＭの詳細なブロック回路図、 第４図、第５図は第３図の回路動作を説明するためのタ
イミング図、 第６図、第７図は第３図の他の回路動作を説明するもの
であって、クリア機能を有する場合のタイミング図であ
る。 ｌ・・・ＣＰＵ、 ２・・・ＲＯＭ。 ３・・・ＲＡＭ、 ５・・・アドレスバス、
６・・・データバス、 ３０１・・・記憶部（メモリセルアレイ）、３１１・・
・制御回路、 ３１２・・・入力データバソファ、 ３１３・・・累算器、 ３１４・・・セレクタ、３
１５・・・出力データバッファ。 本発明の基本構成図 第１図 本発明の実施例 第２図 通常モード 累算モード 第５図 通常モード クリアモード 第７図
Claims (1)
- 【特許請求の範囲】 １、記憶部（３０１）と、 該記憶部をアクセスするアクセス手段（３０２〜３０５
）と、 累算器（３１３）と、 該累算器を制御する制御手段（３１１）と、を具備し、 前記累算器が前記アクセス手段によりアクセスされた記
憶部の番地の記憶内容に入力データを加算して再び該番
地に格納するようにした半導体記憶装置。 ２、前記累算器がオーバフローした場合の該オーバフロ
ーを外部に指示するようにした特許請求の範囲第１項に
記載の半導体記憶装置。 ３、前記制御手段は、前記入力データおよび前記記憶内
容に関係なく、前記累算器をクリアする特許請求の範囲
第１項に記載の半導体記憶装置。 ４、前記制御手段が外部信号のタイミングに応じて前記
累算器を制御する特許請求の範囲第１項に記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061101A JPS63228498A (ja) | 1987-03-18 | 1987-03-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061101A JPS63228498A (ja) | 1987-03-18 | 1987-03-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228498A true JPS63228498A (ja) | 1988-09-22 |
Family
ID=13161359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061101A Pending JPS63228498A (ja) | 1987-03-18 | 1987-03-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228498A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999004398A1 (fr) * | 1997-07-18 | 1999-01-28 | Rohm Co., Ltd. | Memoire a capacite de traitement |
| JP5972501B1 (ja) * | 2013-07-26 | 2016-08-17 | マイクロン テクノロジー， インク． | センシング回路を使用して比較演算を実行するための装置及び方法 |
| DE102018207020A1 (de) * | 2018-05-07 | 2019-11-07 | Robert Bosch Gmbh | Statischer Direktzugriffsspeicher-Block sowie Empfangssensor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674774A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Arithmetic circuit with overflow detector |
-
1987
- 1987-03-18 JP JP62061101A patent/JPS63228498A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674774A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Arithmetic circuit with overflow detector |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999004398A1 (fr) * | 1997-07-18 | 1999-01-28 | Rohm Co., Ltd. | Memoire a capacite de traitement |
| US6055176A (en) * | 1997-07-18 | 2000-04-25 | Rohm Co., Ltd. | Memory device with processing function |
| EP0928005A4 (en) * | 1997-07-18 | 2000-08-16 | Rohm Co Ltd | MEMORY WITH PROCESSING FUNCTION |
| JP5972501B1 (ja) * | 2013-07-26 | 2016-08-17 | マイクロン テクノロジー， インク． | センシング回路を使用して比較演算を実行するための装置及び方法 |
| US9466340B2 (en) | 2013-07-26 | 2016-10-11 | Micron Technology, Inc. | Apparatuses and methods for performing compare operations using sensing circuitry |
| US9799378B2 (en) | 2013-07-26 | 2017-10-24 | Micron Technology, Inc. | Apparatuses and methods for performing compare operations using sensing circuitry |
| US10056122B2 (en) | 2013-07-26 | 2018-08-21 | Micron Technology, Inc. | Apparatuses and methods for performing compare operations using sensing circuitry |
| US10643673B2 (en) | 2013-07-26 | 2020-05-05 | Micron Technology, Inc. | Apparatuses and methods for performing compare operations using sensing circuitry |
| DE102018207020A1 (de) * | 2018-05-07 | 2019-11-07 | Robert Bosch Gmbh | Statischer Direktzugriffsspeicher-Block sowie Empfangssensor |
| US11195565B2 (en) | 2018-05-07 | 2021-12-07 | Robert Bosch Gmbh | Static direct-access memory block having an input data adder and receiving sensor |
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