JPH1141296A - シリアルデータ送信回路 - Google Patents

Abstract

(57)【要約】 【課題】 ソフトウェアによるバッファレジスタへの複
数回にわたるデータ書き込み処理を行うことなく，同一
データの複数回送信が可能なシリアルデータ送信回路を
提供する。 【解決手段】 シリアルデータ送信回路１は，バッファ
レジスタ３，シフトレジスタ５，送信制御回路７，ＡＮ
Ｄゲート９，およびＯＲゲート１１から構成されてい
る。データ書込信号ＣＤｉｎおよび転送信号ＣＴによっ
て，所定のデータはバッファレジスタを介してシフトレ
ジスタへ転送される。シフトレジスタに転送されたデー
タは，シフトクロックＳＣＫに同期して，送信データＤ
ｏｕｔとしてシリアル出力される。このシリアル出力が
完了した時点で送信制御回路から出力される送信完了信
号ＥＴによって，バッファレジスタの内部データは，再
びシフトレジスタへ転送される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，シリアルデータ送
信回路にかかり，特に，同一のシリアルデータを繰り返
し送信するシリアルデータ送信回路に関する。

【０００２】

【従来の技術】シリアルデータ送信回路を用いてデータ
送信を行う際に，所定のプロトコルに基づき，同じデー
タを複数回繰り返して送信する場合がある。そして，受
信側では，受信した複数個のシリアルデータからエラー
の有無を判断し，さらにエラー訂正を行うことによっ
て，品質の高いデータ通信が実現化されている。

【０００３】ところで，所定のデータをシリアル送信す
る際には，まず，この所定のデータは，シリアルデータ
送信回路に備えられたバッファレジスタに対して書き込
まれる。そして，バッファレジスタに書き込まれたデー
タは，後段のシフトレジスタへ転送されるとともに，こ
のシフトレジスタのデータシフト動作に従い外部へシリ
アル出力される。

【０００４】ところで，従来，上述のように高品質のデ
ータ送信を行う目的において，複数回にわたり同じデー
タを送信するためには，一つのデータ送信が完了した時
点，あるいは送信中に，バッファレジスタに対して同じ
データを複数回書き込む必要があった。そして，このよ
うな複数回にわたる同一データのバッファレジスタへの
書き込み処理は，ソフトウェアによって制御されてい
た。

【０００５】

【発明が解決しようとする課題】しかしながら，上記の
ように，ソフトウェアによってデータの繰り返し送信を
行った場合，プログラム規模が増加し，例えば，メモリ
容量に対しても影響を及ぼすおそれがあった。さらに，
ＣＰＵは，シリアルデータが送信されるたびにバッファ
レジスタに対してデータ書き込みを行うようになってい
たため，ＣＰＵが制御するその他の処理の遅れも無視で
きなくなっていた。

【０００６】本発明は，従来のシリアルデータ送信回路
が有する上記のような問題点に鑑みてなされたものであ
り，本発明の目的は，ソフトウェアによるバッファレジ
スタへの複数回にわたるデータ書き込み処理を行うこと
なく，同一データの複数回送信が可能な新規かつ改良さ
れたシリアルデータ送信回路を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に，請求項１によれば，送信データを一時的に蓄積し，
新しいデータが書き込まれるまで前記送信データを保持
するバッファレジスタと，前記バッファレジスタからの
前記送信データを読み込んでシリアル出力するシフトレ
ジスタとを有するシリアルデータ送信回路が提供され
る。そして，このシリアルデータ送信回路は，前記シフ
トレジスタ内の送信データのシリアル出力が完了するた
びに，前記バッファレジスタ内の前記送信データを前記
シフトレジスタに読み込み，前記シフトレジスタからシ
リアル出力することを特徴としている。かかる構成によ
れば，シフトレジスタ内の送信データのシリアル出力が
完了するたびに，バッファレジスタ内の送信データは，
シフトレジスタ内に読み込まれるために，バッファレジ
スタ内に所定のデータを一回書き込みさえすれば，その
後は，バッファレジスタ内に新たなデータが書き込まれ
るまで，シフトレジスタは，所定のデータを繰り返しシ
リアル出力することとなる。したがって，プログラム規
模を増加させることなく，同一データを複数回にわたり
シリアル出力することが可能となる。

【０００８】また，請求項２に記載のように，請求項１
に記載のシリアルデータ送信回路に対して，前記バッフ
ァレジスタに蓄積されている前記送信データが前記シフ
トレジスタに転送される回数を制御するカウンタ手段を
備えるようにしてもよい。かかる構成によれば，カウン
タ手段によって，バッファレジスタからシフトレジスタ
への送信データの転送回数をカウントすることが可能で
あるために，容易に，送信データのシリアル出力回数を
設定することが可能となる。

【０００９】

【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，以下の説明において，略同
一の機能および構成を有する構成要素については，同一
符号を付することにより，重複説明を省略することにす
る。

【００１０】（第１の実施の形態）第１の実施の形態に
かかるシリアルデータ送信回路１は，図１に示すよう
に，バッファレジスタ３，シフトレジスタ５，送信制御
回路７，ＡＮＤゲート９，およびＯＲゲート１１から構
成されている。

【００１１】バッファレジスタ３には，データ書込信号
ＣＤｉｎによって，内部回路（図示せず。）から内部バ
スＢＵＳを介して所定のデータが書き込まれるようにな
っている。さらに，このバッファレジスタ３に書き込ま
れた所定のデータは，ＯＲゲート１１から出力される転
送信号ＣＴに従って，後段のシフトレジスタ５へ転送さ
れるようになっている。

【００１２】そして，送信制御回路７から出力されるシ
フトクロックＳＣＫは，シフトレジスタ５に入力される
ようになっており，このシフトクロックＳＣＫによっ
て，シフトレジスタ５内の所定のデータは，１ビットず
つシリアルに出力され，送信データＤｏｕｔとして外部
のシリアルデータ受信回路（図示せず。）へ送信される
ようになっている。

【００１３】そして，ＡＮＤゲート９の一方の入力に
は，前出のデータ書込信号ＣＤｉｎが入力され，他方の
入力には，送信制御回路７からの送信状態信号ＳＴが反
転入力されるように構成されている。さらに，このＡＮ
Ｄゲート９の出力は，後段のＯＲゲート１１の一方の入
力に接続されており，また，ＯＲゲート１１の他方の入
力には送信制御回路７からの送信完了信号ＥＴが入力さ
れるように構成されている。

【００１４】ここで，送信制御回路７から出力されるシ
フトクロックＳＣＫ，送信状態信号ＳＴ，および送信完
了信号ＥＴについて詳述する。

【００１５】まず，シフトクロックＳＣＫは，データ書
込信号ＣＤｉｎに従って生成され，送信状態信号ＳＴ
は，シフトクロックＳＣＫの最初のパルス，または，デ
ータ書込信号ＣＤｉｎによるシフトレジスタ５へのデー
タの転送に同期して出力されようになっている。なお，
本実施の形態においては，送信状態信号ＳＴは，シフト
クロックＳＣＫの最初のパルスに同期して出力される場
合に即して説明する。

【００１６】シフトクロックＳＣＫのパルス数は，送信
制御回路７の内部に設けられたカウンタ（図示せず。）
によってカウントされ，データのビット数に達した時点
（８ビットのデータを扱うのであれば，８カウントした
時点）で送信完了信号ＥＴが出力されるようになってい
る。なお，このカウンタの代わりに，シフトレジスタ５
の内部データを監視する監視手段を用いるようにして，
シフトレジスタ５の内部データの全ビットが”０”にな
った時点でこの監視手段から送信完了信号ＥＴが出力さ
れるようにしてもよい。

【００１７】以上のように構成された第１の実施の形態
にかかるシリアルデータ送信回路１の動作について，図
２を用いて説明する。

【００１８】まず，所定のデータ，例えば８ビットのデ
ータ”１１１１１１１１”がデータ書込信号ＣＤｉｎに
従って，内部バスＢＵＳからバッファレジスタ３に書き
込まれる。この時，シフトレジスタ５は，まだ送信デー
タＤｏｕｔを出力していないために，送信制御回路７か
ら出力される送信状態信号ＳＴはオフ状態である。した
がって，ＡＮＤゲート９の出力はアクティブとなるため
にＯＲゲート１１から出力される転送信号ＣＴもアクテ
ィブとなる。この転送信号ＣＴによってバッファレジス
タ３に格納されている８ビットデータ”１１１１１１１
１”は，シフトレジスタ５へ転送される。

【００１９】そして，シフトレジスタ５には，シフトク
ロックＳＣＫが入力されており，このシフトクロックＳ
ＣＫに同期して，シフトレジスタ５の内部データ”１１
１１１１１１”の各ビットデータは，順番に送信データ
Ｄｏｕｔとしてシリアルに外部へ出力される。

【００２０】その後，シフトレジスタ５に対してシフト
クロックＳＣＫが８回入力された時点で，シフトレジス
タ５の内部データの全ビットの送信は完了し，内部デー
タは，”００００００００”となる。この時，送信制御
回路７は，シフトレジスタ５の内部データの送信完了を
示す送信完了信号ＥＴを１パルス出力する。そして，こ
の送信完了信号ＥＴは，ＯＲゲート１１に入力されるた
めに，転送信号ＣＴは，再びアクティブとなり，バッフ
ァレジスタ３の内部データ”１１１１１１１１”をシフ
トレジスタ５へ転送する。さらに，転送されたシフトレ
ジスタ５の内部データ”１１１１１１１１”は，シフト
クロックＳＣＫによって送信データＤｏｕｔとしてシリ
アルに出力される。以降，この動作は繰り返され，シフ
トレジスタ５は，バッファレジスタ３の内部データが書
き換えられるまで，同じデータを繰り返し送信データＤ
ｏｕｔとしてシリアル出力することとなる。

【００２１】ところで，シフトレジスタ５の内部データ
がシリアル出力されている途中にデータ書込信号ＣＤｉ
ｎが入力された場合について，以下，図３を参照しなが
ら説明する。

【００２２】上述のように，最初にデータ書込信号ＣＤ
ｉｎが入力された時は，送信状態信号ＳＴはオフ状態で
あるためにＡＮＤゲート９の出力はアクティブとなり，
バッファレジスタ３内のデータは，シフトレジスタ５に
転送される。ところが，シフトレジスタ５が，その内部
データをシリアル出力している途中，例えばシフトクロ
ックＳＣＫが４回入力された時点においては，送信制御
回路７からの送信状態信号ＳＴはオン状態であるため
に，この時点でデータ書込信号ＣＤｉｎが入力された場
合，バッファレジスタ３へは，新たなデータ，例え
ば，”１０１０１０１０”が書き込まれるものの，この
バッファレジスタ３に書き込まれたデータ”１０１０１
０１０”がシフトレジスタ５へ転送されることはない。

【００２３】その後，シフトレジスタ５の内部データの
全ビットの送信が完了した時点で，送信制御回路７は，
送信完了信号ＥＴを１パルス出力し，バッファレジスタ
３の内部データ”１０１０１０１０”をシフトレジスタ
５へ転送する。そして，転送されたシフトレジスタ５の
内部データ”１０１０１０１０”は，シフトクロックＳ
ＣＫによって送信データＤｏｕｔとしてシリアルに出力
されることとなる。

【００２４】以上，第１の実施の形態にかかるシリアル
データ送信回路１によれば，所定のデータのシリアル送
信が完了するごとに，送信制御回路７から送信完了信号
ＥＴが出力され，この送信完了信号ＥＴによってバッフ
ァレジスタ３の内部データは，シフトレジスタ５を介し
てシリアル送信されることとなる。すなわち，ソフトウ
ェアに制御されるデータ書込信号ＣＤｉｎが最初の一回
のみ入力されれば，そのデータ書込信号ＣＤｉｎによっ
てバッファレジスタ３に書き込まれた所定のデータは，
シフトレジスタ５を介し送信データＤｏｕｔとして繰り
返しシリアル出力されるようになる。したがって，ソフ
トウェアプログラム規模を拡大させることなく，また，
ＣＰＵの負担を増大させることなく，同一のシリアルデ
ータを繰り返し送信することが可能となる。

【００２５】（第２の実施の形態）第２の実施の形態に
かかるシリアルデータ送信回路３１は，図４に示すよう
に，前記第１の実施の形態にかかるシリアルデータ送信
回路１と同様に，バッファレジスタ３，シフトレジスタ
５，送信制御回路７，ＡＮＤゲート９，およびＯＲゲー
ト１１を有し，さらに，送信回数設定レジスタ１３，カ
ウンタ手段としての送信回数カウンタ１５，およびＡＮ
Ｄゲート１７が追加された構成となっている。

【００２６】この第２の実施の形態にかかるシリアルデ
ータ送信回路３１におけるバッファレジスタ３には，デ
ータ書込信号ＣＤｉｎによって，内部回路（図示せ
ず。）から内部バスＢＵＳを介して所定のデータが書き
込まれるように構成されている。さらに，このバッファ
レジスタ３に書き込まれた所定のデータは，ＯＲゲート
１１から出力される転送信号ＣＴに従って，後段のシフ
トレジスタ５へ転送されるようになっている。

【００２７】そして，送信制御回路７から出力されたシ
フトクロックＳＣＫは，シフトレジスタ５に入力され，
このシフトクロックＳＣＫによって，シフトレジスタ５
内のデータは，１ビットずつシリアルに出力され，送信
データＤｏｕｔとして外部のシリアルデータ受信回路
（図示せず。）へ送信されるようになっている。

【００２８】一方，送信回数設定レジスタ１３の内部デ
ータは，ＡＮＤゲート９から出力されるカウンタデータ
転送信号ＣＣＴによって，後段の送信回数カウンタ１５
へ転送されるようになっている。そして，この送信回数
カウンタ１５のクロック入力には，送信制御回路７から
の送信完了信号ＥＴが入力されるように構成されてい
る。

【００２９】そして，ＡＮＤゲート９の一方の入力に
は，前出のデータ書込信号ＣＤｉｎが入力され，他方の
入力には，送信制御回路７からの送信状態信号ＳＴが反
転入力されるようになっている。また，ＡＮＤゲート１
７の一方の入力には，前出の送信制御回路７からの送信
完了信号ＥＴが入力され，他方の入力には，送信回数カ
ウンタ１５の出力信号が反転入力されるように構成され
ている。

【００３０】さらに，ＡＮＤゲート９の出力信号は，上
述のようにカウンタデータ転送信号ＣＣＴとして送信回
数設定レジスタ１３から送信回数カウンタ１５へのデー
タ転送に用いられるとともに，ＯＲゲート１１の一方の
入力へ接続されている。そして，ＡＮＤゲート１７の出
力は，ＯＲゲート１１の他方の入力へ接続されている。

【００３１】以上のように構成された第２の実施の形態
にかかるシリアルデータ送信回路３１の動作について，
図５を用いて説明する。

【００３２】まず，所定のデータ，例えば８ビットのデ
ータ”１１１１１１１１”がデータ書込信号ＣＤｉｎに
従って，内部バスＢＵＳからバッファレジスタ３に書き
込まれる。この時，シフトレジスタ５は，まだ送信デー
タＤｏｕｔを出力していないために，送信制御回路７か
ら出力される送信状態信号ＳＴはオフ状態である。した
がって，ＡＮＤゲート９の出力は，アクティブとなるた
めにＯＲゲート１１から出力される転送信号ＣＴもアク
ティブとなる。この転送信号ＣＴによってバッファレジ
スタ３に格納されている８ビットデータ”１１１１１１
１１”は，シフトレジスタ５へ転送される。

【００３３】一方，送信回数設定レジスタ１３に予め格
納されていたデータ，例えば“５”は，ＡＮＤゲート９
から出力されたカウンタデータ転送信号ＣＣＴによって
送信回数カウンタ１５へ転送される。

【００３４】そして，シフトレジスタ５には，シフトク
ロックＳＣＫが入力されており，このシフトクロックＳ
ＣＫに同期して，シフトレジスタ５の内部データ”１１
１１１１１１”の各ビットデータは，順番に送信データ
Ｄｏｕｔとしてシリアルに外部へ出力される。

【００３５】その後，シフトレジスタ５に対してシフト
クロックＳＣＫが８回入力された時点で，シフトレジス
タ５の内部データの全ビットの送信は完了し，内部デー
タは，”００００００００”となる。ここで，送信制御
回路７は，シフトレジスタ５の内部データの送信完了を
示す送信完了信号ＥＴを１パルス出力する。

【００３６】そして，この送信完了信号ＥＴは，ＡＮＤ
ゲート１７に入力されるとともに，送信回数カウンタ１
５のクロック入力へ入力され，送信回数カウンタ１５の
内部データは，“５”から“４”に減算される。この
時，送信回数カウンタ１５の出力はオフ状態であり，こ
の送信カウンタ１５の出力信号および前記の送信完了信
号ＥＴによって，ＡＮＤゲート１７の出力はアクティブ
となる。したがって，後段のＯＲゲート１１からの転送
信号ＣＴは，再びアクティブとなり，バッファレジスタ
３の内部データ”１１１１１１１１”は，再びシフトレ
ジスタ５へ転送される。

【００３７】このように，転送されたシフトレジスタ５
の内部データ”１１１１１１１１”は，シフトクロック
ＳＣＫによって送信データＤｏｕｔとしてシリアルに出
力される。以上の動作は，送信回数カウンタ１５の内部
データが“１”になるまで繰り返され，それ以降は，デ
ータ書込信号ＣＤｉｎによって新たなデータがバッファ
レジスタ３に書き込まれるまで，シフトレジスタ５によ
る送信データＤｏｕｔの出力は停止する。

【００３８】以上，第２の実施の形態にかかるシリアル
データ送信回路３１によれば，前記第１の実施の形態に
かかるシリアルデータ送信回路１と同様に，所定のデー
タのシリアル送信が完了するごとに，送信制御回路７か
ら送信完了信号ＥＴが出力され，この送信完了信号ＥＴ
によってバッファレジスタ３の内部データは，シフトレ
ジスタ５を介して繰り返しシリアル送信される。しか
も，送信完了信号ＥＴの出力回数は，送信回数カウンタ
１５によってカウントされているために，送信データＤ
ｏｕｔとして出力されるシリアルデータの繰り返し送信
回数を設定する事が可能となる。すなわち，ソフトウェ
アによるデータ書込信号ＣＤｉｎを最初の一回出力すれ
ば，そのデータ書込信号ＣＤｉｎによってバッファレジ
スタ３に書き込まれた所定のデータは，所定の回数，送
信データＤｏｕｔとしてシリアル出力されるようにな
る。したがって，ソフトウエアプログラム規模を拡大さ
せることなく，また，ＣＰＵの負担を増大させることな
く，同一のシリアルデータを繰り返し送信することが可
能となり，さらに，このシリアルデータの繰り返し送信
回数を容易に設定することができる。

【００３９】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。

【００４０】例えば，上記の実施の形態においては，シ
リアル送信されるデータとして，８ビットのデータを用
いて説明したが，データビット数は，これに限定されな
い。また，第２の実施の形態においては，シリアルデー
タの繰り返し送信回数を５回とした場合に即して説明し
たが，送信回数は適宜調整可能である。

【００４１】さらに，本実施の形態にかかるシリアルデ
ータ送信回路１，３１は，上述のように所定のデータを
繰り返しシリアル出力することが可能であるために，オ
ン・オフパターンが多様なクロック出力回路として応用
することができる。例えば，シリアルデータ送信回路
１，３１が同期式であれば，送信データ長の範囲で，ま
た，非同期式であれば，送信データにスタートビットお
よびストップビットを含むデータ長の範囲でクロック信
号を出力することが可能である。

【００４２】

【発明の効果】以上説明したように，請求項１に記載の
発明によれば，シフトレジスタ内の送信データのシリア
ル出力が完了するたびに，バッファレジスタ内の送信デ
ータは，シフトレジスタ内に読み込まれるために，バッ
ファレジスタ内に所定のデータを一回書き込みさえすれ
ば，その後は，バッファレジスタ内に新たなデータが書
き込まれるまで，シフトレジスタは，所定のデータを繰
り返しシリアル出力することとなる。したがって，プロ
グラム規模を増加させることなく，同一データを複数回
にわたりシリアル出力することが可能となる。

【００４３】また，請求項２に記載の発明によれば，請
求項１に記載の発明の効果が得られるとともに，カウン
タ手段によって，バッファレジスタからシフトレジスタ
への送信データの転送回数をカウントすることが可能で
あるために，容易に，送信データのシリアル出力回数を
設定することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかるシリアルデ
ータ送信回路の回路構成を示すブロック図である。

【図２】図１のシリアルデータ送信回路の動作を示すタ
イミングチャート図である。

【図３】図１のシリアルデータ送信回路の他の動作を示
すタイミングチャート図である。

【図４】本発明の第２の実施の形態にかかるシリアルデ
ータ送信回路の回路構成を示すブロック図である。

【図５】図４のシリアルデータ送信回路の動作を示すタ
イミングチャート図である。

【符号の説明】

１，３１ シリアルデータ送信回路 ３ バッファレジスタ ５ シフトレジスタ ７ 送信制御回路 １３ 送信回数設定レジスタ １５ 送信回数カウンタ ＣＣＴ カウンタデータ転送信号 ＣＤｉｎ データ書込信号 ＣＴ 転送信号 Ｄｏｕｔ 送信データ ＥＴ 送信完了信号 ＳＴ 送信状態信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 送信データを一時的に蓄積し，新しいデ
   ータが書き込まれるまで前記送信データを保持するバッ
   ファレジスタと；前記バッファレジスタからの前記送信
   データを読み込んでシリアル出力するシフトレジスタ
   と；を有するシリアルデータ送信回路において：前記シ
   フトレジスタ内の送信データのシリアル出力が完了する
   たびに，前記バッファレジスタ内の前記送信データを前
   記シフトレジスタに読み込み，前記シフトレジスタから
   シリアル出力することを特徴とするシリアルデータ送信
   回路。
2. 【請求項２】 前記バッファレジスタに蓄積されている
   前記送信データが，前記シフトレジスタに転送される回
   数を制御するカウンタ手段を備えたことを特徴とする請
   求項１に記載のシリアルデータ送信回路。